TWI445180B - 陣列基板及使用其之顯示裝置 - Google Patents

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TWI445180B TW100135051A TW100135051A TWI445180B TW I445180 B TWI445180 B TW I445180B TW 100135051 A TW100135051 A TW 100135051A TW 100135051 A TW100135051 A TW 100135051A TW I445180 B TWI445180 B TW I445180B
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Description

陣列基板及使用其之顯示裝置
本發明是有關於一種顯示裝置，且特別是有關於一種顯示裝置的畫素結構。
目前常見的電子紙顯示裝置中，為了減輕其薄膜電晶體陣列基板漏電的情形，薄膜電晶體陣列基板的每一畫素結構通常配置有兩個串聯的薄膜電晶體。
圖1是習知畫素結構之兩個串聯的薄膜電晶體的示意圖。請參照圖1，習知技術中，每一畫素結構包括串聯的第一薄膜電晶體110與第二薄膜電晶體120。第一薄膜電晶體110包括第一閘極112、第一源極114、第一汲極116以及第一半導體圖案118。第一閘極112、第一源極114、第一汲極116以及第一半導體圖案118分別呈矩形，第一源極114與第一汲極116分別與第一閘極112局部重疊。第一半導體圖案118配置於第一閘極112上方，且部分第一半導體圖案118被第一源極114及第一汲極116覆蓋。
第二薄膜電晶體120包括第二閘極122、第二源極124、第二汲極126以及第二半導體層128。第二閘極122、第二源極124、第二汲極126以及第二半導體層128分別呈矩形，第二源極124與第二汲極126分別與第二閘極122局部重疊。第二半導體層128配置於第二閘極122上方，且部分第二半導體層128被第二源極124及第二汲極126覆蓋。此外，第一汲極116連接第二源極124，且第一汲極116與第二源極124構成矩形電極。
在習知技術中，第一源極114與第一閘極112之間的重疊區域會產生雜散電容，且第二汲極126與第二閘極122之間的重疊區域也會產生雜散電容。因雜散電容會增加畫素結構的消耗功率，所以有必要設法減少雜散電容。然而，在習知技術中，為了使第一源極114與第一閘極112之間的通道以及第二源極124與第二閘極122之間的通道具有合適的寬度W以及長度L，第一源極114、第一汲極116、第二源極124以及第二汲極126的面積無法縮減。因此，第一源極114與第一閘極112之間的重疊區域以及第二汲極126與第二閘極122之間的重疊區域無法有效縮減，導致雜散電容偏高。
本發明提供一種陣列基板，以降低消耗功率。
本發明另提出一種顯示裝置，以降低消耗功率。
為達上述優點或其他優點，本發明之一實施例提出一種陣列基板，其包括基板、複數掃描線以及複數資料線。掃描線沿第一方向配置於基板上，資料線沿第二方向配置於基板上並與掃描線絕緣相交以定義出複數個畫素結構，其中第一方向垂直於第二方向，且每一畫素結構包括第一薄膜電晶體、第二薄膜電晶體以及畫素電極。第一薄膜電晶體包括第一閘極、第一源極以及第一汲極。第一閘極連接至掃描線，第一源極配置於第一閘極上方並與第一閘極部分重疊。第一源極之一端連接至資料線。第一汲極配置於第一閘極上方，第一汲極具有至少一第一凹槽，且部分第一源極位於此至少一第一凹槽內。第二薄膜電晶體包括第二閘極、第二源極以及第二汲極。第二閘極連接至掃描線，第二源極配置於第二閘極上方，並連接第一汲極。第二源極具有至少一第二凹槽。第二汲極配置於第二閘極上方，並與第二閘極部分重疊，而部分第二汲極位於此至少一第二凹槽內。畫素電極連接至第二汲極。
為達上述優點或其他優點，本發明另提出一種顯示裝置，其包括上述之陣列基板、與此陣列基板相對的對向基板以及配置於陣列基板與對向基板之間的顯示層。
相較於習知技術，本發明之實施例因將部分第一源極設置於第一汲極的第一凹槽內，且將部分第二汲極設置於第二源極的第二凹槽內，所以在通道之寬長比與習知技術相同的條件下，本發明之實施例之畫素結構能有效降低第一源極與第一閘極之重疊區域的面積以及第二汲極與第二閘極之重疊區域的面積。如此，能減少第一源極與第一閘極之間的雜散電容以及第二汲極與第二閘極之間的雜散電容，以降低畫素結構的消耗功率，進而降低本發明之陣列基板及顯示裝置的消耗功率。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
圖2是本發明一實施例之一種陣列基板的示意圖，圖3是圖2中區域R的放大示意圖，而圖4是沿圖3之A-A線的剖面示意圖。請參照圖2至圖4，本實施例之陣列基板200包括基板210、複數掃描線220以及複數資料線230。掃描線220沿第一方向D1配置於基板210上，資料線230沿第二方向D2配置於基板210上並與掃描線220絕緣相交以定義出複數個畫素結構201，其中第一方向D1垂直於第二方向D2。每一畫素結構201包括第一薄膜電晶體240、第二薄膜電晶體250以及畫素電極260。
第一薄膜電晶體240包括第一閘極242、第一源極244以及第一汲極246。第一閘極242例如呈矩形，但不以此為限。第一閘極242連接至掃描線220，而第一源極244配置於第一閘極242上方並與第一閘極242部分重疊。第一源極244之一端連接至資料線230。此第一源極244之例如是以未與第一閘極242重疊的一端連接至資料線230。第一源極244例如是條狀電極。此外，第一汲極246配置於第一閘極242上方，第一汲極246具有一第一凹槽247，且部分第一源極244位於第一凹槽247內。更詳細地說，第一汲極246例如是整個位於第一閘極242的正上方。第一汲極246例如包括第一連接段246a以及從第一連接段246a的兩端延伸而出的二第一延伸段246b，且此二第一延伸段246b彼此相對。第一凹槽247例如是位於此二第一延伸段246b與第一連接段246a之間。
第二薄膜電晶體250包括第二閘極252、第二源極254以及第二汲極256。第二閘極252例如呈矩形，但不以此為限。第二閘極252連接至掃描線220，第二源極254配置於第二閘極252上方並連接第一汲極246。第二源極254具有一第二凹槽255。更詳細地說，第二源極254例如是整個位於第二閘極252上方。第二源極254包括第二連接段254a以及從第二連接段254a的兩端延伸而出的二第二延伸段254b，且此二第二延伸段254b彼此相對。第二凹槽255位於此二第二延伸段254b與第二連接段254a之間。第一汲極246透過第一連接段246a與第二源極254的第二連接段254a相連，其中第一汲極246與第二源極254例如連接成H型電極。第一凹槽247的槽口與第二凹槽255的槽口例如是朝向相反方向。此外，第二汲極256配置於第二閘極252上方，並與第二閘極252部分重疊，而部分第二汲極256位於第二凹槽255內。第二汲極256例如是條狀電極，而畫素電極260連接至第二汲極256。
在本實施例中，第一閘極242與第二閘極252之間例如存有間隙，但在另一實施例中，第一閘極242也可與第二閘極252彼此相連。此外，資料線230、第一源極244、第一汲極246、第二源極254以及第二汲極256例如是屬於同一金屬層。掃描線220、第一閘極242與第二閘極252屬於另一金屬層。
本實施例之陣列基板200例如更包括第一絕緣層270以及第二絕緣層280。第一絕緣層270配置於基板210上，並覆蓋掃描線220、第一閘極242與第二閘極252。第二絕緣層280覆蓋資料線230、第一源極244、第一汲極246、第二源極254、第二汲極256以及畫素電極260。此外，第一薄膜電晶體240更包括第一半導體圖案248，其配置於第一絕緣層270上，並與第一閘極242部分重疊。第一源極244與第一汲極246覆蓋部分第一半導體圖案248。第一半導體圖案248例如包括半導體材料層248a以及配置於半導體材料層248a上的歐姆接觸層(Ohmic contact layer)248b。歐姆接觸層248b包括分別被第一源極244及第一汲極246覆蓋的兩個分離的圖案。另外，第二薄膜電晶體250更包括第二半導體圖案258，其配置於第一絕緣層270上，並與第二閘極252部分重疊。第二源極254與第二汲極256覆蓋部分第二半導體圖案258。第二半導體圖案258例如包括半導體材料層258a以及配置於半導體材料層258a上的歐姆接觸層258b。歐姆接觸層258b包括分別被第二源極254及第二汲極256覆蓋的兩個分離的圖案。在本實施例中，第一半導體圖案248與第二半導體圖案258之間例如存有間隙，但在另一實施例中，第一半導體圖案248與第二半導體圖案258可彼此相連。
圖5為圖2之陣列基板的局部剖面示意圖。請參照圖圖5，本實施例之畫素電極260連接至第二汲極256之未與第二閘極252重疊的部分。具體而言，畫素電極260例如是配置於第二絕緣層280上，並透過第二絕緣層280中的開口282而連接至第二汲極256。畫素電極260可為金屬電極或透明電極。
請再參照圖3，在本實施例中，因部分第一源極244設置於第一汲極246的第一凹槽247內，且部分第二汲極256設置於第二源極254的第二凹槽255內，所以第一源極244被第一汲極246局部圍繞，而第二汲極256被第二源極254局部圍繞，如此能有效增加第一源極244與第一汲極246之間的通道寬度W1以及第二源極254與第二汲極256之間的通道寬度W2。在通道寬度W1、W2與習知技術之通道寬度W(如圖1所示)相同且通道長度L1、L2與習知技術之通道長度L(如圖1所示)相同的條件下，本實施例之畫素結構201中，第一源極244與第一閘極242之重疊區域的面積以及第二閘極252與第二汲極256之重疊區域的面積能有效縮減。如此，能減少第一源極244與第一閘極242之間的雜散電容以及第二汲極256與第二閘極252之間的雜散電容，以降低畫素結構201的消耗功率，進而降低陣列基板200的消耗功率。
需說明的是，上述第一源極244、第一汲極246、第二源極254、第二汲極256之形狀僅為舉例之用，且第一汲極246與第二源極254連接後的整體形狀亦僅為舉例之用，其並非用以限定本發明。
此外，在圖6所示的另一實施例中，部分第一半導體圖案248c可延伸至第一閘極242外而未與第一閘極242重疊，部分第二半導體圖案258c可延伸至第二閘極252外而未與第二閘極252重疊，如此可降低漏電的情形。
另外，在本發明其他實施例中，第一汲極的第一凹槽的數量可為一個或多於一個，第二源極的第二凹槽的數量也可為一個或多於一個，且第一凹槽的數量與第二凹槽的數量可相同或不同。此外，第一源極之條狀電極的數量可對應第一凹槽的數量，而第二汲極之條狀電極的數量可對應第二凹槽的數量。以下將配合圖式來說明第一凹槽與第二凹槽之數量不同的實施例以及第一凹槽與第二凹槽之數量分別為多個的實施例，但其並非用以限定本發明。
圖7為本發明另一實施例之陣列基板的一個畫素結構的局部示意圖。請參照圖7，本實施例之陣列基板與圖2之陣列基板相似，主要差別處在於第一薄膜電晶體。本實施例之第一薄膜電晶體240a的第一汲極246c包括多個第一凹槽247，而圖7是以兩個第一凹槽247為例。具體而言，本實施例之第一汲極246c之第一延伸段246b的數量例如為三個，而上述兩個第一凹槽247是位於這些第一延伸段246b與第一連接段246a之間。此外，第一源極244a包括多個條狀電極244b，其中條狀電極244b的數量例如與第一凹槽247的數量相同。每一條狀電極244b位於對應的一個第一凹槽247內。
圖8為本發明另一實施例之陣列基板的一個畫素結構的局部示意圖。請參照圖8，本實施例之陣列基板與圖2之陣列基板相似，主要差別處在於第二薄膜電晶體。本實施例之第二薄膜電晶體250a的第二源極254c包括多個第二凹槽255，而圖8是以兩個第二凹槽255為例。具體而言，本實施例之第二源極254c之第二延伸段254b的數量例如為三個，而上述兩個第二凹槽255是位於這些第二延伸段254b與第二連接段254a之間。此外，第二汲極256a包括多個條狀電極256b，其中條狀電極256b的數量例如與第二凹槽255的數量相同。每一條狀電極256b位於對應的一個第二凹槽255內。
圖9為本發明另一實施例之陣列基板的一個畫素結構的局部示意圖。請參照圖9，本實施例之陣列基板與圖2之陣列基板相似，差別處在於本實施例之第一薄膜電晶體240a與第二薄膜電晶體250a的第一凹槽247與第二凹槽255的數量分別為多個。此外，第一源極244a包括分別配置於對應的第一凹槽247內的多個條狀電極244b，第二汲極256a包括分別位於對應的第二凹槽255內的多個條狀電極256b。需說明的是，在第一凹槽247與第二凹槽255之數量分別為多個的實施例中，第一凹槽247與第二凹槽255的數量亦可不相同。
圖10為本發明一實施例之顯示裝置的示意圖。請參照圖10，本實施例之顯示裝置300包括陣列基板310、與此陣列基板310相對的對向基板320以及配置於陣列基板310與對向基板320之間的顯示層330。陣列基板310可為上述任一實施例之陣列基板，而顯示層330可為液晶顯示層、電泳顯示層等，若顯示層330為液晶顯示層，則本實施例之顯示裝置更包括一發光模組(圖未示)以提供光源，但皆不以此為限。
本發明之實施例之顯示裝置300因使用的陣列基板310之消耗功率較低，所以具有消耗功率較低的優點。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110．．．第一薄膜電晶體
112．．．第一閘極
114．．．第一源極
116．．．第一汲極
118．．．第一半導體圖案
120．．．第二薄膜電晶體
122‧‧‧第二閘極
124‧‧‧第二源極
126‧‧‧第二汲極
128‧‧‧第二半導體圖案
200、310‧‧‧陣列基板
201‧‧‧畫素結構
210‧‧‧基板
220‧‧‧掃描線
230‧‧‧資料線
240、240a‧‧‧第一薄膜電晶體
242‧‧‧第一閘極
244、244a‧‧‧第一源極
244b、256b‧‧‧條狀電極
246、246c‧‧‧第一汲極
246a‧‧‧第一連接段
246b‧‧‧第一延伸段
247‧‧‧第一凹槽
248、248c‧‧‧第一半導體圖案
248a、258a‧‧‧半導體材料層
248b、258b‧‧‧歐姆接觸層
250、250a‧‧‧第二薄膜電晶體
252‧‧‧第二閘極
254、254c‧‧‧第二源極
254a‧‧‧第二連接段
254b‧‧‧第二延伸段
255‧‧‧第二凹槽
256、256a‧‧‧第二汲極
258、258c‧‧‧第二半導體圖案
260‧‧‧畫素電極
270‧‧‧第一絕緣層
280‧‧‧第二絕緣層
282‧‧‧開口
300‧‧‧顯示裝置
320‧‧‧對向基板
330‧‧‧顯示層
D1‧‧‧第一方向
D2‧‧‧第二方向
R‧‧‧區域
L、L1、L2‧‧‧通道長度
W、W1、W2‧‧‧通道寬度
圖1是習知畫素結構之兩個串聯的薄膜電晶體的示意圖。
圖2是本發明一實施例之一種陣列基板的示意圖。
圖3是圖2中區域R的放大示意圖。
圖4是沿圖3之A-A線的剖面示意圖。
圖5為圖2之陣列基板的局部剖面示意圖。
圖6是本發明另一實施例之陣列基板的一個畫素結構的示意圖。
圖7為本發明另一實施例之陣列基板的一個畫素結構的局部示意圖。
圖8為本發明另一實施例之陣列基板的一個畫素結構的局部示意圖。
圖9為本發明另一實施例之陣列基板的一個畫素結構的局部示意圖。
圖10為本發明一實施例之顯示裝置的示意圖。
201．．．畫素結構
240．．．第一薄膜電晶體
242．．．第一閘極
244．．．第一源極
246．．．第一汲極
246a．．．第一連接段
246b．．．第一延伸段
247．．．第一凹槽
248．．．第一半導體圖案
250．．．第二薄膜電晶體
252．．．第二閘極
254．．．第二源極
254a．．．第二連接段
254b．．．第二延伸段
255．．．第二凹槽
256．．．第二汲極
258．．．第二半導體圖案
L1、L2．．．通道長度
W1、W2．．．通道寬度

Claims (15)

  1. 一種陣列基板，包括：一基板；複數掃描線，沿一第一方向配置於該基板上；以及複數資料線，沿一第二方向配置於該基板上並與該些掃描線絕緣相交以定義出複數個畫素結構，其中該第一方向垂直於該第二方向，且每一該畫素結構包括：一第一薄膜電晶體，配置於該基板上，並包括：一第一閘極，連接至該掃描線；一第一源極，配置於該第一閘極上方，並與該第一閘極部分重疊，該第一源極之一端連接至該資料線；以及一第一汲極，配置於該第一閘極上方，該第一汲極具有至少一第一凹槽，且部分該第一源極位於該至少一第一凹槽內；一第二薄膜電晶體，配置於該基板上，並包括：一第二閘極，連接至該掃描線；一第二源極，配置於該第二閘極上方，並連接該第一汲極，該第二源極具有至少一第二凹槽；以及一第二汲極，配置於該第二閘極上方，並與該第二閘極部分重疊，而部分該第二汲極位於該至少一第二凹槽內；以及一畫素電極，連接至該第二汲極。
  2. 如申請專利範圍第1項所述之陣列基板，其中該第一閘極與該第二閘極之間存有一間隙。
  3. 如申請專利範圍第1項所述之陣列基板，其中該第一閘極與該第二閘極彼此相連。
  4. 如申請專利範圍第1項所述之陣列基板，其中該至少一第一凹槽的一槽口與該至少一第二凹槽的一槽口朝向相反方向。
  5. 如申請專利範圍第1項所述之陣列基板，其中該第一汲極包括一第一連接段以及從該第一連接段延伸而出的多個第一延伸段，該些第一延伸段彼此相對，該至少一第一凹槽位於該些第一延伸段與該第一連接段之間，該第二源極包括與該第一連接段相連的一第二連接段以及從該第二連接段延伸而出的多個第二延伸段，該些第二延伸段彼此相對，該至少一第二凹槽位於該些第二延伸段與該第二連接段之間。
  6. 如申請專利範圍第5項所述之陣列基板，其中該至少一第一凹槽與該至少一第二凹槽的數量分別為一個，且該第一汲極與該第二源極連接成一H型電極。
  7. 如申請專利範圍第6項所述之陣列基板，其中該第一源極與該第二汲極分別為一條狀電極。
  8. 如申請專利範圍第5項所述之陣列基板，其中該至少一第一凹槽的數量為多個，而該第一源極包括多個條狀電極。
  9. 如申請專利範圍第5項所述之陣列基板，其中該至少一第二凹槽的數量為多個，而該第二汲極包括多個條狀電極。
  10. 如申請專利範圍第1項所述之陣列基板，更包括一第一絕緣層以及一第二絕緣層，該第一絕緣層配置於該基板上，並覆蓋該掃描線、該第一閘極與該第二閘極，該第二絕緣層覆蓋該資料線、該第一源極、該第一汲極、該第二源極以及該第二汲極，該第一薄膜電晶體更包括一第一半導體圖案，配置於該第一絕緣層上，並與該第一閘極部分重疊，該第一源極與該第一汲極覆蓋部分該第一半導體圖案，該第二薄膜電晶體更包括一第二半導體圖案，配置於該第一絕緣層上，並與該第二閘極部分重疊，該第二源極與該第二汲極覆蓋部分該第二半導體圖案。
  11. 如申請專利範圍第10項所述之陣列基板，其中該第一半導體圖案與該第二半導體圖案之間存有一間隙。
  12. 如申請專利範圍第10項所述之陣列基板，其中該第一半導體圖案與該第二半導體圖案彼此相連。
  13. 如申請專利範圍第10項所述之陣列基板，其中該畫素電極配置於該第二絕緣層上，並透過該第二絕緣層中的一開口而連接至該第二汲極。
  14. 如申請專利範圍第10項所述之陣列基板，其中部分該第一半導體圖案延伸至該第一閘極外而未與該第一閘極重疊，部分該第二半導體圖案延伸至該第二閘極外而未與該第二閘極重疊。
  15. 一種顯示裝置，包括：一申請專利範圍第1至14項之任一項所述之陣列基板；一對向基板，與該陣列基板相對；以及一顯示層，配置於該陣列基板與該對向基板之間。
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