JPH021134A

JPH021134A - 薄膜半導体素子の製造方法

Info

Publication number: JPH021134A
Application number: JP15422588A
Authority: JP
Inventors: Naoko Takehara; 尚子竹原; Tomio Kashihara; 富雄樫原; Yasuyuki Watanabe; 靖之渡辺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-08
Filing date: 1988-06-22
Publication date: 1990-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、薄膜半導体素子の製造方法に関し特に液晶表
示装置や複写器の文字読取りヘッドの駆動、スイッチン
グに用いられる薄膜半導体素子の製造方法に係わるもの
である。

（従来の技術）薄膜半導体素子は、通常、次のような方法により製造さ
れている。まず、ガラス基板上に被覆されたゲート金属
層（例えばＭｏ−Ｔａ合金層）をフッ素系ガスを用いた
ドライエツチングによりパターニングしてゲート電極を
形成し、ガラス基板表面に付着した反応生成物を洗浄す
る。つづいて、低温ＣＶ　［）法等によりゲート絶縁膜
を成膜し、ひきつづき連続して非晶質シリコン層、不純
物ドープ非晶質シリコン層を準じ成膜した後、これらの
層をパターニングして島状の活性層及びドーピング層を
形成する。次いで、ドレイン電極及びソス電極を形成し
た後、ソース、ドレイン電極間のドーピング層を除去し
て薄膜半導体素子を製造する。かかる薄膜半導体素子の
製造において、耐熱性の低いガラス基板上にゲート絶縁
膜を成膜する関係から、該ゲート絶縁膜はガラス基板へ
の熱影響の低い低温ＣＶＤ法等により成膜されている。

このため、成膜されたゲート絶縁膜は緻密質とならず、
ピンホール等を有する耐圧の低いものとなる。

このようなことから、従来、ゲート絶縁膜の耐圧を向上
するためにゲート絶縁膜を成膜した後、該絶縁膜のピン
ホールを通してその下のゲート電極を陽極酸化してピン
ホール部分に緻密な酸化膜を形成する方法が行われてい
る。しかしながら、ゲート絶縁膜のピンホールを通して
その下のゲート電極の陽極酸化を行なうと、第３図に示
すようにガラス基板１上のゲート電極２表面での陽極酸
化膜３の成長による体積膨張（ゲート電極２をタンタル
（Ｔａ　）で形成した場合、陽極酸化によりＴａ２Ｏ３
となり、体積は約３倍増大）に伴ってピンホール４付近
のゲート絶縁膜５を下から持ち上げ、これによってゲー
ト絶縁膜５に微細なりラックを発生させる。こうしたク
ラック発生は、ゲト絶縁膜５の耐圧を著しく低下させ、
ゲートとソース又はドレイン間で電流リークが発生して
薄膜半導体素子として正常な動作ができなくなる。

具体的には、前記ゲート絶縁膜として厚さ３５００人の
ＳｉＯｘ膜から形成した場合、正常時では２００Ｖ以上
の耐圧を示すが、前述したようにクラックが生じた時に
は耐圧が２０Ｖ以下に低下する。

（発明が解決しようとする課題）本発明は、上記従来の課題を解決するためになされたも
ので、ゲート絶縁膜の耐圧を向上した高信頼性の薄膜半
導体素子を高歩留りで製造し得る方法を提供しようとす
るものである。

［発明の構成］（課題を解決するための手段）本発明は、ガラス基板上にゲート電極、ゲート絶縁膜、
非晶質シリコンからなる活性層、ドピング層、ソース電
極及びドレイン電極を順次形成した薄膜半導体素子の製
造において、前記ゲート電極を含むガラス基板上に第１
層目のゲート絶縁膜を成膜した後、該ゲート絶縁膜のピ
ンホールを通してその下のゲート電極を陽極酸化する工
程と、第２層１」のゲート絶縁膜を成膜する工程とを具
備したことを特徴とする薄膜半導体素子の製造方法であ
る。

上記ゲート電極としては、例えばタンタル、タンタル−
モリブデン合金、アルミニウム等により形成される。

上記第１層目、第２層目のゲート絶縁膜としては、例え
ばＳｉ　Ｏｘ　、Ｓｉ　Ｎｘ等を上げることができる。

こうしたゲート絶縁膜は、低温ＣＶＤ法、スパッタリン
グ法により成膜される。

上記活性層は、例えば非晶質シリコン、多結晶シリコン
等により形成される。

上記ゲート電極を陽極酸化する前に第１層目のゲート絶
縁膜に付着したごみを除去する工程を付加することが可
能である。かかる１層目のゲート絶縁膜に付着したごみ
を除去する手段としては、例えばブラシ洗浄法、超音波
洗浄法等を採用し得る。

また、本発明はガラス基板上にゲート電極、ゲート絶縁
膜、非晶質シリコンからなる活性層、ドピング層、ソー
ス電極及びドレイン電極を順次形成した薄膜半導体素子
の製造において、前記ゲート電極を含むガラス基板上に
第１層目のゲート絶縁膜を成膜した後、該ゲート絶縁膜
のピンホールを通してその下のゲート電極の一部をエツ
チングにより除去する工程と、前記第１層目のゲート絶
縁膜のピンホールを通してその下のゲート電極を陽極酸
化する工程と、第２層目のゲート絶縁膜を成膜する工程
とを具備したことを特徴とする特膜半導体素子の製造方
法である。

上記ゲート電極、第１層目、第２層目のゲート絶縁膜、
活性層は、前述したのと同様のものを挙げることができ
る。

上記ゲート電極の一部をエツチングにより除去する前に
第１層目のゲート絶縁膜に付着したごみを除去せしめる
工程を付加することが可能である。

かかる第１層目のゲート絶縁膜に付着したごみを除去す
る手段としては、例えばブラシ洗浄法、超音波洗浄法等
を採用し得る。

（作用）本発明によれば、ゲート電極を含むガラス基板上に第１
層目のゲート絶縁膜を成膜した後、該ゲート絶縁膜のピ
ンホールを通してその下のゲート電極を陽極酸化を行な
ってピンホールに対応するゲート電極表面部分に緻密な
酸化膜を形成し、更に第２層目のゲート絶縁膜を成膜す
ることによって、前記陽極酸化処理において発生した第
１層目のゲート絶縁膜のクラックを埋めることができる
。その結果、耐圧が向上された２層構造のゲート絶縁膜
を有する薄膜半導体素子を製造できる。

この際、ゲート電極を陽極酸化する前に第１層目のゲー
ト絶縁膜に付着したごみを除去することによって、ごみ
の付着に起因する陽極酸化膜の膜質劣化を解消してゲー
ト電極表面に緻密な陽極酸化膜を形成できると共に、ご
みと−緒に陽極酸化膜が脱落するのを防止できる。その
結果、−層耐圧の向上がなされた２層構造のゲート絶縁
膜を有する薄膜半導体素子を製造できる。

また、本発明によればゲート電極を含むガラス基板上に
第１層目のゲート絶縁膜を成膜した後、該ゲート絶縁膜
のピンホールを通してその下のゲート電極の一部をエツ
チングにより除去した後、該第１層目のゲート絶縁膜の
ピンホールを通してその下のゲート電極を陽極酸化する
ことによって、ゲート電極表面での陽極酸化膜の成長に
伴う体積膨張を前記ゲート電極のエツチング部でｔ■殺
できるため、ピンホール付近の第１層目のゲート絶縁膜
にクラックが発生するのを防止できる。その結果、クラ
ックのない第１層目のゲート絶縁膜と、更に該ゲート絶
縁膜上に成膜された第２層目のゲート絶縁膜とからなる
耐圧の優れた２層構造のゲート絶縁膜を有する薄膜半導
体装置を製造できる。

この際、ゲート電極の一部をエツチングにより除去する
前に第１層目のゲート絶縁膜に付着したごみを除去する
ことによって、ごみの付着に起因する陽極酸化膜の膜質
劣化を解消してゲート電極表面に緻密な陽極酸化膜を形
成できると共に、ごみと−緒に陽極酸化膜が脱落するの
を防止できる。

その結果、−層耐圧の向上がなされた２層構造のゲート
絶縁膜を有する薄膜半導体素子を製造できる。

（発明の実施例）以下、本発明の実施例を図面を参照して説明する。

実施例１まず、ガラス基Ｉｌｌにタンタル層を被覆し、該タンタ
ル層をパターニングしてゲート電極１２を形成した（第
１図（ａ）図示）。つづいて、前記ガラス基１！１２１
１をプラズマＣＶＤ装置内に設置し、ゲート電極１２を
含むガラス基板１１全而にＳｉＯｘからなる厚さ２００
０人の第１層目のゲート絶縁膜１３を成膜した（第１図
（ｂ）図示）。この時、ゲート絶縁膜１３に微細なピン
ホール１４が形成された。また、プラズ？ＣＶＤ装置の
チャンバ内面に付着した膜が剥がれて微細な粒となり、
成膜中にゲート電極１２表面にごみ１５として付着した
。

次いで、前記第１層目のゲート絶縁膜１３表面を超音波
洗浄した。この時、第１図（ｃ）に示すようにゲート絶
縁膜１３中に埋込まれたごみ１５も完全に除去され、そ
の除去部分にクレータ１６が形成された。つづいて、前
記ガラス基ｉｔｔをクエン酸水溶液中に浸漬し、ゲート
電極１２を陽極とし、該水溶液に挿入した白金を陰極と
し、これら陽極、陰極間に一定の電流を流してピンホー
ル１４及びクレータ１６から露出するゲート電極１２の
表面部分にＴａ　２０３の陽極酸化膜１７を成長させた
（第１図（ｄ）図示）。

次いで、前記ガラス基板１１をプラズマＣＶＤ装置内に
設置し、第１層目のゲート絶縁膜１３上にＳｉＯｘから
なる厚さ１５００人の第２層目のゲート絶縁膜１８を成
膜した（第１図（ｅ）図示）。この時、第２層目」のゲ
ート絶縁膜１８により第１層目のゲート絶縁膜１３のピ
ンホール１４及びクレータ１Ｂが埋められて平坦化され
る。つづいて、プラズマＣＶＤ法により厚さ３（１００
人のアモルファスシリコン層（ａ−３１層）及び例えば
リンをドープした厚さ５００人のｎ＋型アモルファスシ
リコン層（ｎ＋型ａ−３ｔ層）を順次成膜した後、これ
らａ−３ｉ層及びｎ＋型ａ−Ｓｉ層を島状にバターニン
グして活性層１９及びドーピング層２０を形成した。ひ
きつづき、全面にＡｇ層をスパッタ蒸着し、バターニン
グしてソース電極２１、ドレイン電極２２を形成した後
、ソース、ドレイン電１ｆｔ２Ｌ　２２間のドーピング
層２０及び活性層１９の表層ケミカルドライエツチング
により選択的に除去することにより第１図（ｆ）に示す
薄膜半導体素子を製造した。

しかして、本実施例１によれば第１図（ｄ）に示す工程
においてピンホール１４及びクレータ１Ｂから露出する
ゲート電極１２を陽極酸化して陽極酸化膜１７を形成す
ることによってピンホール１４及びクレータ１６周辺の
第１層目のゲート絶縁膜１３にクラックが生じるが、第
１図（ｅ）の工程において第２層目のゲート絶縁膜１８
を第１層目のゲート絶縁膜１３上に成膜することによっ
て該クラックを埋めることができ、２００　Ｖ以上の耐
圧を示す２層構造のゲート絶縁膜を有する薄膜半導体装
置を製造できる。

また、第１図（Ｃ）に示す工程において第１層目のゲー
ト絶縁膜１３に埋込まれたごみ１５を除去することによ
って、第１図（ｄ）に示す工程での陽極酸化に際してゲ
ート電極１２に対して付着力の高い緻密な陽極酸化膜１
７を形成でき、かつ該陽極酸化膜１７の脱落を防止でき
る。その結果、耐圧が一層向上されたゲート絶縁膜を有
する薄膜半導体装置を製造できる。

実施例２まず、ガラス基板３１にタンタル層を被覆し、該タンタ
ル層をバターニングしてゲート電極３２を形成した（第
２図（ａ）図示）。つづいて、前記ガラス基板３１をプ
ラズマＣＶＤ装置内に設置し、ゲート電極３２を含むガ
ラス基板３１全面に５ＩＯｘからなる厚さ２０００人の
第１層目のゲート絶縁膜３３を成膜した（第２図（ｂ）
図示）。この時、ゲート絶縁膜３３に微細なピンホール
３４が形成された。また、プラズマＣＶＤ装置のチャン
バ内面に付着した膜か剥がれて微細な粒となり、成膜中
にゲート電極３２表面にごみ３５として付着した。

次いで、前記第１層目のゲート絶縁膜３３表面を超音波
洗浄した。この時、ゲート絶縁膜３３中に埋込まれたご
み３５も完全に除去され、その除去部分にクレータ３６
が形成された。つづいて、ピンホール３４及びクレータ
３６から露出するゲート電極３４表面部分をケミカルド
ライエツチングにより１０００〜２０ＩＪＯλ程度除去
してエツチング部３７を形成した（第２図（ｃ）図示）
。ひきつづき、前記ガラス基板３１をクエン酸水溶液中
に浸漬し、ゲート電極３２を陽極とし、該水溶液に挿入
した白金を陰極とし、これら陽極、陰極間に一定の電流
を流してピンホール３４及びクレータ３６から露出する
ゲート電極３２のエツチングＭ３７にＴａ２Ｏ３の陽極
酸化膜３８を成長させた。この時、第２図（ｄ）に示す
ようにタンタルからなるゲート電極３２表面での陽極酸
化膜（Ｔａ　２０３膜）の成長に伴う約３倍程度の体積
膨張を前記ゲート電極３２のエツチング部３７でトｌ殺
できるため、ピンホール３４及びクレータ３６付近の第
１層目のゲート絶縁膜３３にクラックが発生するのを防
止される。

次いで、前記ガラス基板３１をプラズマＣＶＤ装置内に
設置し、第１層目のゲート絶縁膜３３上にＳｉＯｘから
なる厚さ１５００人の第２層目のゲート絶縁膜３９を成
膜した（第２図（ｅ）図示）。この時、第２層目のゲー
ト絶縁膜３９により第１層目のゲート絶縁膜３３のピン
ホール３４及びクレータ３Ｂか埋められて平坦化される
。つづいて、プラズマＣＶＤ法により厚さ３０００人の
ａ−８ｔ層及び厚さ５００人のｎ＋型ａ−３ｔ層を順次
成膜した後、これらａ−５Ｉ層及びｎ＋型ａ−３１層を
島状にバターニングして活性層４０及びドーピング層４
１を形成した。ひきつづき、全面にＡ１層をスパッタ蒸
着し、バターニングしてソース電ｔ！ｆ！４２、ドレイ
ン電ｔ５！４３を形成した後、ソース、ドレイン電極４
２．４３間のドーピング層４１及び活性層４０の表層ケ
ミカルドライエツチングにより選択的に除去することに
より第２図（ｆ）に示す薄膜半導体素子を製造した。

しかして、本実施例２によれば第２図（Ｃ）に示す工程
においてピンホール３４及びクレータ３６から露出する
ゲート電＋５：３２表面をエツチングしてエツチング部
３７を形成し、この後第２図（ｄ）に示すように陽極酸
化を行なうことによって、ケート上極３２表面での陽極
酸化膜３８の成長に伴う体積膨張を前記ゲート電極３２
のエツチング部３７で相殺できるため、ピンホール３４
及びクレータ３６付近の第１層目のゲート絶縁膜３３に
クラックが発生するのを防止できる。その結果、クラッ
クのない第１層目のゲート絶縁膜３３と、更に該ゲート
絶縁膜３３上に成膜され、ピンホール３４、クレータ３
６を埋める第２層目のゲート絶縁膜３９からなる２００
ｖ以上の耐圧を示す２層（１カ造のゲート絶縁膜を有す
る薄膜半導体装置を製造できる。

また、第２図（Ｃ）に示す工程において第１層目のゲー
ト絶縁膜３３に埋込まれたごみ３５を除去することによ
って、第２図（ｄ）に示す工程での陽極酸化に際してゲ
ート電極３２に対して付管力の高い緻密な陽極酸化膜３
８を形成でき、かつ該酸化膜３８の脱落を防止できる。

その結果、耐圧が一層向上されたゲート絶縁膜を有する
薄膜半導体装置を製造できる。

［発明の効果コ以上詳述した如く、本発明によればゲート絶縁膜の耐圧
を向上した高信頼性の薄膜半導体素子を高歩留りで製造
し得る方法を提供できる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の実施例１における薄膜
半導体装置の製造工程を示す断面図、第２図（ａ）〜（
ｆ）は本発明の実施例２における薄膜半導体装置の製造
工程を示す断面図、第３図は従来の薄膜半導体装置の製
造方法における問題点を説明するための断面図である。１１．３１・・・ガラス双成、１２．３２・・・ゲート
電極、１３．３３・・・第１層目のゲート絶縁膜、１４
．３４・・ピンホール、１Ｇ、３６・・・クレータ、１
７．３８・・・陽極酸化膜、１８．３９・・・第２層目
のゲート絶縁膜、１９．４０・・・活性層、２１．４２
・・・ソース電極、２２．４３・・・ドレイン電極、３
７・・・エツチング部。出願人代理人　弁理士　鈴江武彦第１図

Claims

【特許請求の範囲】

（１）ガラス基板上にゲート電極、ゲート絶縁膜、非晶
質シリコンからなる活性層、ソース電極及びドレイン電
極を順次形成した薄膜半導体素子の製造において、前記
ゲート電極を含むガラス基板上に第１層目のゲート絶縁
膜を成膜した後、該ゲート絶縁膜のピンホールを通して
その下のゲート電極を陽極酸化する工程と、第２層目の
ゲート絶縁膜を成膜する工程とを具備したことを特徴と
する薄膜半導体素子の製造方法。
（２）ゲート電極を陽極酸化する前に第１層目のゲート
絶縁膜に付着したごみを除去せしめることを特徴とする
請求項１記載の薄膜半導体素子の製造方法。
（３）ガラス基板上にゲート電極、ゲート絶縁膜、非晶
質シリコンからなる活性層、ソース電極及びドレイン電
極を順次形成した薄膜半導体素子の製造において、前記
ゲート電極を含むガラス基板上に第１層目のゲート絶縁
膜を成膜した後、該ゲート絶縁膜のピンホールを通して
その下のゲート電極の一部をエッチングにより除去する
工程と、前記第１層目のゲート絶縁膜のピンホールを通
してその下のゲート電極を陽極酸化する工程と、第２層
目のゲート絶縁膜を成膜する工程とを具備したことを特
徴とする薄膜半導体素子の製造方法。