JPH01248136A

JPH01248136A - 液晶表示用薄膜トランジスタの製造方法

Info

Publication number: JPH01248136A
Application number: JP63076905A
Authority: JP
Inventors: Tomio Kashihara; 富雄樫原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-30
Filing date: 1988-03-30
Publication date: 1989-10-03
Anticipated expiration: 2013-05-18
Also published as: JP2752983B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、液晶表示用薄膜トランジスタの製造方法に関
する。

（従来の技術）最近、平面デイスプレィとしてアクティブマトリックス
型液晶表示装置が広く市販され、その軽量性、低消費電
力から注目されている。中でも、薄膜トランジスタをス
イッチ素子として用いた液晶表示装置は、高コントラス
トで画質が良好であるため、小形カラーテレビに広く使
用されている。

ところで、上記液晶表示装置に用いられる薄膜トランジ
スタは従来、以下に説明する第４図（ａ）〜（ｄ）に示
す方法により製造されている。

まず、透明絶縁基板としてのガラス基板１上にスパッタ
蒸着によりモリブデテンタンタル膜（ＭＴ膜）を成膜し
た後、写真蝕刻法によりレジストパターン２を該ＭＴ膜
上に形成する。つづいて、このレジストパターン２をマ
スクとしてＭＴ膜を選択的にエツチングすることにより
ゲート電極３を形成する（第４図（ａ）図示）。

次いで、レジストパターン２を除去した後、プラズマＣ
ｙＤ法によりゲート絶縁膜としてのＳＩＮ膜４を成膜す
る。つづいて、プラズマＣＶＤ法によりインドリシック
アモルファスシリコン（以下、ａ−３ｌと略す）膜及び
リンドープアモルファスシリコン（以下、ｎ”ａ−３１
と略す）膜を順次成膜する。これらのＳＩＮ膜、ａ−８
ｉ膜及びｎ”　ａ−８ｔ膜は、いずれもプラズマＣＶＤ
装置（インライン式プラズマＣＶＤ装置）により真空を
破らずに連続して成膜する。ひきつづき、写真蝕刻法に
よりレジストパターン５をｎ”　ａ−５ｔ膜上に形成し
た後、該レジストパターン５をマスクとしてｎ”　ａ−
８ｉ膜及びａ−３ｉ膜を選択的にエツチングして基板ｌ
側からａ−Ｓｌからなるチャンネル領域６及びｎ”　ａ
−Ｓ＋パターン７を夫々形成する（第４図（ｂ）図示）
。

次いで、レジストパターン５を除去した後、全面にスパ
ッタ蒸着により透明導電膜としてのＩＴＯ膜を成膜する
。つづいて、写真蝕刻法によりレジストパターン８をＩ
ＴＯ膜上に形成した後、該レジストパターン８をマスク
としてＩＴＯ膜を選択的にエツチングして画素電極９を
形成する（第４図（ｃ）図示）。

次いで、レジストパターン８を除去した後、全面にスパ
ッタ蒸着によりＡＩ膜を成膜する。つづいて、写真蝕刻
法によりレジストパターン（図示せず）をＡノ膜上に形
成した後、該レジストパターンをマスクとしてＡＩ！膜
を選択的にエツチングして一端が前記画素電極９と接続
されるソース電極１０、ドレイン電極１１を夫々形成す
る。この後、同レジストパターンをマスクとして露出し
たｎ”ａ−５ｌパターン７及びチャンネル領域６の上層
部を選択的にエツチングしてチャンネル領域Ｂ上に互い
に電気的に分離されたｎ十ａ−５ｔからなるソース、ド
レイン領域１２．１３を形成して薄膜トランジスタを製
造する（第４図（ｄ）図示）。

上述した従来の薄膜トランジスタの製造においては、Ｓ
ＩＮ膜、ａ−３ｉ膜及びｎ”ａ−３ｌ膜はコスト低減及
び膜界面の汚染防止のためにインライン式プラズマＣＶ
Ｄ装置により真空を破らずに連続して成膜する。かかる
連続的な成膜に際して、チャンバ間において成膜温度が
異なるため、ワークの搬送毎にチャンバ温度が上下動し
、チャンバ内面に付着している膜がチャンバ内の熱伸縮
により剥離してゴミとなって飛散する。こうしたゴミが
ＳＩＮの成膜過程でゲート電極上に落下すると、第５図
に示すようにゲート電極３とチャンネル領域６間のゲー
ト絶縁膜４にゴミ１４が付着して絶縁耐圧の低下を招き
、ゲートとドレイン等とのショートを起こす。また、図
示しないがゲート絶縁膜にピンホールが存在すると、同
様な耐圧低下を招く。なお、上記ショートは液晶表示装
置において線欠陥となるため、１個の薄膜トランジスタ
でもショートが起こると不良製品となる。

このようなことから、ゲート電極となる金属層のパター
ニング後に陽極酸化を施してゲート電極表面に緻密な酸
化膜を形成する方法が提案されているが、次のような重
大な問題がある。即ち、バターニング後のゲート電極を
陽極酸化すると第６図に示すようにゲート電極２の側面
に形成された酸化膜１５がオーバーハング形状となる。

その結果、プラズマＣＶＤ法によりゲート絶縁膜として
のＳＩＮ膜４を成膜すると前記酸化膜１５のオーバーハ
ング部付近で段切れする恐れがあった。また、ＳＩＮ膜
上に連続的に成膜されるａ−３ｌ膜も同様に段切れを起
こす恐れがある。こうした段切れが生じると、トランジ
スタ特性の低下を招き、ひいては該トランジスタを組込
んだ液晶表示装置の表示性能を低下させる。

（発明が解決しようとする課題）本発明は、上記従来の問題点を解決するためになされた
もので、ゲート絶縁膜へのゴミ付着やピンホールの発生
があってもゲートとドレイン間又はゲートとソース間の
ショートを防止した高信頼性の液晶表示用薄膜トランジ
スタを製造し得る方法を提供しようとするものである。

［発明の構成コ（課題を解決するための手段）本発明は、透明絶縁基板上にゲート電極となる金属膜を
成膜した後、陽極酸化を施して該金属層表面に酸化膜を
形成する工程と、酸化膜が形成された金属層上に少なく
ともゲート絶縁膜となる第１の絶縁膜、半導体薄膜、不
純物ドープ半導体薄膜を順次成膜した後、これらの膜を
バターニングする工程と、少なくともバターニング後の
ゲート電極、半導体薄膜及び不純物ドープ半導体薄膜の
側面を第２の絶縁膜で覆う工程と、透明導電膜を成膜し
、バターニングしてソース、ドレイン電極及び画素電極
を形成する工程とを具備したことを特徴とする液晶表示
用薄膜トランジスタの製造方法である。

（作用）本発明によれば、ゲート電極となる金属層を成膜した後
、陽極酸化を施して該金属層表面に酸化膜を形成し、こ
の金属層の酸化膜上に少なくともゲート絶縁膜となる第
１の絶縁膜、半導体薄膜、不純物ドープ半導体薄膜を順
次成膜した後、これらの膜をバターニングすることによ
って、前記第１の絶縁膜の成膜に際して耐圧低下原因（
前記金属層の酸化膜上へのゴミ付着、膜中のピンホール
発生）があってもバターニングにより形成されたゲート
電極とドレイン又はゲート電極とソースのショートを前
記陽極酸化で形成された緻密な酸化膜により防止でき、
高信頓性の薄膜トランジスタを高歩留りで製造できる。

しかも、陽極酸化をバターニング前の金属層の段階で行
ない、この金属層の酸化膜上にゲート絶縁膜となる第１
の絶縁膜、半導体薄膜、不純物ドープ半導体薄膜を順次
成膜した後、これらの膜をバターニングするため、前述
した第６図に示す従来方法のようにゲート電極側面での
酸化膜のオーバーハングの発生を解消でき、第１の絶縁
膜や半導体薄膜の段切れを防止できる。

また、少なくともゲート電極、半導体薄膜及び不純物ド
ープ半導体薄膜の側面に第２の絶縁膜を形成することに
よって、これらの側面を横切るソース、ドレイン電極を
該第２の絶縁膜により絶縁できるため、薄膜トランジス
タのオフ領域でのリーク電流の発生を抑制でき、画像表
示に際してのフリッカ及びコントラストの低下を防止で
きる。

（実施例）以下、本発明の実施例を第１図（ａ）〜（ｆ）を参照し
て詳細に説明する。

まず、ガラス基板２１上にスパッタ蒸着によりゲート電
極となる厚さ４０００人のモリブデンタンタル層（ＭＴ
層）２２を全面に成膜した。つづいて、ガラス基板２１
をクエン酸溶液に浸漬し、ＭＴ層２２を陽極、白金板を
陰極とし、これらの間にＤ　Ｃ１００■を１時間印加し
た。これにより、第１図（ａ）に示すようにＭＴ層２２
表面に厚さ約ｔｅｏｏ人の緻密な酸化膜２３が形成され
た。なお、この酸化膜２３はＴａ２０５に近い特性を持
ち、５×１ｏ６ｖ／ｃ−１１以上の耐圧を有するもので
あった。

次いで、前記ＭＴ層の酸化膜上にプラズマＣＶＤ法によ
り厚さ３０００人のＳｉＮ膜、厚さ３０００人のａ−Ｓ
ｉ膜及び厚さ５００人のｎ”ａ−８１膜を全面に連続し
て成膜した。つづいて、スパッタ蒸着により厚さ５００
人のモリブデン膜を全面に成膜した。ひきつづき、写真
蝕刻法によりレジストパターン２４をモリブデン膜上に
形成した後、該レジストパターン２４をマスクとしてケ
ミカルドライエツチング法によりモリブデン膜、ｎ”ａ
−３ｌ膜、ａ−Ｓｉ膜、酸化膜２３及びＭＴ層２２を順
次エツチング除去した。これにより、第１図（ｂ）に示
すようにガラス基板２１側からＭＴからなるゲート電極
２５、酸化膜パターン２Ｂ、ＳｉＮからなるゲート絶縁
膜２７、ａ−５ｌからなるチャンネル領域２８、ｎ”ａ
−３１パターン２９及びモリブデンパターン３０が形成
された。

次いで、レジストパターン２４を残置した状態でケイ素
化合物を有機溶媒で溶解した５ｉ０２溶液（東京応化社
製商品名；０ＣＤ）をスピンナーにより塗布し、約１０
０℃の低温で加熱して５ｉ０２膜を形成した後、レジス
トパターン２４を除去することによりレジストパターン
２４上のＳｉＯ□膜をリフトオフした。その後、２５０
℃で１時間アニールして第１図（Ｃ）に示すようにゲー
ト電極２５から最上層のモリブデンパターン３０に亙る
多層パターン側面を覆い、かつ端部がガラス基板２１上
に延在されたＳｌＯ□膜３１膜形１した。なお、５ｉ０
２溶液のスピナーによる塗布は表面の平坦化に大きく寄
与する。

次いで、スパッタ蒸管により全面に透明導電材料として
のＩＴＯ膜を成膜した後、写真蝕刻法により該ＩＴＯ膜
上にレジストパターン３２を形成した。つづいて、レジ
ストパターン３２をマスクとして硝酸を含む塩酸溶液に
よりエツチングして第１図（ｄ）に示すように画素電極
を兼ねるソース電極３３及び列選択線を兼ねるドレイン
電極３４を形成した。ひきつづき、レジストパターン３
２をマスクとして露出したモリブデンパターン３０及び
ｎ十ａ−５ｌパターン２９をケミカルドラエツチング法
により選択的に除去した。これによりａ−Ｓｉからなる
チャンネル領域２８上に互いに電気的に分離されたｎ”
ａ−３ｉからなるソース、ドレイン領域３５．３６が形
成されると共に、ソース、ドレイン領域３５、Ｈ上にそ
れらと同パターンのモリブデン膜３７１．３７２が形成
された。こうした工程により、第１図（ｅ）に示すよう
に前記ソース、ドレイン電極３３．３４の一端側が夫々
モリブデン膜３７１．３７２を介してソース、ドレイン
領域３５．３６にオーミック接続される。

次いで、レジストパターン３２を除去した後、全面にＳ
ｉＮ膜を成膜した。つづいて、このＳｉＮ膜を写真蝕刻
法により形成されたレジストパターン（図示せず）をマ
スクとしてケミカルドライエツチング法により選択的に
除去することにより、第１図（ｆ）に示すようにパッシ
ベーション膜３８を形成すると共に、画素電極部となる
ソース電極３３部分を露出させた。

しかして、本実施例によればゲート電極となるＭＴ層２
２をガラス基板ｚ１上に成膜した後、陽極酸化を施して
該ＭＴ層２２表面に酸化膜２３を形成し、このＭＴ層２
２の酸化膜上２３にゲート絶縁膜となるＳｉＮ膜、ａ−
３ｌ膜、ｎ”ａ−３ｌ膜及びモリブデン膜を順次成膜し
た後、これらの膜をパターニングすることによって、前
記ＳｉＮ膜の成膜に際して耐圧低下原因（前記ＭＴ層２
２の酸化膜２３上へのゴミ付着、膜中のピンホール発生
）があってもバターニングにより形成されたゲート電極
２５とドレイン領域３６又はゲート電極２５とソース領
域３５のショートを前記陽極酸化で形成された緻密な酸
化膜パターン２６により防止できる。しかも、陽極酸化
をパターニング前のＭＴ層２２の段階で行ない、このＭ
Ｔ層２２の酸化膜２３上にゲート絶縁膜となるＳｉＮ膜
、ａ−Ｓ１膜、ｎ”ａ−３ｉ膜及びモリブデン膜を順次
成膜した後、これらの膜をパターニングするため、前述
した第６図に示す従来方法のようにゲート’ｔｗ側面で
の酸化膜のオーバーハングの発生を解消でき、ＳｉＮ膜
やａ−３ｉ膜の段切れを防止できる。従って、高耐圧で
高性能の薄膜トランジスタを高歩留りで製造できる。

また、ゲート電極２５から最上層のモリブデン膜３７、
．３７２に亙る側面に５ＩＯ２膜３１を形成することに
よって、これらの側面を横切るソース、ドレイン電極３
３．３４を該５Ｉ０２膜３１により絶縁できるため、薄
膜トランジスタのオフ領域（ゲート電極２５とソース領
域３５間の電圧が負の領域）でのリーク電流の発生を抑
制できる。その結果、画像表示に際してのフリッカ及び
コントラストの低下を防止できる。しかも、ゲート電極
２５から最上層のモリブデン膜３７１．８７２までに亙
る側面全体を５１０２膜３１で覆うことにより、これら
の多層パターンの形成に伴う段差を緩和できるため、以
後のＩＴＯ膜の成膜時での段切れを抑制でき、しかも電
流リーク等の問題を生じることなくゲート電極２５の低
抵抗化を図るために必要な値までＭＴ層を厚くすること
が可能となる。

更に、ソース、ドレイン領域３５．３ＢにＩＴＯからな
るソース、ドレイン電極３３．３４を夫々モリブデン膜
３７１．３７２を介して接続すれば、ソース、ドレイン
電極３３．３４をソース、ドレイン領域３５．３６に良
好にオーミック接続できる。しかも、ソース、ドレイン
電極３３．３４とソース、ドレイン領域３５．３６との
密着性を向上できるため、剥離等の歩留り低下を防止で
きる。

なお、上記実施例ではＳＩＯ膜３１の形成をモリブデン
膜、ｎ”ａ−８ｌ膜、ａ−Ｓｉ膜、酸化膜及びＭＴ層の
バターニングに使用したレジストパターン２４を除去す
るりフトオフ技術により行なったがこれに限定されず、
以下に説明する２つの方法で第２の絶縁膜を形成しても
よい。

■、前記実施例と同様な方法によりレジストパターン２
４をマスクとして、ガラス基板２１上にＭＴからなるゲ
ート電極２５、酸化膜パターン２６、ＳＩＮからなるゲ
ート絶縁膜２７、ａ−Ｓｉからなるチャンネル領域２８
、ｎ”ａ−３ｉパターン２９及びモリブデンパターン３
０を形成する（第２図（ａ）図示）。

つづいて、レジストパターン２４を除去した後、クエン
酸溶液を用いた陽極酸化法によりＭＴからなるゲート電
極２４の側面を酸化して稠密な酸化膜（Ｔａ　２０ｓ膜
）３９を形成する。ひきつづき、０２プラズマ中に曝し
てａ−８ｌのチャンネル領域２７及びｎ”ａ−Ｓｉパタ
ーン２８の側面に５ｉ０２膜４０を形成する（第２図（
ｂ）図示）。

かかる方法によれば、簡単な工程で、かつ経済的にゲー
ト電極２４及びチャンネル領域２７、ｎ”ａ−Ｓｉパタ
ーン２８の側面を絶縁することができる。

■、前記実施例と同様な方法によりレジストパターン２
４をマスクとしてガラス基板２１上にＭＴからなるゲー
ト電極２５、酸化膜パターン２６、ＳＩＮからなるゲー
ト絶縁膜２７、ａ−８ｉからなるチャンネル領域２８、
ｎ＋ａ−９ｌパターン２９及びモリブデンパターン３０
を形成する（第３図（ａ）図示）。

つづいて、レジストパターン２４を除去した後、全面に
５ｉ０２膜４１を成膜し、更にネガ型レジスト膜４２を
被覆する（第３図（ｂ）図示）。ひきつづき、ガラス基
板２１側から全面露光する。この時、モリブデンパター
ン３０上に位置するレジスト膜４１部分は光不透過性の
ゲート電極２５等により露光されず、該ゲート電極２５
以外の５ｉ０２膜４１上に被覆されたレジスト膜４２部
分のみが露光されるため、この後の現像処理によりモリ
ブデンパターン３０上に位置するレジスト膜４２部分が
除去されて開孔部４３が形成される。次いで、レジスト
膜４２をマスクとして開孔部４３から露出する５ｊ０２
膜４１をケミカルドラエツチングすることにより、第３
図（Ｃ）に示すようにゲート電極２５から最上層のモリ
ブデンパターン３０に亙る多層パターン側面を覆い、か
つ端部がガラス基板２１上に延在された５ｉ０２膜４１
’が形成される。

上記実施例では、ゲート電極の材料としてＭＴを使用し
たが、ＡＩ、Ｔａ等を使用してもよい。

また、これらの組合わせによる多層構造としてもよい。

上記実施例では、半導体薄膜としてアモルファスシリコ
ンを使用したが、多結晶シリコンを使用してもよい。こ
うしたアモルファスシリコンの成膜に際しては、プラズ
マＣＶＤ法を使用したが、先ＣＶＤ法、ＥＣＲ−ＣＶＤ
法、スハッタ蒸着法を採用してもよい。

上記実施例では、ソース、ドレイン領域に対してＩＴＯ
からなるソース、ドレイン電極をオーミック接続するた
めにモリブデン膜を使用したが、チタン等のモリブデン
以外の高融点金属膜を使用してもよく、場合によっては
省略してもよい。

上記実施例では、ソース、ドレイン電極をＩＴＯにより
形成したが、これに限定されない。

例えばＩＴＯ膜、Ｍｏ膜及びＡノ膜の三層構造にしてし
よい。かかる構造にすれば、ソース、ドレイン電極の低
抵抗化を達成できるため、パターン幅を微細化できる利
点を有する。但し、前記構造を採用する場合には、ソー
ス電極の画素電極部となるＭｏ膜及びＡノ膜部分をパッ
シベーション膜の形成工程において除去する必要がある
。

［発明の効果コ以上詳述した如く、本発明によればゲート絶縁膜へのゴ
ミ付着やピンホールの発生があってもゲートとドレイン
間又はゲートとソース間のショートを防止でき、かつゲ
ート絶縁膜や半導体薄膜の段切れを防止でき、更にオフ
領域でのリーク電流の発生を抑制して画像表示に際して
のフリッカ及びコントラストの低下を改善でき、ひいて
は高性能、高信頼性の液晶表示用薄膜トランジスタを高
歩留りで製造し得る方法を提供できる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の実施例における薄膜ト
ランジスタの製造工程を示す断面図、第２図（ａ）、（
ｂ）及び第３図（ａ）　〜（ｃ）は夫々本発明の他の実
施例におけるゲート電極、半導体薄膜の側面への絶縁膜
の形成工程を示す断面図、第４図（ａ）〜（ｄ）は従来
の液晶表示用薄膜トランジスタの製造工程を示す断面図
、第５図は従来の薄膜トランジスタの製造方法における
問題点を説明するための断面図、第６図は改良された従
来の薄膜トランジスタの製造方法における問題点を説明
するための断面図である。２１・・・ガラス基板、２２・・・ＭＴ層、２３・・・
酸化膜、２５・・・ゲート電極、２６・・・酸化膜パタ
ーン、２７・・・ゲート絶縁膜、２８・・・ａ−Ｓｔか
らなるチャンネル領域、２９−ｎ”ａ−Ｓｌパターン、
３１．４０．４１°　・・・５Ｉ０２膜、３３・・・ソ
ース電極、３４・・・ドレイン電極、３５・・・ソース
領域、３６・・・ドレイン領域、３９・・・酸化膜（Ｔ
ａ　２０５膜）。出願人代理人　弁理士　鈴江武彦第４図第５図第６図事件の表示特願昭６３−７６９０５号２、発明の名称液晶表示用薄膜トランジスタの製造方法３、補正をする
者事件との関係　　特許出願人（３０７）　　株式会社　東芝、代理人東京都千代田区霞が関３丁目７番２号　ＵＢＥビル７、
補正の内容（１）　　図面第２図に、別紙に朱記する通り付図番号
ｒ（ａ）Ｊ及びｒ　（ｂ）Ｊを加入する。（２）　　同第３図に、別紙に朱記する通り付図番号ｒ
　（ａ）ｊ、ｒ　（ｂ）Ｊ及びｒ　（ｃ）Ｊを加入する
。

Claims

【特許請求の範囲】

　透明絶縁基板上にゲート電極となる金属層を成膜した
後、陽極酸化を施して該金属層表面に酸化膜を形成する
工程と、酸化膜が形成された金属層上に少なくともゲー
ト絶縁膜となる第１の絶縁膜半導体薄膜、不純物ドープ
半導体薄膜を順次成膜した後、これらの膜をパターニン
グする工程と、少なくともパターニング後のゲート電極
、半導体薄膜及び不純物ドープ半導体薄膜の側面を第２
の絶縁膜で覆う工程と、透明導電膜を成膜し、パターニ
ングしてソース、ドレイン電極及び画素電極を形成する
工程とを具備したことを特徴とする液晶表示用薄膜トラ
ンジスタの製造方法。