JP2762383B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JP2762383B2 JP2762383B2 JP3087248A JP8724891A JP2762383B2 JP 2762383 B2 JP2762383 B2 JP 2762383B2 JP 3087248 A JP3087248 A JP 3087248A JP 8724891 A JP8724891 A JP 8724891A JP 2762383 B2 JP2762383 B2 JP 2762383B2
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタに関す
るものである。
るものである。
【０００２】
【従来の技術】薄膜トランジスタは、例えばアクティブ
マトリックス液晶表示素子の画素電極選択用能動素子等
に用いられており、この薄膜トランジスタは、一般に、
ガラス基板（上記液晶表示素子においては、液晶層をは
さんで対向する一対のガラス基板のうちの画素電極形成
基板）上に形成されている。
マトリックス液晶表示素子の画素電極選択用能動素子等
に用いられており、この薄膜トランジスタは、一般に、
ガラス基板（上記液晶表示素子においては、液晶層をは
さんで対向する一対のガラス基板のうちの画素電極形成
基板）上に形成されている。
【０００３】図３は従来の薄膜トランジスタの断面図で
あり、この薄膜トランジスタは、逆スタガー型と呼ばれ
るものである。
あり、この薄膜トランジスタは、逆スタガー型と呼ばれ
るものである。
【０００４】この薄膜トランジスタは、ガラス基板１上
に形成されたゲート電極２と、このゲート電極２の上に
形成されたＳi Ｎ（窒化シリコン）からなるゲート絶縁
膜３と、このゲート絶縁膜３の上に上記ゲート電極２と
対向させて形成されたａ−Ｓi （アモルファスシリコ
ン）からなるｉ型半導体層４と、このｉ型半導体層４の
両側部の上に、ｎ型不純物をドープしたａ−Ｓi からな
るｎ型半導体層５を介して形成されたソース電極６およ
びドレイン電極７とからなっている。
に形成されたゲート電極２と、このゲート電極２の上に
形成されたＳi Ｎ（窒化シリコン）からなるゲート絶縁
膜３と、このゲート絶縁膜３の上に上記ゲート電極２と
対向させて形成されたａ−Ｓi （アモルファスシリコ
ン）からなるｉ型半導体層４と、このｉ型半導体層４の
両側部の上に、ｎ型不純物をドープしたａ−Ｓi からな
るｎ型半導体層５を介して形成されたソース電極６およ
びドレイン電極７とからなっている。
【０００５】なお、図３において、８は、ｉ型半導体層
４のチャンネル領域の上に設けられたＳi Ｎからなるブ
ロッキング絶縁膜であり、このブロッキング絶縁膜８
は、ｎ型半導体層５のソース，ドレイン電極６，７間の
部分をエッチング除去する際に、ｉ型半導体層４がエッ
チングされるのを防ぐために設けられている。
４のチャンネル領域の上に設けられたＳi Ｎからなるブ
ロッキング絶縁膜であり、このブロッキング絶縁膜８
は、ｎ型半導体層５のソース，ドレイン電極６，７間の
部分をエッチング除去する際に、ｉ型半導体層４がエッ
チングされるのを防ぐために設けられている。
【０００６】ところで、上記薄膜トランジスタのゲート
電極２は、一般に、Ｔa （タンタル）またはＴa −Ｍo
（モリブデン）合金等の硬質金属で形成されている。
電極２は、一般に、Ｔa （タンタル）またはＴa −Ｍo
（モリブデン）合金等の硬質金属で形成されている。
【０００７】このようにゲート電極２を硬質金属で形成
しているのは、導電性金属として広く利用されているＡ
l （アルミニウム）は、安価でかつ抵抗値も低いが、こ
のＡl の膜は、これを数百度で熱処理するとその表面が
荒れるという問題をもっているため、上記ゲート電極２
をＡl で形成すると、ゲート電極２とソース，ドレイン
電極６，７との間の絶縁破壊耐圧が低下してしまうため
である。
しているのは、導電性金属として広く利用されているＡ
l （アルミニウム）は、安価でかつ抵抗値も低いが、こ
のＡl の膜は、これを数百度で熱処理するとその表面が
荒れるという問題をもっているため、上記ゲート電極２
をＡl で形成すると、ゲート電極２とソース，ドレイン
電極６，７との間の絶縁破壊耐圧が低下してしまうため
である。
【０００８】すなわち、上記薄膜トランジスタのゲート
絶縁膜（Ｓi Ｎ膜）３は、一般に、プラズマＣＶＤ装置
により約３５０℃の成膜温度で成膜されているため、ゲ
ート電極２をＡl で形成したのでは、ゲート電極２を形
成した後のゲート絶縁膜３の成膜時に、ゲート電極（Ａ
l 膜）の表面が荒れてヒロックと呼ばれる鋭い突起が発
生し、このヒロックの影響でゲート絶縁膜に欠陥が発生
して、ゲート電極２とソース，ドレイン電極６，７との
間の絶縁破壊耐圧が低下してしまう。
絶縁膜（Ｓi Ｎ膜）３は、一般に、プラズマＣＶＤ装置
により約３５０℃の成膜温度で成膜されているため、ゲ
ート電極２をＡl で形成したのでは、ゲート電極２を形
成した後のゲート絶縁膜３の成膜時に、ゲート電極（Ａ
l 膜）の表面が荒れてヒロックと呼ばれる鋭い突起が発
生し、このヒロックの影響でゲート絶縁膜に欠陥が発生
して、ゲート電極２とソース，ドレイン電極６，７との
間の絶縁破壊耐圧が低下してしまう。
【０００９】このため、Ａl は薄膜トランジスタのゲー
ト電極２としては使用できないとされている。
ト電極２としては使用できないとされている。
【００１０】そこで、従来の薄膜トランジスタでは、ゲ
ート電極２をＴa またはＴa −Ｍo合金等の硬質金属で
形成している。
ート電極２をＴa またはＴa −Ｍo合金等の硬質金属で
形成している。
【００１１】この硬質金属からなるゲート電極２は、図
３に示したように、ガラス基板１面に形成した金属酸化
物からなる下地膜９の上に形成されている。
３に示したように、ガラス基板１面に形成した金属酸化
物からなる下地膜９の上に形成されている。
【００１２】この下地膜９は、ゲート電極２に用いる硬
質金属と同系の金属の酸化物膜であり、ゲート電極２を
Ｔa またはＴa −Ｍo 合金で形成する場合は、上記下地
膜９はＴa Ｏx （酸化タンタル）で形成されている。な
お、この下地膜９は、ガラス基板１面にＴa 等の金属を
スパッタ装置等によって成膜し、これを陽極酸化法によ
り酸化して形成されている。
質金属と同系の金属の酸化物膜であり、ゲート電極２を
Ｔa またはＴa −Ｍo 合金で形成する場合は、上記下地
膜９はＴa Ｏx （酸化タンタル）で形成されている。な
お、この下地膜９は、ガラス基板１面にＴa 等の金属を
スパッタ装置等によって成膜し、これを陽極酸化法によ
り酸化して形成されている。
【００１３】このように、ガラス基板１面に金属酸化物
からなる下地膜９を形成して、その上にゲート電極２を
形成しているのは、ゲート電極２に用いられている硬質
金属は、ガラス基板１に対する密着性が悪いためであ
り、上記のように、ガラス基板１面に、このガラス基板
１に対しても、またＴa またはＴa−Ｍo 合金等の硬質
金属からなるゲート電極２に対しても密着性の良いＴa
Ｏx 等からなる下地膜９を形成して、その上にゲート電
極２を形成すれば、ガラス基板１に対するゲート電極２
の密着を向上させることができる。
からなる下地膜９を形成して、その上にゲート電極２を
形成しているのは、ゲート電極２に用いられている硬質
金属は、ガラス基板１に対する密着性が悪いためであ
り、上記のように、ガラス基板１面に、このガラス基板
１に対しても、またＴa またはＴa−Ｍo 合金等の硬質
金属からなるゲート電極２に対しても密着性の良いＴa
Ｏx 等からなる下地膜９を形成して、その上にゲート電
極２を形成すれば、ガラス基板１に対するゲート電極２
の密着を向上させることができる。
【００１４】なお、ソース，ドレイン電極６，７は、ｎ
型半導体層５とのコンタクト性がよいＣr （クロム）等
で形成されるか、あるいはＣr 膜等の上にＡl 膜等の低
抵抗導電膜を積層した二層電極とされている。
型半導体層５とのコンタクト性がよいＣr （クロム）等
で形成されるか、あるいはＣr 膜等の上にＡl 膜等の低
抵抗導電膜を積層した二層電極とされている。
【００１５】
【発明が解決しようとする課題】しかしながら、上記の
ようにＴa またはＴa −Ｍo 合金等の硬質金属でゲート
電極２を形成している従来の薄膜トランジスタは、上記
硬質金属の抵抗値が高いため、ゲート電極２での電圧降
下が大きくて、薄膜トランジスタの動作特性（特に応答
特性）が低下してしまうという問題をもっていた。
ようにＴa またはＴa −Ｍo 合金等の硬質金属でゲート
電極２を形成している従来の薄膜トランジスタは、上記
硬質金属の抵抗値が高いため、ゲート電極２での電圧降
下が大きくて、薄膜トランジスタの動作特性（特に応答
特性）が低下してしまうという問題をもっていた。
【００１６】しかも、従来の薄膜トランジスタでは、上
記硬質金属からなるゲート電極２のガラス基板１に対す
る密着性を良くするため、ガラス基板１面に、ゲート電
極２に用いる硬質金属と同系の金属の酸化物からなる下
地膜９を形成する必要があり、したがって薄膜トランジ
スタの製造工程数が多くなるし、また上記Ｔa またはＴ
a −Ｍo 合金等の硬質金属は高価であるため、薄膜トラ
ンジスタの製造コストが高くなってしまうという問題も
もっていた。
記硬質金属からなるゲート電極２のガラス基板１に対す
る密着性を良くするため、ガラス基板１面に、ゲート電
極２に用いる硬質金属と同系の金属の酸化物からなる下
地膜９を形成する必要があり、したがって薄膜トランジ
スタの製造工程数が多くなるし、また上記Ｔa またはＴ
a −Ｍo 合金等の硬質金属は高価であるため、薄膜トラ
ンジスタの製造コストが高くなってしまうという問題も
もっていた。
【００１７】本発明の目的は、ゲート電極での電圧降下
を小さくして動作特性を向上させ、かつゲート電極とソ
ース，ドレイン電極との間の絶縁破壊耐圧を十分高くす
るとともに、ゲート電極を低コストに形成して製造コス
トを低減することができる、薄膜トランジスタを提供す
ることにある。
を小さくして動作特性を向上させ、かつゲート電極とソ
ース，ドレイン電極との間の絶縁破壊耐圧を十分高くす
るとともに、ゲート電極を低コストに形成して製造コス
トを低減することができる、薄膜トランジスタを提供す
ることにある。
【００１８】
【課題を解決するための手段】本発明は、ガラス基板上
に電極を形成し、このゲート電極の上に、ゲート絶縁膜
を介して半導体層およびソース，ドレイン電極を積層し
た薄膜トランジスタにおいて、前記ゲート電極はＴｉが
２．２ｗｔ％以上含有されたＡｌで形成され、かつこの
ゲート電極の表面に陽極酸化層が形成され、前記ゲート
電極上には２５０゜〜２７０゜のほぼ同一の成膜温度で
形成されたゲート絶縁膜と半導体層とが順次積層されて
なることを特徴とするものである。
に電極を形成し、このゲート電極の上に、ゲート絶縁膜
を介して半導体層およびソース，ドレイン電極を積層し
た薄膜トランジスタにおいて、前記ゲート電極はＴｉが
２．２ｗｔ％以上含有されたＡｌで形成され、かつこの
ゲート電極の表面に陽極酸化層が形成され、前記ゲート
電極上には２５０゜〜２７０゜のほぼ同一の成膜温度で
形成されたゲート絶縁膜と半導体層とが順次積層されて
なることを特徴とするものである。
【００１９】
【作用】すなわち、本発明の薄膜トランジスタは、ガラ
ス基板上に形成されたゲート電極の上層に形成されるゲ
ート絶縁膜と半導体層とを、それぞれ２５０゜〜２７０
゜のほぼ同一の成膜温度で形成された薄膜とすると共
に、このゲート電極を上記成膜温度で表面荒れが生じな
いように、Ｔｉを２．２ｗｔ％以上含有させたＡｌで形
成し、しかもその表面を陽極酸化してあるので、ゲート
電極形成後のゲート絶縁膜と半導体層とを形成する工程
での加熱処理に際してもゲート電極表面の荒れが小さく
なり、このゲート電極表面の荒れにより欠陥が発生する
ことがなくなる。そして、ゲート絶縁膜と半導体層とし
て、ほぼ同一の成膜温度で順次積層された薄膜を用いて
いるので、これらのゲート絶縁膜と半導体膜との成膜に
際して基板温度の調整にかかる時間を省くことができる
ので、生産性が向上する。
ス基板上に形成されたゲート電極の上層に形成されるゲ
ート絶縁膜と半導体層とを、それぞれ２５０゜〜２７０
゜のほぼ同一の成膜温度で形成された薄膜とすると共
に、このゲート電極を上記成膜温度で表面荒れが生じな
いように、Ｔｉを２．２ｗｔ％以上含有させたＡｌで形
成し、しかもその表面を陽極酸化してあるので、ゲート
電極形成後のゲート絶縁膜と半導体層とを形成する工程
での加熱処理に際してもゲート電極表面の荒れが小さく
なり、このゲート電極表面の荒れにより欠陥が発生する
ことがなくなる。そして、ゲート絶縁膜と半導体層とし
て、ほぼ同一の成膜温度で順次積層された薄膜を用いて
いるので、これらのゲート絶縁膜と半導体膜との成膜に
際して基板温度の調整にかかる時間を省くことができる
ので、生産性が向上する。
【００２０】そして、本発明の薄膜トランジスタは、ゲ
ート電極を抵抗値の低いＴi 含有Ａl で形成しているた
め、ゲート電極での電圧降下は小さく、したがって動作
特性が向上する。
ート電極を抵抗値の低いＴi 含有Ａl で形成しているた
め、ゲート電極での電圧降下は小さく、したがって動作
特性が向上する。
【００２１】
【００２２】また、ゲート電極の上の絶縁膜がゲート電
極表面の陽極酸化層とゲート絶縁膜との二層膜となるた
め、ゲート電極とソース、ドレイン電極との間の絶縁破
壊耐圧が十分高くなる。
極表面の陽極酸化層とゲート絶縁膜との二層膜となるた
め、ゲート電極とソース、ドレイン電極との間の絶縁破
壊耐圧が十分高くなる。
【００２３】しかも、上記Ｔi 含有Ａl からなるゲート
電極は、ガラス基板に対する密着性が良いため、従来の
薄膜トランジスタのようにガラス基板面にゲート電極の
密着性を良くするための下地膜を設ける必要はなく、ま
た上記Ｔi 含有Ａl は安価であるため、上記ゲート電極
は低コストに形成できる。
電極は、ガラス基板に対する密着性が良いため、従来の
薄膜トランジスタのようにガラス基板面にゲート電極の
密着性を良くするための下地膜を設ける必要はなく、ま
た上記Ｔi 含有Ａl は安価であるため、上記ゲート電極
は低コストに形成できる。
【００２４】
【実施例】以下、本発明の一実施例を図１および図２を
参照して説明する。
参照して説明する。
【００２５】第１図は薄膜トランジスタの断面図であ
る。
る。
【００２６】この実施例の薄膜トランジスタは、逆スタ
ガー型のもので、ガラス基板１１上に形成されたゲート
電極１２と、このゲート電極１２の上には形成されたＳ
i Ｎからなるゲート絶縁膜１３と、このゲート絶縁膜１
３の上に上記ゲート電極１２に対向させて形成されたａ
−Ｓi からなるｉ型半導体層１４と、このｉ型半導体層
１４の両側部の上に、ｎ型不純物をドープしたａ−Ｓi
からなるｎ型半導体層１５を介して形成されたソース電
極１６およびドレイン電極１７とからなっている。な
お、１８はｉ型半導体層１４のチャンネル領域の上に設
けられたＳi Ｎからなるブロッキング絶縁膜である。
ガー型のもので、ガラス基板１１上に形成されたゲート
電極１２と、このゲート電極１２の上には形成されたＳ
i Ｎからなるゲート絶縁膜１３と、このゲート絶縁膜１
３の上に上記ゲート電極１２に対向させて形成されたａ
−Ｓi からなるｉ型半導体層１４と、このｉ型半導体層
１４の両側部の上に、ｎ型不純物をドープしたａ−Ｓi
からなるｎ型半導体層１５を介して形成されたソース電
極１６およびドレイン電極１７とからなっている。な
お、１８はｉ型半導体層１４のチャンネル領域の上に設
けられたＳi Ｎからなるブロッキング絶縁膜である。
【００２７】上記ゲート電極１２は、Ａl にＴi を含有
させたＴi 含有Ａl で形成されており、このゲート電極
１２の表面層は、この領域を陽極酸化した陽極酸化層１
２ａとされている。
させたＴi 含有Ａl で形成されており、このゲート電極
１２の表面層は、この領域を陽極酸化した陽極酸化層１
２ａとされている。
【００２８】なお、ソース，ドレイン電極１６，１７
は、ｎ型半導体層１５とのコンタクト性がよいＣr 等で
形成されるか、あるいはＣr 膜等の上にＡl 膜等の低抵
抗導電膜を積層した二層電極とされている。
は、ｎ型半導体層１５とのコンタクト性がよいＣr 等で
形成されるか、あるいはＣr 膜等の上にＡl 膜等の低抵
抗導電膜を積層した二層電極とされている。
【００２９】図２は上記薄膜トランジスタの製造方法を
示す製造工程図であり、この薄膜トランジスタは次のよ
うにして製造される。
示す製造工程図であり、この薄膜トランジスタは次のよ
うにして製造される。
【００３０】［工程１］まず、図２（ａ）に示すよう
に、ガラス基板１１上に、Ｔi 含有Ａl からなるゲート
電極１２を形成する。このゲート電極１２は、ガラス基
板１１上に、Ｔi含有Ａl 膜をスパッタ装置等によって
成膜し、このＴi 含有Ａl 膜をフォトエッチング法によ
りパターニングして形成する。
に、ガラス基板１１上に、Ｔi 含有Ａl からなるゲート
電極１２を形成する。このゲート電極１２は、ガラス基
板１１上に、Ｔi含有Ａl 膜をスパッタ装置等によって
成膜し、このＴi 含有Ａl 膜をフォトエッチング法によ
りパターニングして形成する。
【００３１】なお、上記Ｔi 含有Ａl 膜のＴi 含有量
は、ゲート電極１２の形成後に成膜するゲート絶縁膜１
３の成膜温度に応じて選んでおく。
は、ゲート電極１２の形成後に成膜するゲート絶縁膜１
３の成膜温度に応じて選んでおく。
【００３２】［工程２］次に、図２（ｂ）に示すよう
に、上記ゲート電極１２の表面層を陽極酸化し、このゲ
ート電極１２の表面層を酸化層１２ａとする。
に、上記ゲート電極１２の表面層を陽極酸化し、このゲ
ート電極１２の表面層を酸化層１２ａとする。
【００３３】このゲート電極１２の陽極酸化は、ゲート
電極１２を形成したガラス基板１１を電解液中に浸漬し
て、ゲート電極１２を電解液中に浸漬した陰極に対向さ
せ、ゲート電極１２と陰極との間に電圧を印加して行な
う。
電極１２を形成したガラス基板１１を電解液中に浸漬し
て、ゲート電極１２を電解液中に浸漬した陰極に対向さ
せ、ゲート電極１２と陰極との間に電圧を印加して行な
う。
【００３４】［工程３］次に、図２（ｃ）に示すよう
に、ゲート絶縁膜１３と、ｉ型半導体層１４と、ブロッ
キング絶縁膜１８とをプラズマＣＶＤ装置によって順次
成膜する。
に、ゲート絶縁膜１３と、ｉ型半導体層１４と、ブロッ
キング絶縁膜１８とをプラズマＣＶＤ装置によって順次
成膜する。
【００３５】上記ゲート絶縁膜（Ｓi Ｎ膜）１３は、例
えば、成膜温度を３５０〜３７０℃、ＲＦ放電のパワー
密度を１２０〜１３０ｍＷ／ｃｍ2に制御して成膜す
る。このような成膜条件で成膜されたＳi Ｎ膜１３は、
その膜質が緻密であり、また絶縁破壊耐圧も高い。
えば、成膜温度を３５０〜３７０℃、ＲＦ放電のパワー
密度を１２０〜１３０ｍＷ／ｃｍ2に制御して成膜す
る。このような成膜条件で成膜されたＳi Ｎ膜１３は、
その膜質が緻密であり、また絶縁破壊耐圧も高い。
【００３６】また、ｉ型半導体層（ａ−Ｓi 層）１４
は、水素化ａ−Ｓi （ａ−Ｓi ：Ｈ）からなっており、
約２５０℃の成膜温度で、ＲＦ放電のパワー密度を４０
〜５０ｍＷ／ｃｍ2 に制御して成膜する。このように約
２５０℃の成膜温度でｉ型半導体層１４を成膜している
のは、その成膜温度を高くすると、ｉ型半導体層１４中
の水素量が少なくなって半導体特性が悪くなるからであ
る。
は、水素化ａ−Ｓi （ａ−Ｓi ：Ｈ）からなっており、
約２５０℃の成膜温度で、ＲＦ放電のパワー密度を４０
〜５０ｍＷ／ｃｍ2 に制御して成膜する。このように約
２５０℃の成膜温度でｉ型半導体層１４を成膜している
のは、その成膜温度を高くすると、ｉ型半導体層１４中
の水素量が少なくなって半導体特性が悪くなるからであ
る。
【００３７】なお、ブロッキング絶縁膜（Ｓi Ｎ膜）１
８は、ゲート絶縁膜１３と同じ成膜条件で成膜する。
８は、ゲート絶縁膜１３と同じ成膜条件で成膜する。
【００３８】［工程４］次に、図２（ｄ）に示すよう
に、ブロッキング絶縁膜１８をｉ型半導体層１４のチャ
ンネル領域に対応する部分を除いてフォトエッチング法
により除去し、さらにｉ型半導体層１４をフォトエッチ
ング法によって所定形状にパターニングする。
に、ブロッキング絶縁膜１８をｉ型半導体層１４のチャ
ンネル領域に対応する部分を除いてフォトエッチング法
により除去し、さらにｉ型半導体層１４をフォトエッチ
ング法によって所定形状にパターニングする。
【００３９】［工程５］次に、図２（ｅ）に示すよう
に、ｎ型半導体層１５をプラズマＣＶＤ装置により成膜
し、その上にソース，ドレイン電極用金属膜（例えばＣ
r 膜、またはＣr膜とＡl 膜等の二層膜）２０をスパッ
タ装置等により成膜する。なお、ｎ型半導体層１５は、
上記ｉ型半導体層１４と同じ成膜条件で成膜する。ま
た、上記ソース，ドレイン電極用金属膜２０の成膜温度
は１００〜２００℃である。
に、ｎ型半導体層１５をプラズマＣＶＤ装置により成膜
し、その上にソース，ドレイン電極用金属膜（例えばＣ
r 膜、またはＣr膜とＡl 膜等の二層膜）２０をスパッ
タ装置等により成膜する。なお、ｎ型半導体層１５は、
上記ｉ型半導体層１４と同じ成膜条件で成膜する。ま
た、上記ソース，ドレイン電極用金属膜２０の成膜温度
は１００〜２００℃である。
【００４０】［工程６］次に、図２（ｆ）に示すよう
に、上記ソース，ドレイン電極用金属膜２０をフォトエ
ッチング法によりパターニングしてソース，ドレイン電
極８，９を形成し、次いで上記ｎ型半導体層１５をソー
ス，ドレイン電極１６，１７の下の部分を除いてエッチ
ング除去して、図１に示した薄膜トランジスタを完成す
る。
に、上記ソース，ドレイン電極用金属膜２０をフォトエ
ッチング法によりパターニングしてソース，ドレイン電
極８，９を形成し、次いで上記ｎ型半導体層１５をソー
ス，ドレイン電極１６，１７の下の部分を除いてエッチ
ング除去して、図１に示した薄膜トランジスタを完成す
る。
【００４１】すなわち、この実施例の薄膜トランジスタ
は、ガラス基板１１上に形成するゲート電極１２を、純
Ａl ではなく、Ａl にＴi を含有させた金属（Ｔi 含有
Ａl）で形成し、しかもその表面を陽極酸化したもので
ある。
は、ガラス基板１１上に形成するゲート電極１２を、純
Ａl ではなく、Ａl にＴi を含有させた金属（Ｔi 含有
Ａl）で形成し、しかもその表面を陽極酸化したもので
ある。
【００４２】上記Ｔi 含有Ａl は、純Ａl よりは僅かな
がら価格および抵抗値が高いが、従来の薄膜トランジス
タのゲート電極に用いられているＴa またはＴa −Ｍo
合金等の硬質金属に比べれば、はるかに安価でかつ抵抗
値も低いし、またガラス基板に対する密着性も良い。
がら価格および抵抗値が高いが、従来の薄膜トランジス
タのゲート電極に用いられているＴa またはＴa −Ｍo
合金等の硬質金属に比べれば、はるかに安価でかつ抵抗
値も低いし、またガラス基板に対する密着性も良い。
【００４３】そして、この薄膜トランジスタは、ゲート
電極１２を抵抗値の低いＴi 含有Ａl で形成しているた
め、ゲート電極での電圧降下は小さく、したがって動作
特性が向上する。
電極１２を抵抗値の低いＴi 含有Ａl で形成しているた
め、ゲート電極での電圧降下は小さく、したがって動作
特性が向上する。
【００４４】また、上記Ｔi 含有Ａl の膜は、Ｔi を含
まない純Ａl 膜に比べて、熱処理時の膜表面の荒れが小
さく、またその表面層を陽極酸化しておくと、熱処理時
の膜表面の荒れがさらに小さくなる。
まない純Ａl 膜に比べて、熱処理時の膜表面の荒れが小
さく、またその表面層を陽極酸化しておくと、熱処理時
の膜表面の荒れがさらに小さくなる。
【００４５】そして、ゲート電極１２は、上記Ｔi 含有
Ａl で形成されており、しかもその表面層を陽極酸化さ
れているため、このゲート電極１２の形成後に成膜され
るゲート絶縁膜１３の成膜時に、ゲート電極１２の表面
が荒れることはほとんどなく、したがってゲート絶縁膜
１３に、ゲート電極１２の表面の荒れによる欠陥が発生
することはないし、また、ゲート電極１２の上の絶縁膜
が、ゲート電極表面の陽極酸化層１２ａとゲート絶縁膜
１３との二層膜となるため、ゲート電極１２とソース，
ドレイン電極１６，１７との間の絶縁破壊耐圧が十分高
くなる。
Ａl で形成されており、しかもその表面層を陽極酸化さ
れているため、このゲート電極１２の形成後に成膜され
るゲート絶縁膜１３の成膜時に、ゲート電極１２の表面
が荒れることはほとんどなく、したがってゲート絶縁膜
１３に、ゲート電極１２の表面の荒れによる欠陥が発生
することはないし、また、ゲート電極１２の上の絶縁膜
が、ゲート電極表面の陽極酸化層１２ａとゲート絶縁膜
１３との二層膜となるため、ゲート電極１２とソース，
ドレイン電極１６，１７との間の絶縁破壊耐圧が十分高
くなる。
【００４６】上記Ｔi 含有Ａl のＴi 含有量は、ゲート
電極１２の形成後に成膜されるゲート絶縁膜１３の成膜
温度に応じて選んでおけばよく、上記実施例のようにゲ
ート絶縁膜１３を３５０〜３７０℃で成膜する場合は、
ゲート電極１２を、Ｔi 含有量が４．２ｗｔ％以上のＴ
i 含有Ａl で形成すればよい。
電極１２の形成後に成膜されるゲート絶縁膜１３の成膜
温度に応じて選んでおけばよく、上記実施例のようにゲ
ート絶縁膜１３を３５０〜３７０℃で成膜する場合は、
ゲート電極１２を、Ｔi 含有量が４．２ｗｔ％以上のＴ
i 含有Ａl で形成すればよい。
【００４７】上記Ｔi 含有Ａl 膜は、そのＴi 含有量が
多いほど熱処理後の表面状態がよいが、Ｔi 含有量を多
くすることは、Ｔi含有Ａl 膜の価格および抵抗値の増
大につながるから、ゲート電極１２は、できるだけＴi
含有量の少ない（ただし４．２ｗｔ％以上）Ｔi 含有Ａ
l で形成するのが望ましい。
多いほど熱処理後の表面状態がよいが、Ｔi 含有量を多
くすることは、Ｔi含有Ａl 膜の価格および抵抗値の増
大につながるから、ゲート電極１２は、できるだけＴi
含有量の少ない（ただし４．２ｗｔ％以上）Ｔi 含有Ａ
l で形成するのが望ましい。
【００４８】なお、上記ゲート電極１２は、ゲート絶縁
膜１３の成膜後に成膜されるｉ型半導体層１４、ブロッ
キング絶縁膜１８、ｎ型半導体層１５およびソース，ド
レイン電極用２０の成膜時にもその成膜温度に加熱され
るが、これらの成膜温度はいずれもゲート絶縁膜１３の
成膜温度と同じか、あるいはそれより低い（ｉ型半導体
層１４およびｎ型半導体層１５の成膜温度は約２５０
℃、ブロッキング絶縁膜１８の成膜温度は３５０〜３７
０℃、ソース，ドレイン電極用２０の成膜温度は１００
〜２００℃）ため、これらの成膜時に、ゲート電極１２
の表面に荒れが発生することはない。
膜１３の成膜後に成膜されるｉ型半導体層１４、ブロッ
キング絶縁膜１８、ｎ型半導体層１５およびソース，ド
レイン電極用２０の成膜時にもその成膜温度に加熱され
るが、これらの成膜温度はいずれもゲート絶縁膜１３の
成膜温度と同じか、あるいはそれより低い（ｉ型半導体
層１４およびｎ型半導体層１５の成膜温度は約２５０
℃、ブロッキング絶縁膜１８の成膜温度は３５０〜３７
０℃、ソース，ドレイン電極用２０の成膜温度は１００
〜２００℃）ため、これらの成膜時に、ゲート電極１２
の表面に荒れが発生することはない。
【００４９】また、上記Ｔi 含有Ａl からなるゲート電
極１２は、ガラス基板１１に対する密着性が良いため、
従来の薄膜トランジスタのようにガラス基板面にゲート
電極の密着性を良くするための下地膜を設ける必要はな
く、また上記Ｔi 含有Ａl は安価であるため、ゲート電
極１２は低コストに形成できる。
極１２は、ガラス基板１１に対する密着性が良いため、
従来の薄膜トランジスタのようにガラス基板面にゲート
電極の密着性を良くするための下地膜を設ける必要はな
く、また上記Ｔi 含有Ａl は安価であるため、ゲート電
極１２は低コストに形成できる。
【００５０】したがって、上記実施例の薄膜トランジス
タによれば、ゲート電極１２での電圧降下を小さくして
動作特性を向上させ、かつゲート電極１２とソース，ド
レイン電極１６、１７との間の絶縁破壊耐圧を十分高く
するとともに、ゲート電極１２を低コストに形成して製
造コストを低減することができる。
タによれば、ゲート電極１２での電圧降下を小さくして
動作特性を向上させ、かつゲート電極１２とソース，ド
レイン電極１６、１７との間の絶縁破壊耐圧を十分高く
するとともに、ゲート電極１２を低コストに形成して製
造コストを低減することができる。
【００５１】なお、上記実施例では、ゲート絶縁膜１３
を３５０〜３７０℃の成膜温度で成膜しているが、この
ゲート絶縁膜１３は、上記成膜温度より低い温度で成膜
することも可能であり、ゲート絶縁膜１３の成膜温度を
低くし、またブロッキング絶縁膜１８も同じ温度で成膜
すれば、ゲート電極１２に、上記実施例よりもＴi 含有
量の少ないＴi 含有Ａl を用いて、その価格および抵抗
値を下げることができる。
を３５０〜３７０℃の成膜温度で成膜しているが、この
ゲート絶縁膜１３は、上記成膜温度より低い温度で成膜
することも可能であり、ゲート絶縁膜１３の成膜温度を
低くし、またブロッキング絶縁膜１８も同じ温度で成膜
すれば、ゲート電極１２に、上記実施例よりもＴi 含有
量の少ないＴi 含有Ａl を用いて、その価格および抵抗
値を下げることができる。
【００５２】すなわち、ゲート絶縁膜（Ｓi Ｎ膜）１３
のプラズマＣＶＤ装置による成膜は、例えば約２５０℃
〜２７０℃の低い成膜温度でも可能であり、この場合で
も、ＲＦ放電のパワー密度を６０〜１００ｍＷ／ｃｍ2
に制御し、ゲート絶縁膜１３を時間をかけてゆっくりと
成膜すれば、十分な絶縁破壊耐圧をもつゲート絶縁膜１
３を成膜することができる。
のプラズマＣＶＤ装置による成膜は、例えば約２５０℃
〜２７０℃の低い成膜温度でも可能であり、この場合で
も、ＲＦ放電のパワー密度を６０〜１００ｍＷ／ｃｍ2
に制御し、ゲート絶縁膜１３を時間をかけてゆっくりと
成膜すれば、十分な絶縁破壊耐圧をもつゲート絶縁膜１
３を成膜することができる。
【００５３】そして、このようにゲート絶縁膜１３を約
２５０℃〜２７０℃の成膜温度で成膜し、これと同じ成
膜温度でブロッキング絶縁膜１８も成膜する場合は、ゲ
ート電極１２に用いるＴi 含有Ａl のＴi 含有量は２．
２ｗｔ％以上でよく、ゲート電極１２をＴi 含有量が
２．２ｗｔ％以上のＴi 含有Ａl で形成するとともに、
その表面層を陽極酸化しておけば、ゲート絶縁膜１３お
よびブロッキング絶縁膜１８の成膜時に、ゲート電極１
２の表面が荒れることはほとんどない。
２５０℃〜２７０℃の成膜温度で成膜し、これと同じ成
膜温度でブロッキング絶縁膜１８も成膜する場合は、ゲ
ート電極１２に用いるＴi 含有Ａl のＴi 含有量は２．
２ｗｔ％以上でよく、ゲート電極１２をＴi 含有量が
２．２ｗｔ％以上のＴi 含有Ａl で形成するとともに、
その表面層を陽極酸化しておけば、ゲート絶縁膜１３お
よびブロッキング絶縁膜１８の成膜時に、ゲート電極１
２の表面が荒れることはほとんどない。
【００５４】なお、上記ゲート絶縁膜１３およびブロッ
キング絶縁膜１８の成膜温度はさらに低くすることもで
きるが、ゲート電極１２は、ｉ型半導体層１４およびｎ
型半導体層１５の成膜時にも約２５０℃の成膜温度に加
熱されるため、ゲート絶縁膜１３およびブロッキング絶
縁膜１８をさらに低い成膜温度で成膜する場合も、ゲー
ト電極１２は、Ｔi 含有量が２．２ｗｔ％以上のＴi 含
有Ａl のＴi で形成するのが望ましい。
キング絶縁膜１８の成膜温度はさらに低くすることもで
きるが、ゲート電極１２は、ｉ型半導体層１４およびｎ
型半導体層１５の成膜時にも約２５０℃の成膜温度に加
熱されるため、ゲート絶縁膜１３およびブロッキング絶
縁膜１８をさらに低い成膜温度で成膜する場合も、ゲー
ト電極１２は、Ｔi 含有量が２．２ｗｔ％以上のＴi 含
有Ａl のＴi で形成するのが望ましい。
【００５５】また、上記実施例の薄膜トランジスタは、
逆スタガー型のものであるが、本発明は、ｉ型半導体層
１４とソース，ドレイン電極１６，１７とを上記実施例
とは逆に積層した逆コプラナー型の薄膜トランジスタに
も適用できる。
逆スタガー型のものであるが、本発明は、ｉ型半導体層
１４とソース，ドレイン電極１６，１７とを上記実施例
とは逆に積層した逆コプラナー型の薄膜トランジスタに
も適用できる。
【００５６】
【発明の効果】本発明の薄膜トランジスタは、ガラス基
板上に形成するゲート電極が、Ｔｉを２．２ｗｔ％以上
含有したＡｌで形成され、このゲート電極の表面層を陽
極酸化層とし、その上に２５０゜〜２７０゜のほぼ同一
の成膜温度で形成されたゲート絶縁膜と半導体層とが順
次積層されてなるものであるから、ゲート電極形成後の
加熱処理に際してもゲート電極表面の荒れが小さくなっ
て欠陥の発生が減少し、製造歩留りが向上する。そし
て、ゲート絶縁膜と半導体層とがほぼ同一の成膜温度で
形成されているので、基板温度の調整に要する時間を省
くことができ、生産性を向上させることができる。ま
た、ゲート電極が低抵抗のＡｌを主体とした金属で形成
されいるため、ゲート電極での電圧降下を小さくして動
作特性を向上させ、かつゲート電極とソース，ドレイン
電極との間の絶縁破壊耐圧を十分高くすると共に、ゲー
ト電極を低コストに形成して製造コストを低減すること
ができる。
板上に形成するゲート電極が、Ｔｉを２．２ｗｔ％以上
含有したＡｌで形成され、このゲート電極の表面層を陽
極酸化層とし、その上に２５０゜〜２７０゜のほぼ同一
の成膜温度で形成されたゲート絶縁膜と半導体層とが順
次積層されてなるものであるから、ゲート電極形成後の
加熱処理に際してもゲート電極表面の荒れが小さくなっ
て欠陥の発生が減少し、製造歩留りが向上する。そし
て、ゲート絶縁膜と半導体層とがほぼ同一の成膜温度で
形成されているので、基板温度の調整に要する時間を省
くことができ、生産性を向上させることができる。ま
た、ゲート電極が低抵抗のＡｌを主体とした金属で形成
されいるため、ゲート電極での電圧降下を小さくして動
作特性を向上させ、かつゲート電極とソース，ドレイン
電極との間の絶縁破壊耐圧を十分高くすると共に、ゲー
ト電極を低コストに形成して製造コストを低減すること
ができる。
【図１】本発明の一実施例を示す薄膜トランジスタの断
面図。
面図。
【図２】上記薄膜トランジスタの製造工程図。
【図３】従来の薄膜トランジスタの断面図。
１１…ガラス基板、１２…ゲート電極（Ｔi 含有Ａl
）、１２ａ…陽極酸化層、１３…ゲート絶縁膜、１４
…ｉ型半導体層、１５…ｎ型半導体層、１６…ソース電
極、１７…ドレイン電極、１８…ブロッキング絶縁膜。
）、１２ａ…陽極酸化層、１３…ゲート絶縁膜、１４
…ｉ型半導体層、１５…ｎ型半導体層、１６…ソース電
極、１７…ドレイン電極、１８…ブロッキング絶縁膜。
Claims (1)
- 【請求項１】 ガラス基板上に電極を形成し、このゲー
ト電極の上に、ゲート絶縁膜を介して半導体層およびソ
ース，ドレイン電極を積層した薄膜トランジスタにおい
て、前記ゲート電極はＴｉが２．２ｗｔ％以上含有され
たＡｌで形成され、かつこのゲート電極の表面に陽極酸
化層が形成され、前記ゲート電極上には２５０゜〜２７
０゜のほぼ同一の成膜温度で形成されたゲート絶縁膜と
半導体層とが順次積層されてなる薄膜トランジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3087248A JP2762383B2 (ja) | 1991-03-28 | 1991-03-28 | 薄膜トランジスタ |
| DE69115405T DE69115405T2 (de) | 1990-09-21 | 1991-09-20 | Dünnfilmtransistor und eine Dünnfilmtransistorpanele, die solche Transistoren verwendet |
| EP91116062A EP0476701B1 (en) | 1990-09-21 | 1991-09-20 | A thin-film transistor and a thin film transistor panel using thin-film transistors of this type |
| US07/975,282 US5367179A (en) | 1990-04-25 | 1992-11-12 | Thin-film transistor having electrodes made of aluminum, and an active matrix panel using same |
| US08/004,641 US5243202A (en) | 1990-04-25 | 1993-01-12 | Thin-film transistor and a liquid crystal matrix display device using thin-film transistors of this type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3087248A JP2762383B2 (ja) | 1991-03-28 | 1991-03-28 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04299865A JPH04299865A (ja) | 1992-10-23 |
| JP2762383B2 true JP2762383B2 (ja) | 1998-06-04 |
Family
ID=13909501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3087248A Expired - Fee Related JP2762383B2 (ja) | 1990-04-25 | 1991-03-28 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762383B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101248003B1 (ko) * | 2006-05-09 | 2013-03-27 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판과 그 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618971A (ja) * | 1984-06-23 | 1986-01-16 | Nippon Gakki Seizo Kk | 半導体装置 |
| JPH0285826A (ja) * | 1988-09-22 | 1990-03-27 | Hitachi Ltd | 表示パネル |
-
1991
- 1991-03-28 JP JP3087248A patent/JP2762383B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04299865A (ja) | 1992-10-23 |
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