JPH04299865A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH04299865A JPH04299865A JP8724891A JP8724891A JPH04299865A JP H04299865 A JPH04299865 A JP H04299865A JP 8724891 A JP8724891 A JP 8724891A JP 8724891 A JP8724891 A JP 8724891A JP H04299865 A JPH04299865 A JP H04299865A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- thin film
- insulating film
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 40
- 239000010410 layer Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000011521 glass Substances 0.000 claims abstract description 28
- 239000002344 surface layer Substances 0.000 claims abstract description 11
- 239000010408 film Substances 0.000 claims description 118
- 239000004065 semiconductor Substances 0.000 claims description 34
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- 229910052751 metal Inorganic materials 0.000 description 22
- 239000002184 metal Substances 0.000 description 22
- 230000000903 blocking effect Effects 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000005755 formation reaction Methods 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910001182 Mo alloy Inorganic materials 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 239000011651 chromium Substances 0.000 description 7
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000010407 anodic oxide Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000008151 electrolyte solution Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910003070 TaOx Inorganic materials 0.000 description 1
- -1 a-Mo alloy Chemical class 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
Landscapes
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタに関す
るものである。
るものである。
【０００２】
【従来の技術】薄膜トランジスタは、例えばアクティブ
マトリックス液晶表示素子の画素電極選択用能動素子等
に用いられており、この薄膜トランジスタは、一般に、
ガラス基板（上記液晶表示素子においては、液晶層をは
さんで対向する一対のガラス基板のうちの画素電極形成
基板）上に形成されている。
マトリックス液晶表示素子の画素電極選択用能動素子等
に用いられており、この薄膜トランジスタは、一般に、
ガラス基板（上記液晶表示素子においては、液晶層をは
さんで対向する一対のガラス基板のうちの画素電極形成
基板）上に形成されている。
【０００３】図３は従来の薄膜トランジスタの断面図で
あり、この薄膜トランジスタは、逆スタガー型と呼ばれ
るものである。
あり、この薄膜トランジスタは、逆スタガー型と呼ばれ
るものである。
【０００４】この薄膜トランジスタは、ガラス基板１上
に形成されたゲート電極２と、このゲート電極２の上に
形成されたＳｉ Ｎ（窒化シリコン）からなるゲート絶
縁膜３と、このゲート絶縁膜３の上に上記ゲート電極２
と対向させて形成されたａ−Ｓｉ （アモルファスシリ
コン）からなるｉ型半導体層４と、このｉ型半導体層４
の両側部の上に、ｎ型不純物をドープしたａ−Ｓｉ か
らなるｎ型半導体層５を介して形成されたソース電極６
およびドレイン電極７とからなっている。
に形成されたゲート電極２と、このゲート電極２の上に
形成されたＳｉ Ｎ（窒化シリコン）からなるゲート絶
縁膜３と、このゲート絶縁膜３の上に上記ゲート電極２
と対向させて形成されたａ−Ｓｉ （アモルファスシリ
コン）からなるｉ型半導体層４と、このｉ型半導体層４
の両側部の上に、ｎ型不純物をドープしたａ−Ｓｉ か
らなるｎ型半導体層５を介して形成されたソース電極６
およびドレイン電極７とからなっている。
【０００５】なお、図３において、８は、ｉ型半導体層
４のチャンネル領域の上に設けられたＳｉ Ｎからなる
ブロッキング絶縁膜であり、このブロッキング絶縁膜８
は、ｎ型半導体層５のソース，ドレイン電極６，７間の
部分をエッチング除去する際に、ｉ型半導体層４がエッ
チングされるのを防ぐために設けられている。
４のチャンネル領域の上に設けられたＳｉ Ｎからなる
ブロッキング絶縁膜であり、このブロッキング絶縁膜８
は、ｎ型半導体層５のソース，ドレイン電極６，７間の
部分をエッチング除去する際に、ｉ型半導体層４がエッ
チングされるのを防ぐために設けられている。
【０００６】ところで、上記薄膜トランジスタのゲート
電極２は、一般に、Ｔａ （タンタル）またはＴａ −
Ｍｏ （モリブデン）合金等の硬質金属で形成されてい
る。
電極２は、一般に、Ｔａ （タンタル）またはＴａ −
Ｍｏ （モリブデン）合金等の硬質金属で形成されてい
る。
【０００７】このようにゲート電極２を硬質金属で形成
しているのは、導電性金属として広く利用されているＡ
ｌ （アルミニウム）は、安価でかつ抵抗値も低いが、
このＡｌ の膜は、これを数百度で熱処理するとその表
面が荒れるという問題をもっているため、上記ゲート電
極２をＡｌ で形成すると、ゲート電極２とソース，ド
レイン電極６，７との間の絶縁破壊耐圧が低下してしま
うためである。
しているのは、導電性金属として広く利用されているＡ
ｌ （アルミニウム）は、安価でかつ抵抗値も低いが、
このＡｌ の膜は、これを数百度で熱処理するとその表
面が荒れるという問題をもっているため、上記ゲート電
極２をＡｌ で形成すると、ゲート電極２とソース，ド
レイン電極６，７との間の絶縁破壊耐圧が低下してしま
うためである。
【０００８】すなわち、上記薄膜トランジスタのゲート
絶縁膜（Ｓｉ Ｎ膜）３は、一般に、プラズマＣＶＤ装
置により約３５０℃の成膜温度で成膜されているため、
ゲート電極２をＡｌ で形成したのでは、ゲート電極２
を形成した後のゲート絶縁膜３の成膜時に、ゲート電極
（Ａｌ 膜）の表面が荒れてヒロックと呼ばれる鋭い突
起が発生し、このヒロックの影響でゲート絶縁膜に欠陥
が発生して、ゲート電極２とソース，ドレイン電極６，
７との間の絶縁破壊耐圧が低下してしまう。
絶縁膜（Ｓｉ Ｎ膜）３は、一般に、プラズマＣＶＤ装
置により約３５０℃の成膜温度で成膜されているため、
ゲート電極２をＡｌ で形成したのでは、ゲート電極２
を形成した後のゲート絶縁膜３の成膜時に、ゲート電極
（Ａｌ 膜）の表面が荒れてヒロックと呼ばれる鋭い突
起が発生し、このヒロックの影響でゲート絶縁膜に欠陥
が発生して、ゲート電極２とソース，ドレイン電極６，
７との間の絶縁破壊耐圧が低下してしまう。
【０００９】このため、Ａｌ は薄膜トランジスタのゲ
ート電極２としては使用できないとされている。
ート電極２としては使用できないとされている。
【００１０】そこで、従来の薄膜トランジスタでは、ゲ
ート電極２をＴａ またはＴａ −Ｍｏ合金等の硬質金
属で形成している。
ート電極２をＴａ またはＴａ −Ｍｏ合金等の硬質金
属で形成している。
【００１１】この硬質金属からなるゲート電極２は、図
３に示したように、ガラス基板１面に形成した金属酸化
物からなる下地膜９の上に形成されている。
３に示したように、ガラス基板１面に形成した金属酸化
物からなる下地膜９の上に形成されている。
【００１２】この下地膜９は、ゲート電極２に用いる硬
質金属と同系の金属の酸化物膜であり、ゲート電極２を
Ｔａ またはＴａ −Ｍｏ 合金で形成する場合は、上
記下地膜９はＴａ Ｏｘ （酸化タンタル）で形成され
ている。なお、この下地膜９は、ガラス基板１面にＴａ
等の金属をスパッタ装置等によって成膜し、これを陽
極酸化法により酸化して形成されている。
質金属と同系の金属の酸化物膜であり、ゲート電極２を
Ｔａ またはＴａ −Ｍｏ 合金で形成する場合は、上
記下地膜９はＴａ Ｏｘ （酸化タンタル）で形成され
ている。なお、この下地膜９は、ガラス基板１面にＴａ
等の金属をスパッタ装置等によって成膜し、これを陽
極酸化法により酸化して形成されている。
【００１３】このように、ガラス基板１面に金属酸化物
からなる下地膜９を形成して、その上にゲート電極２を
形成しているのは、ゲート電極２に用いられている硬質
金属は、ガラス基板１に対する密着性が悪いためであり
、上記のように、ガラス基板１面に、このガラス基板１
に対しても、またＴａ またはＴａ−Ｍｏ 合金等の硬
質金属からなるゲート電極２に対しても密着性の良いＴ
ａ Ｏｘ 等からなる下地膜９を形成して、その上にゲ
ート電極２を形成すれば、ガラス基板１に対するゲート
電極２の密着を向上させることができる。
からなる下地膜９を形成して、その上にゲート電極２を
形成しているのは、ゲート電極２に用いられている硬質
金属は、ガラス基板１に対する密着性が悪いためであり
、上記のように、ガラス基板１面に、このガラス基板１
に対しても、またＴａ またはＴａ−Ｍｏ 合金等の硬
質金属からなるゲート電極２に対しても密着性の良いＴ
ａ Ｏｘ 等からなる下地膜９を形成して、その上にゲ
ート電極２を形成すれば、ガラス基板１に対するゲート
電極２の密着を向上させることができる。
【００１４】なお、ソース，ドレイン電極６，７は、ｎ
型半導体層５とのコンタクト性がよいＣｒ （クロム）
等で形成されるか、あるいはＣｒ 膜等の上にＡｌ 膜
等の低抵抗導電膜を積層した二層電極とされている。
型半導体層５とのコンタクト性がよいＣｒ （クロム）
等で形成されるか、あるいはＣｒ 膜等の上にＡｌ 膜
等の低抵抗導電膜を積層した二層電極とされている。
【００１５】
【発明が解決しようとする課題】しかしながら、上記の
ようにＴａ またはＴａ −Ｍｏ 合金等の硬質金属で
ゲート電極２を形成している従来の薄膜トランジスタは
、上記硬質金属の抵抗値が高いため、ゲート電極２での
電圧降下が大きくて、薄膜トランジスタの動作特性（特
に応答特性）が低下してしまうという問題をもっていた
。
ようにＴａ またはＴａ −Ｍｏ 合金等の硬質金属で
ゲート電極２を形成している従来の薄膜トランジスタは
、上記硬質金属の抵抗値が高いため、ゲート電極２での
電圧降下が大きくて、薄膜トランジスタの動作特性（特
に応答特性）が低下してしまうという問題をもっていた
。
【００１６】しかも、従来の薄膜トランジスタでは、上
記硬質金属からなるゲート電極２のガラス基板１に対す
る密着性を良くするため、ガラス基板１面に、ゲート電
極２に用いる硬質金属と同系の金属の酸化物からなる下
地膜９を形成する必要があり、したがって薄膜トランジ
スタの製造工程数が多くなるし、また上記Ｔａ または
Ｔａ −Ｍｏ 合金等の硬質金属は高価であるため、薄
膜トランジスタの製造コストが高くなってしまうという
問題ももっていた。
記硬質金属からなるゲート電極２のガラス基板１に対す
る密着性を良くするため、ガラス基板１面に、ゲート電
極２に用いる硬質金属と同系の金属の酸化物からなる下
地膜９を形成する必要があり、したがって薄膜トランジ
スタの製造工程数が多くなるし、また上記Ｔａ または
Ｔａ −Ｍｏ 合金等の硬質金属は高価であるため、薄
膜トランジスタの製造コストが高くなってしまうという
問題ももっていた。
【００１７】本発明の目的は、ゲート電極での電圧降下
を小さくして動作特性を向上させ、かつゲート電極とソ
ース，ドレイン電極との間の絶縁破壊耐圧を十分高くす
るとともに、ゲート電極を低コストに形成して製造コス
トを低減することができる、薄膜トランジスタを提供す
ることにある。
を小さくして動作特性を向上させ、かつゲート電極とソ
ース，ドレイン電極との間の絶縁破壊耐圧を十分高くす
るとともに、ゲート電極を低コストに形成して製造コス
トを低減することができる、薄膜トランジスタを提供す
ることにある。
【００１８】
【課題を解決するための手段】本発明は、ガラス基板上
にゲート電極を形成し、このゲート電極の上に、ゲート
絶縁膜を介して半導体層およびソース，ドレイン電極を
積層した薄膜トランジスタにおいて、前記ゲート電極を
Ｔｉ 含有Ａｌ で形成し、かつこのゲート電極の表面
層を陽極酸化層としたことを特徴とするものである。
にゲート電極を形成し、このゲート電極の上に、ゲート
絶縁膜を介して半導体層およびソース，ドレイン電極を
積層した薄膜トランジスタにおいて、前記ゲート電極を
Ｔｉ 含有Ａｌ で形成し、かつこのゲート電極の表面
層を陽極酸化層としたことを特徴とするものである。
【００１９】
【作用】すなわち、本発明は、ガラス基板上に形成する
ゲート電極を、純Ａｌではなく、Ａｌ にＴｉ を含有
させた金属（Ｔｉ 含有Ａｌ）で形成し、しかもその表
面を陽極酸化したものであり、上記Ｔｉ 含有Ａｌ は
、純Ａｌ よりは僅かながら価格および抵抗値が高いが
、従来の薄膜トランジスタのゲート電極に用いられてい
るＴａまたはＴａ −Ｍｏ 合金等の硬質金属に比べれ
ば、はるかに安価でかつ抵抗値も低いし、またガラス基
板に対する密着性も良い。
ゲート電極を、純Ａｌではなく、Ａｌ にＴｉ を含有
させた金属（Ｔｉ 含有Ａｌ）で形成し、しかもその表
面を陽極酸化したものであり、上記Ｔｉ 含有Ａｌ は
、純Ａｌ よりは僅かながら価格および抵抗値が高いが
、従来の薄膜トランジスタのゲート電極に用いられてい
るＴａまたはＴａ −Ｍｏ 合金等の硬質金属に比べれ
ば、はるかに安価でかつ抵抗値も低いし、またガラス基
板に対する密着性も良い。
【００２０】そして、本発明の薄膜トランジスタは、ゲ
ート電極を抵抗値の低いＴｉ 含有Ａｌ で形成してい
るため、ゲート電極での電圧降下は小さく、したがって
動作特性が向上する。
ート電極を抵抗値の低いＴｉ 含有Ａｌ で形成してい
るため、ゲート電極での電圧降下は小さく、したがって
動作特性が向上する。
【００２１】また、上記Ｔｉ 含有Ａｌ の膜は、Ｔｉ
を含まない純Ａｌ 膜に比べて、熱処理時の膜表面の
荒れが小さく、またその表面層を陽極酸化しておくと、
熱処理時の膜表面の荒れがさらに小さくなる。
を含まない純Ａｌ 膜に比べて、熱処理時の膜表面の
荒れが小さく、またその表面層を陽極酸化しておくと、
熱処理時の膜表面の荒れがさらに小さくなる。
【００２２】そして、ゲート電極は、上記Ｔｉ 含有Ａ
ｌ で形成されており、しかもその表面層を陽極酸化さ
れているため、このゲート電極の形成後に成膜されるゲ
ート絶縁膜の成膜時に、ゲート電極の表面が荒れること
はほとんどなく、したがってゲート絶縁膜に、ゲート電
極の表面の荒れによる欠陥が発生することはないし、ま
た、ゲート電極の上の絶縁膜が、ゲート電極表面の陽極
酸化層とゲート絶縁膜との二層膜となるため、ゲート電
極とソース，ドレイン電極との間の絶縁破壊耐圧が十分
高くなる。
ｌ で形成されており、しかもその表面層を陽極酸化さ
れているため、このゲート電極の形成後に成膜されるゲ
ート絶縁膜の成膜時に、ゲート電極の表面が荒れること
はほとんどなく、したがってゲート絶縁膜に、ゲート電
極の表面の荒れによる欠陥が発生することはないし、ま
た、ゲート電極の上の絶縁膜が、ゲート電極表面の陽極
酸化層とゲート絶縁膜との二層膜となるため、ゲート電
極とソース，ドレイン電極との間の絶縁破壊耐圧が十分
高くなる。
【００２３】しかも、上記Ｔｉ 含有Ａｌ からなるゲ
ート電極は、ガラス基板に対する密着性が良いため、従
来の薄膜トランジスタのようにガラス基板面にゲート電
極の密着性を良くするための下地膜を設ける必要はなく
、また上記Ｔｉ 含有Ａｌ は安価であるため、上記ゲ
ート電極は低コストに形成できる。
ート電極は、ガラス基板に対する密着性が良いため、従
来の薄膜トランジスタのようにガラス基板面にゲート電
極の密着性を良くするための下地膜を設ける必要はなく
、また上記Ｔｉ 含有Ａｌ は安価であるため、上記ゲ
ート電極は低コストに形成できる。
【００２４】
【実施例】以下、本発明の一実施例を図１および図２を
参照して説明する。
参照して説明する。
【００２５】第１図は薄膜トランジスタの断面図である
。
。
【００２６】この実施例の薄膜トランジスタは、逆スタ
ガー型のもので、ガラス基板１１上に形成されたゲート
電極１２と、このゲート電極１２の上には形成されたＳ
ｉ Ｎからなるゲート絶縁膜１３と、このゲート絶縁膜
１３の上に上記ゲート電極１２に対向させて形成された
ａ−Ｓｉ からなるｉ型半導体層１４と、このｉ型半導
体層１４の両側部の上に、ｎ型不純物をドープしたａ−
Ｓｉ からなるｎ型半導体層１５を介して形成されたソ
ース電極１６およびドレイン電極１７とからなっている
。なお、１８はｉ型半導体層１４のチャンネル領域の上
に設けられたＳｉ Ｎからなるブロッキング絶縁膜であ
る。
ガー型のもので、ガラス基板１１上に形成されたゲート
電極１２と、このゲート電極１２の上には形成されたＳ
ｉ Ｎからなるゲート絶縁膜１３と、このゲート絶縁膜
１３の上に上記ゲート電極１２に対向させて形成された
ａ−Ｓｉ からなるｉ型半導体層１４と、このｉ型半導
体層１４の両側部の上に、ｎ型不純物をドープしたａ−
Ｓｉ からなるｎ型半導体層１５を介して形成されたソ
ース電極１６およびドレイン電極１７とからなっている
。なお、１８はｉ型半導体層１４のチャンネル領域の上
に設けられたＳｉ Ｎからなるブロッキング絶縁膜であ
る。
【００２７】上記ゲート電極１２は、Ａｌ にＴｉ を
含有させたＴｉ 含有Ａｌ で形成されており、このゲ
ート電極１２の表面層は、この領域を陽極酸化した陽極
酸化層１２ａとされている。
含有させたＴｉ 含有Ａｌ で形成されており、このゲ
ート電極１２の表面層は、この領域を陽極酸化した陽極
酸化層１２ａとされている。
【００２８】なお、ソース，ドレイン電極１６，１７は
、ｎ型半導体層１５とのコンタクト性がよいＣｒ 等で
形成されるか、あるいはＣｒ 膜等の上にＡｌ 膜等の
低抵抗導電膜を積層した二層電極とされている。
、ｎ型半導体層１５とのコンタクト性がよいＣｒ 等で
形成されるか、あるいはＣｒ 膜等の上にＡｌ 膜等の
低抵抗導電膜を積層した二層電極とされている。
【００２９】図２は上記薄膜トランジスタの製造方法を
示す製造工程図であり、この薄膜トランジスタは次のよ
うにして製造される。
示す製造工程図であり、この薄膜トランジスタは次のよ
うにして製造される。
【００３０】［工程１］まず、図２（ａ）に示すように
、ガラス基板１１上に、Ｔｉ 含有Ａｌ からなるゲー
ト電極１２を形成する。このゲート電極１２は、ガラス
基板１１上に、Ｔｉ含有Ａｌ 膜をスパッタ装置等によ
って成膜し、このＴｉ 含有Ａｌ 膜をフォトエッチン
グ法によりパターニングして形成する。
、ガラス基板１１上に、Ｔｉ 含有Ａｌ からなるゲー
ト電極１２を形成する。このゲート電極１２は、ガラス
基板１１上に、Ｔｉ含有Ａｌ 膜をスパッタ装置等によ
って成膜し、このＴｉ 含有Ａｌ 膜をフォトエッチン
グ法によりパターニングして形成する。
【００３１】なお、上記Ｔｉ 含有Ａｌ 膜のＴｉ 含
有量は、ゲート電極１２の形成後に成膜するゲート絶縁
膜１３の成膜温度に応じて選んでおく。
有量は、ゲート電極１２の形成後に成膜するゲート絶縁
膜１３の成膜温度に応じて選んでおく。
【００３２】［工程２］次に、図２（ｂ）に示すように
、上記ゲート電極１２の表面層を陽極酸化し、このゲー
ト電極１２の表面層を酸化層１２ａとする。
、上記ゲート電極１２の表面層を陽極酸化し、このゲー
ト電極１２の表面層を酸化層１２ａとする。
【００３３】このゲート電極１２の陽極酸化は、ゲート
電極１２を形成したガラス基板１１を電解液中に浸漬し
て、ゲート電極１２を電解液中に浸漬した陰極に対向さ
せ、ゲート電極１２と陰極との間に電圧を印加して行な
う。
電極１２を形成したガラス基板１１を電解液中に浸漬し
て、ゲート電極１２を電解液中に浸漬した陰極に対向さ
せ、ゲート電極１２と陰極との間に電圧を印加して行な
う。
【００３４】［工程３］次に、図２（ｃ）に示すように
、ゲート絶縁膜１３と、ｉ型半導体層１４と、ブロッキ
ング絶縁膜１８とをプラズマＣＶＤ装置によって順次成
膜する。
、ゲート絶縁膜１３と、ｉ型半導体層１４と、ブロッキ
ング絶縁膜１８とをプラズマＣＶＤ装置によって順次成
膜する。
【００３５】上記ゲート絶縁膜（Ｓｉ Ｎ膜）１３は、
例えば、成膜温度を３５０〜３７０℃、ＲＦ放電のパワ
ー密度を１２０〜１３０ｍＷ／ｃｍ２に制御して成膜す
る。このような成膜条件で成膜されたＳｉ Ｎ膜１３は
、その膜質が緻密であり、また絶縁破壊耐圧も高い。
例えば、成膜温度を３５０〜３７０℃、ＲＦ放電のパワ
ー密度を１２０〜１３０ｍＷ／ｃｍ２に制御して成膜す
る。このような成膜条件で成膜されたＳｉ Ｎ膜１３は
、その膜質が緻密であり、また絶縁破壊耐圧も高い。
【００３６】また、ｉ型半導体層（ａ−Ｓｉ 層）１４
は、水素化ａ−Ｓｉ （ａ−Ｓｉ ：Ｈ）からなってお
り、約２５０℃の成膜温度で、ＲＦ放電のパワー密度を
４０〜５０ｍＷ／ｃｍ２ に制御して成膜する。このよ
うに約２５０℃の成膜温度でｉ型半導体層１４を成膜し
ているのは、その成膜温度を高くすると、ｉ型半導体層
１４中の水素量が少なくなって半導体特性が悪くなるか
らである。
は、水素化ａ−Ｓｉ （ａ−Ｓｉ ：Ｈ）からなってお
り、約２５０℃の成膜温度で、ＲＦ放電のパワー密度を
４０〜５０ｍＷ／ｃｍ２ に制御して成膜する。このよ
うに約２５０℃の成膜温度でｉ型半導体層１４を成膜し
ているのは、その成膜温度を高くすると、ｉ型半導体層
１４中の水素量が少なくなって半導体特性が悪くなるか
らである。
【００３７】なお、ブロッキング絶縁膜（Ｓｉ Ｎ膜）
１８は、ゲート絶縁膜１３と同じ成膜条件で成膜する。
１８は、ゲート絶縁膜１３と同じ成膜条件で成膜する。
【００３８】［工程４］次に、図２（ｄ）に示すように
、ブロッキング絶縁膜１８をｉ型半導体層１４のチャン
ネル領域に対応する部分を除いてフォトエッチング法に
より除去し、さらにｉ型半導体層１４をフォトエッチン
グ法によって所定形状にパターニングする。
、ブロッキング絶縁膜１８をｉ型半導体層１４のチャン
ネル領域に対応する部分を除いてフォトエッチング法に
より除去し、さらにｉ型半導体層１４をフォトエッチン
グ法によって所定形状にパターニングする。
【００３９】［工程５］次に、図２（ｅ）に示すように
、ｎ型半導体層１５をプラズマＣＶＤ装置により成膜し
、その上にソース，ドレイン電極用金属膜（例えばＣｒ
膜、またはＣｒ膜とＡｌ 膜等の二層膜）２０をスパ
ッタ装置等により成膜する。なお、ｎ型半導体層１５は
、上記ｉ型半導体層１４と同じ成膜条件で成膜する。ま
た、上記ソース，ドレイン電極用金属膜２０の成膜温度
は１００〜２００℃である。
、ｎ型半導体層１５をプラズマＣＶＤ装置により成膜し
、その上にソース，ドレイン電極用金属膜（例えばＣｒ
膜、またはＣｒ膜とＡｌ 膜等の二層膜）２０をスパ
ッタ装置等により成膜する。なお、ｎ型半導体層１５は
、上記ｉ型半導体層１４と同じ成膜条件で成膜する。ま
た、上記ソース，ドレイン電極用金属膜２０の成膜温度
は１００〜２００℃である。
【００４０】［工程６］次に、図２（ｆ）に示すように
、上記ソース，ドレイン電極用金属膜２０をフォトエッ
チング法によりパターニングしてソース，ドレイン電極
８，９を形成し、次いで上記ｎ型半導体層１５をソース
，ドレイン電極１６，１７の下の部分を除いてエッチン
グ除去して、図１に示した薄膜トランジスタを完成する
。
、上記ソース，ドレイン電極用金属膜２０をフォトエッ
チング法によりパターニングしてソース，ドレイン電極
８，９を形成し、次いで上記ｎ型半導体層１５をソース
，ドレイン電極１６，１７の下の部分を除いてエッチン
グ除去して、図１に示した薄膜トランジスタを完成する
。
【００４１】すなわち、この実施例の薄膜トランジスタ
は、ガラス基板１１上に形成するゲート電極１２を、純
Ａｌ ではなく、Ａｌ にＴｉ を含有させた金属（Ｔ
ｉ 含有Ａｌ）で形成し、しかもその表面を陽極酸化し
たものである。
は、ガラス基板１１上に形成するゲート電極１２を、純
Ａｌ ではなく、Ａｌ にＴｉ を含有させた金属（Ｔ
ｉ 含有Ａｌ）で形成し、しかもその表面を陽極酸化し
たものである。
【００４２】上記Ｔｉ 含有Ａｌ は、純Ａｌ よりは
僅かながら価格および抵抗値が高いが、従来の薄膜トラ
ンジスタのゲート電極に用いられているＴａ またはＴ
ａ −Ｍｏ 合金等の硬質金属に比べれば、はるかに安
価でかつ抵抗値も低いし、またガラス基板に対する密着
性も良い。
僅かながら価格および抵抗値が高いが、従来の薄膜トラ
ンジスタのゲート電極に用いられているＴａ またはＴ
ａ −Ｍｏ 合金等の硬質金属に比べれば、はるかに安
価でかつ抵抗値も低いし、またガラス基板に対する密着
性も良い。
【００４３】そして、この薄膜トランジスタは、ゲート
電極１２を抵抗値の低いＴｉ 含有Ａｌ で形成してい
るため、ゲート電極での電圧降下は小さく、したがって
動作特性が向上する。
電極１２を抵抗値の低いＴｉ 含有Ａｌ で形成してい
るため、ゲート電極での電圧降下は小さく、したがって
動作特性が向上する。
【００４４】また、上記Ｔｉ 含有Ａｌ の膜は、Ｔｉ
を含まない純Ａｌ 膜に比べて、熱処理時の膜表面の
荒れが小さく、またその表面層を陽極酸化しておくと、
熱処理時の膜表面の荒れがさらに小さくなる。
を含まない純Ａｌ 膜に比べて、熱処理時の膜表面の
荒れが小さく、またその表面層を陽極酸化しておくと、
熱処理時の膜表面の荒れがさらに小さくなる。
【００４５】そして、ゲート電極１２は、上記Ｔｉ 含
有Ａｌ で形成されており、しかもその表面層を陽極酸
化されているため、このゲート電極１２の形成後に成膜
されるゲート絶縁膜１３の成膜時に、ゲート電極１２の
表面が荒れることはほとんどなく、したがってゲート絶
縁膜１３に、ゲート電極１２の表面の荒れによる欠陥が
発生することはないし、また、ゲート電極１２の上の絶
縁膜が、ゲート電極表面の陽極酸化層１２ａとゲート絶
縁膜１３との二層膜となるため、ゲート電極１２とソー
ス，ドレイン電極１６，１７との間の絶縁破壊耐圧が十
分高くなる。
有Ａｌ で形成されており、しかもその表面層を陽極酸
化されているため、このゲート電極１２の形成後に成膜
されるゲート絶縁膜１３の成膜時に、ゲート電極１２の
表面が荒れることはほとんどなく、したがってゲート絶
縁膜１３に、ゲート電極１２の表面の荒れによる欠陥が
発生することはないし、また、ゲート電極１２の上の絶
縁膜が、ゲート電極表面の陽極酸化層１２ａとゲート絶
縁膜１３との二層膜となるため、ゲート電極１２とソー
ス，ドレイン電極１６，１７との間の絶縁破壊耐圧が十
分高くなる。
【００４６】上記Ｔｉ 含有Ａｌ のＴｉ 含有量は、
ゲート電極１２の形成後に成膜されるゲート絶縁膜１３
の成膜温度に応じて選んでおけばよく、上記実施例のよ
うにゲート絶縁膜１３を３５０〜３７０℃で成膜する場
合は、ゲート電極１２を、Ｔｉ 含有量が４．２ｗｔ％
以上のＴｉ 含有Ａｌ で形成すればよい。
ゲート電極１２の形成後に成膜されるゲート絶縁膜１３
の成膜温度に応じて選んでおけばよく、上記実施例のよ
うにゲート絶縁膜１３を３５０〜３７０℃で成膜する場
合は、ゲート電極１２を、Ｔｉ 含有量が４．２ｗｔ％
以上のＴｉ 含有Ａｌ で形成すればよい。
【００４７】上記Ｔｉ 含有Ａｌ 膜は、そのＴｉ 含
有量が多いほど熱処理後の表面状態がよいが、Ｔｉ 含
有量を多くすることは、Ｔｉ含有Ａｌ 膜の価格および
抵抗値の増大につながるから、ゲート電極１２は、でき
るだけＴｉ 含有量の少ない（ただし４．２ｗｔ％以上
）Ｔｉ 含有Ａｌ で形成するのが望ましい。
有量が多いほど熱処理後の表面状態がよいが、Ｔｉ 含
有量を多くすることは、Ｔｉ含有Ａｌ 膜の価格および
抵抗値の増大につながるから、ゲート電極１２は、でき
るだけＴｉ 含有量の少ない（ただし４．２ｗｔ％以上
）Ｔｉ 含有Ａｌ で形成するのが望ましい。
【００４８】なお、上記ゲート電極１２は、ゲート絶縁
膜１３の成膜後に成膜されるｉ型半導体層１４、ブロッ
キング絶縁膜１８、ｎ型半導体層１５およびソース，ド
レイン電極用２０の成膜時にもその成膜温度に加熱され
るが、これらの成膜温度はいずれもゲート絶縁膜１３の
成膜温度と同じか、あるいはそれより低い（ｉ型半導体
層１４およびｎ型半導体層１５の成膜温度は約２５０℃
、ブロッキング絶縁膜１８の成膜温度は３５０〜３７０
℃、ソース，ドレイン電極用２０の成膜温度は１００〜
２００℃）ため、これらの成膜時に、ゲート電極１２の
表面に荒れが発生することはない。
膜１３の成膜後に成膜されるｉ型半導体層１４、ブロッ
キング絶縁膜１８、ｎ型半導体層１５およびソース，ド
レイン電極用２０の成膜時にもその成膜温度に加熱され
るが、これらの成膜温度はいずれもゲート絶縁膜１３の
成膜温度と同じか、あるいはそれより低い（ｉ型半導体
層１４およびｎ型半導体層１５の成膜温度は約２５０℃
、ブロッキング絶縁膜１８の成膜温度は３５０〜３７０
℃、ソース，ドレイン電極用２０の成膜温度は１００〜
２００℃）ため、これらの成膜時に、ゲート電極１２の
表面に荒れが発生することはない。
【００４９】また、上記Ｔｉ 含有Ａｌ からなるゲー
ト電極１２は、ガラス基板１１に対する密着性が良いた
め、従来の薄膜トランジスタのようにガラス基板面にゲ
ート電極の密着性を良くするための下地膜を設ける必要
はなく、また上記Ｔｉ 含有Ａｌ は安価であるため、
ゲート電極１２は低コストに形成できる。
ト電極１２は、ガラス基板１１に対する密着性が良いた
め、従来の薄膜トランジスタのようにガラス基板面にゲ
ート電極の密着性を良くするための下地膜を設ける必要
はなく、また上記Ｔｉ 含有Ａｌ は安価であるため、
ゲート電極１２は低コストに形成できる。
【００５０】したがって、上記実施例の薄膜トランジス
タによれば、ゲート電極１２での電圧降下を小さくして
動作特性を向上させ、かつゲート電極１２とソース，ド
レイン電極１６、１７との間の絶縁破壊耐圧を十分高く
するとともに、ゲート電極１２を低コストに形成して製
造コストを低減することができる。
タによれば、ゲート電極１２での電圧降下を小さくして
動作特性を向上させ、かつゲート電極１２とソース，ド
レイン電極１６、１７との間の絶縁破壊耐圧を十分高く
するとともに、ゲート電極１２を低コストに形成して製
造コストを低減することができる。
【００５１】なお、上記実施例では、ゲート絶縁膜１３
を３５０〜３７０℃の成膜温度で成膜しているが、この
ゲート絶縁膜１３は、上記成膜温度より低い温度で成膜
することも可能であり、ゲート絶縁膜１３の成膜温度を
低くし、またブロッキング絶縁膜１８も同じ温度で成膜
すれば、ゲート電極１２に、上記実施例よりもＴｉ 含
有量の少ないＴｉ 含有Ａｌ を用いて、その価格およ
び抵抗値を下げることができる。
を３５０〜３７０℃の成膜温度で成膜しているが、この
ゲート絶縁膜１３は、上記成膜温度より低い温度で成膜
することも可能であり、ゲート絶縁膜１３の成膜温度を
低くし、またブロッキング絶縁膜１８も同じ温度で成膜
すれば、ゲート電極１２に、上記実施例よりもＴｉ 含
有量の少ないＴｉ 含有Ａｌ を用いて、その価格およ
び抵抗値を下げることができる。
【００５２】すなわち、ゲート絶縁膜（Ｓｉ Ｎ膜）１
３のプラズマＣＶＤ装置による成膜は、例えば約２５０
℃〜２７０℃の低い成膜温度でも可能であり、この場合
でも、ＲＦ放電のパワー密度を６０〜１００ｍＷ／ｃｍ
２ に制御し、ゲート絶縁膜１３を時間をかけてゆっく
りと成膜すれば、十分な絶縁破壊耐圧をもつゲート絶縁
膜１３を成膜することができる。
３のプラズマＣＶＤ装置による成膜は、例えば約２５０
℃〜２７０℃の低い成膜温度でも可能であり、この場合
でも、ＲＦ放電のパワー密度を６０〜１００ｍＷ／ｃｍ
２ に制御し、ゲート絶縁膜１３を時間をかけてゆっく
りと成膜すれば、十分な絶縁破壊耐圧をもつゲート絶縁
膜１３を成膜することができる。
【００５３】そして、このようにゲート絶縁膜１３を約
２５０℃〜２７０℃の成膜温度で成膜し、これと同じ成
膜温度でブロッキング絶縁膜１８も成膜する場合は、ゲ
ート電極１２に用いるＴｉ 含有Ａｌ のＴｉ 含有量
は２．２ｗｔ％以上でよく、ゲート電極１２をＴｉ 含
有量が２．２ｗｔ％以上のＴｉ 含有Ａｌ で形成する
とともに、その表面層を陽極酸化しておけば、ゲート絶
縁膜１３およびブロッキング絶縁膜１８の成膜時に、ゲ
ート電極１２の表面が荒れることはほとんどない。
２５０℃〜２７０℃の成膜温度で成膜し、これと同じ成
膜温度でブロッキング絶縁膜１８も成膜する場合は、ゲ
ート電極１２に用いるＴｉ 含有Ａｌ のＴｉ 含有量
は２．２ｗｔ％以上でよく、ゲート電極１２をＴｉ 含
有量が２．２ｗｔ％以上のＴｉ 含有Ａｌ で形成する
とともに、その表面層を陽極酸化しておけば、ゲート絶
縁膜１３およびブロッキング絶縁膜１８の成膜時に、ゲ
ート電極１２の表面が荒れることはほとんどない。
【００５４】なお、上記ゲート絶縁膜１３およびブロッ
キング絶縁膜１８の成膜温度はさらに低くすることもで
きるが、ゲート電極１２は、ｉ型半導体層１４およびｎ
型半導体層１５の成膜時にも約２５０℃の成膜温度に加
熱されるため、ゲート絶縁膜１３およびブロッキング絶
縁膜１８をさらに低い成膜温度で成膜する場合も、ゲー
ト電極１２は、Ｔｉ 含有量が２．２ｗｔ％以上のＴｉ
含有Ａｌ のＴｉ で形成するのが望ましい。
キング絶縁膜１８の成膜温度はさらに低くすることもで
きるが、ゲート電極１２は、ｉ型半導体層１４およびｎ
型半導体層１５の成膜時にも約２５０℃の成膜温度に加
熱されるため、ゲート絶縁膜１３およびブロッキング絶
縁膜１８をさらに低い成膜温度で成膜する場合も、ゲー
ト電極１２は、Ｔｉ 含有量が２．２ｗｔ％以上のＴｉ
含有Ａｌ のＴｉ で形成するのが望ましい。
【００５５】また、上記実施例の薄膜トランジスタは、
逆スタガー型のものであるが、本発明は、ｉ型半導体層
１４とソース，ドレイン電極１６，１７とを上記実施例
とは逆に積層した逆コプラナー型の薄膜トランジスタに
も適用できる。
逆スタガー型のものであるが、本発明は、ｉ型半導体層
１４とソース，ドレイン電極１６，１７とを上記実施例
とは逆に積層した逆コプラナー型の薄膜トランジスタに
も適用できる。
【００５６】
【発明の効果】本発明の薄膜トランジスタは、ガラス基
板上に形成するゲート電極をＴｉ 含有Ａｌ で形成し
、かつこのゲート電極の表面層を陽極酸化層としたもの
であるから、ゲート電極での電圧降下を小さくして動作
特性を向上させ、かつゲート電極とソース，ドレイン電
極との間の絶縁破壊耐圧を十分高くするとともに、ゲー
ト電極を低コストに形成して製造コストを低減すること
ができる。
板上に形成するゲート電極をＴｉ 含有Ａｌ で形成し
、かつこのゲート電極の表面層を陽極酸化層としたもの
であるから、ゲート電極での電圧降下を小さくして動作
特性を向上させ、かつゲート電極とソース，ドレイン電
極との間の絶縁破壊耐圧を十分高くするとともに、ゲー
ト電極を低コストに形成して製造コストを低減すること
ができる。
【図１】本発明の一実施例を示す薄膜トランジスタの断
面図。
面図。
【図２】上記薄膜トランジスタの製造工程図。
【図３】従来の薄膜トランジスタの断面図。
１１…ガラス基板、１２…ゲート電極（Ｔｉ 含有Ａｌ
）、１２ａ…陽極酸化層、１３…ゲート絶縁膜、１４
…ｉ型半導体層、１５…ｎ型半導体層、１６…ソース電
極、１７…ドレイン電極、１８…ブロッキング絶縁膜。
）、１２ａ…陽極酸化層、１３…ゲート絶縁膜、１４
…ｉ型半導体層、１５…ｎ型半導体層、１６…ソース電
極、１７…ドレイン電極、１８…ブロッキング絶縁膜。
Claims (1)
- 【請求項１】 ガラス基板上にゲート電極を形成し、
このゲート電極の上に、ゲート絶縁膜を介して半導体層
およびソース，ドレイン電極を積層した薄膜トランジス
タにおいて、前記ゲート電極をＴｉ 含有Ａｌ で形成
し、かつこのゲート電極の表面層を陽極酸化層としたこ
とを特徴とする薄膜トランジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3087248A JP2762383B2 (ja) | 1991-03-28 | 1991-03-28 | 薄膜トランジスタ |
| DE69115405T DE69115405T2 (de) | 1990-09-21 | 1991-09-20 | Dünnfilmtransistor und eine Dünnfilmtransistorpanele, die solche Transistoren verwendet |
| EP91116062A EP0476701B1 (en) | 1990-09-21 | 1991-09-20 | A thin-film transistor and a thin film transistor panel using thin-film transistors of this type |
| US07/975,282 US5367179A (en) | 1990-04-25 | 1992-11-12 | Thin-film transistor having electrodes made of aluminum, and an active matrix panel using same |
| US08/004,641 US5243202A (en) | 1990-04-25 | 1993-01-12 | Thin-film transistor and a liquid crystal matrix display device using thin-film transistors of this type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3087248A JP2762383B2 (ja) | 1991-03-28 | 1991-03-28 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04299865A true JPH04299865A (ja) | 1992-10-23 |
| JP2762383B2 JP2762383B2 (ja) | 1998-06-04 |
Family
ID=13909501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3087248A Expired - Fee Related JP2762383B2 (ja) | 1990-04-25 | 1991-03-28 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762383B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007304557A (ja) * | 2006-05-09 | 2007-11-22 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618971A (ja) * | 1984-06-23 | 1986-01-16 | Nippon Gakki Seizo Kk | 半導体装置 |
| JPH0285826A (ja) * | 1988-09-22 | 1990-03-27 | Hitachi Ltd | 表示パネル |
-
1991
- 1991-03-28 JP JP3087248A patent/JP2762383B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618971A (ja) * | 1984-06-23 | 1986-01-16 | Nippon Gakki Seizo Kk | 半導体装置 |
| JPH0285826A (ja) * | 1988-09-22 | 1990-03-27 | Hitachi Ltd | 表示パネル |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007304557A (ja) * | 2006-05-09 | 2007-11-22 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| US7825413B2 (en) | 2006-05-09 | 2010-11-02 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2762383B2 (ja) | 1998-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6331443B1 (en) | Method for manufacturing a liquid crystal display | |
| US6081308A (en) | Method for manufacturing liquid crystal display | |
| JP3425201B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR960006110B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3094610B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH04299865A (ja) | 薄膜トランジスタ | |
| JPS63166236A (ja) | 電子装置 | |
| KR20080049208A (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| JP3024387B2 (ja) | 半導体装置 | |
| JP3265622B2 (ja) | 液晶表示装置の製造方法 | |
| JP2752983B2 (ja) | 液晶表示用薄膜トランジスタの製造方法 | |
| JPH11274505A (ja) | 薄膜トランジスタ構造およびその製造方法 | |
| US20050006645A1 (en) | [thin film transistor and fabricating method thereof] | |
| JPH09232585A (ja) | 陽極酸化膜を有する電子デバイス、および陽極酸化膜のエッ チング方法 | |
| JPH0554271B2 (ja) | ||
| JP3149034B2 (ja) | 薄膜トランジスタ | |
| JP3245613B2 (ja) | 薄膜素子の製造方法 | |
| JP3047363B2 (ja) | 半導体装置およびその製造方法 | |
| JP3245614B2 (ja) | 薄膜素子の製造方法 | |
| JPH06301054A (ja) | 液晶表示装置用薄膜トランジスタアレイ基板の製造方法 | |
| JP2715646B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0651350A (ja) | 表示装置 | |
| JPH06196700A (ja) | 電子装置 | |
| JP3792490B2 (ja) | 絶縁性樹脂基板およびそれを用いた液晶表示装置 | |
| JPH04273215A (ja) | 薄膜トランジスタアレイ基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090327 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090327 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100327 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110327 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |