KR960006110B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR960006110B1
KR960006110B1 KR1019920015722A KR920015722A KR960006110B1 KR 960006110 B1 KR960006110 B1 KR 960006110B1 KR 1019920015722 A KR1019920015722 A KR 1019920015722A KR 920015722 A KR920015722 A KR 920015722A KR 960006110 B1 KR960006110 B1 KR 960006110B1
Authority
KR
South Korea
Prior art keywords
layer
electrode wiring
insulating substrate
nitrogen
wiring
Prior art date
Application number
KR1019920015722A
Other languages
English (en)
Other versions
KR930005251A (ko
Inventor
야스노리 시마다
마사히또 고또
히사시 사이또
고지 다니구찌
Original Assignee
샤프 가부시끼가이샤
쯔지 하루오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시끼가이샤, 쯔지 하루오 filed Critical 샤프 가부시끼가이샤
Publication of KR930005251A publication Critical patent/KR930005251A/ko
Application granted granted Critical
Publication of KR960006110B1 publication Critical patent/KR960006110B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

내용 없음

Description

반도체 장치 및 그 제조 방법
제1도는 본 발명의 실시예 1에 따른 TFT의 평면도.
제2도는 제1도의 A-A선 단면도.
제3도는 본 발명의 실시예 2에 따른 TFT의 평면도.
제4도는 제3도의 B-B선 단면도.
제5도는 본 발명의 실시예 3에서 게이트전극 배선을 형성하기 위해 Nb를 스퍼터링하기 위한 입력 전력(kW)과 이렇게 얻어진 게이트전극 배선의 비저항(μΩ·cm) 사이의 관계를 나타낸 그래프.
제6도는 본 발명의 실시예 3에서 게이트전극 배선을 힝성하기 위한 Nb의 스퍼터링 기체 압력(Pa)과 이렇켸 얻어진 계이트전극 배선의 비저항(μΩ·cm) 사이의 관계를 나타낸 그래프.
제7도는 본 발명의 실시예 3에서 게이트전극 배선을 형성하기 위해 Nb를 스퍼터링하는 기판 온도(℃)와 이렇게 얻어진 게이트전극 배선의 비저항(μΩ·cm) 사이의 관계를 나타낸 그래프.
제8도는 본 발명의 실시예 3에서 게이트전극 배선을 형성하기 위해 Nb의 스퍼터링하는 Ar 기체의 유량(SCCM)과 이렇게 얻어진 게이트전극 배선의 비저항(μΩ·cm) 사이의 관계를 나타낸 그래프.
제9도는 본 발명의 실시예 4에 따른 Nb 양극산화막과 종래의 Ta 양극산화막의 절연파괴에 대한 강도를나타낸 그래프.
제10도는 본 발명의 실시예 4의 화성전압을 얻은 뒤의 시간과 비교예로서 형성된 Nb 양극산화막의 평면저항 사이의 관계를 나타낸 그래프.
제11도는 본 발명의 실시예 5에 따른 TFT 어레이를 갖는 액티브 매트릭스 기판의 평면도
제12a∼12i도는 실시예 5의 액티브 매트릭스 기판의 제조단계들을 제11도의 C-C선을 따라 취한 단면도들.
* 도면의 주요부분에 대한 부호의 설명
1 : 절연기판 2,22 : 게이트전극
3,23,32 : 게이트전극배선 4,39 : 양극산화막
5,40 : 게이트절연막 6, 41 : 반도체층
7,42 : 에칭방지층 8,8' : 접점층
9 : 소스전극 10,33 : 소스전극배선
11,36 : 드레인전극 24 : Nb와Ta의합금층
25 : Ta층 31 : 유리절연판
34 : 화소전극 35 : TFT
37,38 : Nb층 43 : a-Si층
44 : 산화인듐주석막 45 : 보호막
본 발명은 액정표시장치 등에 사용되는 박막 트랜지스터(이하, TFT라 함) 등의 반도체 장치와 그 제조방법에 관한 것이다
얇고 전력 소모가 적은 특징을 갖는 액정표시장치는 CRT(음극선관)를 대체할 새로운 장치로서 관심의 대상이 되어 왔다. TFT 어레이를 포함해 고속 응답 속도와 고화질 등의 장점을 갖는 액티브 매트릭스 액정표시장치 분야의 기술 개발이 특히 적극적이었다. 이런 헝태의 액정표시장치에서 더욱 개발할 목표로는, 더 높은 정밀도를 얻기 위한 표시 화소의 크기의 축소, 더 큰 표시화면을, 얻기 위한 표시 영역의 확대, 및 제조 공정을 촉진하기 위한 내약품성의 향상 등이 있다.
이런 특징의 개발을 하기 위해서는, 화소전극 부근에 제공되는 게이트전극 배선과 소스전극 배선을 더욱 얇고 길게할 필요가 있으며 제조공정에 사용되는 화공약품에 대한 내성을 더욱 높일 필요가 있다. 액티브매트릭스의 절연기판에 리버스 스태거 TFT가 배치된 경우에는, 통상적으로 게이트전극 배선으로 Ta를 사용하여 이들 요건들을 만족시켜 왔다.
얇은 Ta막을 통상적인 스퍼터링법 등을 이용해 형성할 경우, 이 막은 β-Ta 결정구조를 갖고 170∼200μ·cm 정도로 비저항이 극히 높다고 알려져 있다.
또한, 소량의 N₂를 포함하는 Ar 기체에서 스퍼터링법으로 얇은 Ta막을 형성할 경우, 이 막은 α-Ta구조를 갖고 비저항이 40∼70μ·cm 정도로 극히 낮다고 알려져 있다. 따라서, 이렇게 얻어진 α-Ta 박막은 예를들어 거의 10인치 정도의 대형 표시화면을 갖는 액정표시장치의 전극배선으로 사용되었다. 그러나, α-Ta 박막은 비저항이 불안정하다는 문제점을 갖고 있다.
일본국 특허 공개공보 87-205656호에는 Mo과 Ta 합금으로 형성된 전극 배선을 갖는 반도체 장치가 기재되어 있다. 이 전극 배선 역시, 전극 배선이 양극산화될 때 Mo가 녹아서 양극산화막의 절연성이 부족해진다는 문제점을 갖는다.
2층 구조를 갖는 전극 배선을 포함하는 반도체가 또한 공지되어 있다. 예를들어, 일본국 특허 공개공보90-106723호에는 절연 기판상에 형성된 하부 Nb층과 그 하부층에 형성된 상부 Ta층을 갖는 2층 전극 배선을 갖는 TFT 어레이가 기재되어 있다. 이런 전극 배선은, 하부층이 너무 많이 에칭되어 상부층이 그 하부층에 걸쳐지는 오버행(overhang) 형상으로 되기 때문에 절연막에 의한 충분한 보호를 하기가 어렵다는문제가 있다.
1973년판 Thin Solid Films 16권 129-145페이지에는 기판에 더 가까운 하부층과 상부층을 갖는 2층막을 기재하고 있다. 하부층을 Au, Pt, Rh, Be, W,α-Ta, Mo, Si₃N₄, 또는 Ta₂N으로 형성할 경우, Ta로형성된 상부층은 비저항이 낮은 α-Ta 결정구조를 갖는다. 그러나, 하부층의 두께가 500nm 정도로 두껍기 때문에, 이들 2층막을 전극 배선에 접합할 때 그 전극 배선을 게이트 절연막으로 충분히 피복할 수 없다는 문제가 생긴다. 그 결과, 게이트전극 배선과 소스전극 배선 사이에 단락이 일어날 수 있거나, 또는 게이트전극 배선이 단선될 수도 있다. 이상의 2층막은 상부층과 하부층을 동일한 에칭제로 에칭할 수 없다는 문제점을 더 안고 있다.
본 발명의 반도체 장치는 절연기판과 ; 그 절연기판의 영역에 제공된 전극 배선을 포함한다. 이 전극 배선은 Ta와 Nb 합금, Nb, 및 Nb를 주성분으로 하는 금속중에서 선택된 재료로 형성된다.
또한, 본 발명의 반도체 장치는 절연기판과, 그 절연기판의 영역에 제공된 전극 배선을 포함하되, 이 전극 배선은 하부층과 상부층의 2층 구조를 가지며, 하부층이 상부층보다 절연기판에 더 가까이 있다. 하부층은 Ta와 Nb의 합금으로 형성되고, 상부층은 Ta로 형성된다.
또는, 본 발명의 반도체 장치는 절연기판, 이 절연기판의 영역에 제공된 게이트전극 배선, 이 게이트전극배선을 갖는 절연기판의 표면에 제공된 게이트 절연막; 게이트 절인막중에서 게이트전극 배선 위에 있는부분에 제공된 반도체층, 및 부분적으로 둘다 반도체층과 중첩되는 소스전극과 드레인전극을 포함한다 상기 게이트천극 배선은 Ta와 Nb 합금, Nb, 밋 Nb를 주성분으로 하는 금속중에서 선택된 재료로 형성된다
또는, 본 발명의 반도체 장치는 절연기판 ; 이 절연기판의 영역에 제공되고 하부층과 상부층의 2층 구소를 가지며 하부층이 상부층보다 절연기판에 더 가까이 있는 게이트전극 배선 ; 이 게이트전극 배선을 갖는절연기판의 표면에 제공된 게이트 절연막 ; 이 게이트 절연막중에서 게이트전극 배선 위에 있는 부분에 제공된 반도체층 ; 및 부분적으로 둘다 반도체층에 중첩되는 소스전극과 드레인전극을 포함한다. 상기 하부층은 Ta와 Nb 합금으로 헝성되고, 상부층은 Ta로 형성된다.
또한, 본 발명의 반도체 장치를 제조하는 방법은, 질소를 포함하는 불활성 기체의 분위기에서 스퍼터링법에 의해 질소가 도포된 Nb 함유층을 절연기판상에 형성한 다음, 이 층을 패턴화하여 절연기판의 영역에 전극 배선을 형성하는 단계 ; 및 이 전극 배선중에서 적어도 표면을 갖는 부분에 양극산화법에 의해 산화막을 형성하는 단계를 포함한다.
또는, 본 발명의 반도체 장치를 제조하는 방법은, 최대 2nm/sec의 증착속도로 스퍼터링법에 의해 Nb 함유층을 절연기판상에 형성한 다음, 이 층을 패턴화하여 절연기판의 영역에 전극 배선을 헝성하는 단계 ; 및 이 전극 배선중에서 적어도 표면을 갖는 부분에 양극산화법에 의해 산화막을 형성하는 단계를 포함한다.
또는, 본 발명의 반도체 장치를 제조하는 방법은, 스퍼터링법에 의해 Nb 함유층을 절연기판상에 형성한다음, 이 층을 패턴화하여 절연기판의 영역에 전극 배선을 형성하는 단계; 및 이 전극 배선중에서 적어도 표면을 갖는 부분에 양극산화법에 의해 산화막을 형성하는 단계를 포함한다. 화성 전압을 얻은 상태에서, dR/dt=(V/I²)·(-dI/dt)로 표시된 단위 시간당 산화막의 저항 변화율이 7.0×10³·cm²/sec 미만이 되기전에 양극산화반응이 중단된다. 여기서 R은 산화막의 저항(·cm²)이고, t는 시간(sec)이며, V는 화성 전압(V)이고, I는 전류밀도(A/cm²)이며, dI/dt는 단위 시간당 전류밀도의 변화율이다.
또는, 본 발명의 반도체 장치를 제조하는 방법은, Nb 함유 제1층을 스퍼터링법을 이용해 절연기판상에 형성한 다음, 이 제1층을 패턴화하여 절연기판의 영역에 제1배선층을 형성하는 단계 ; 질소를 함유하는 불활성 기체의 분위기에서 제1배선층을 갖는 절연기판상에 스퍼터링법을 이용해 질소가 도프된 Nb 함유 제2층을 형성한 다음, 이 제2층을 패턴화하여 제1배선층 위에 제2배선층을 형성함으로써, 2층 구조의 전극 배선을 절연기판의 영역에 헝성하는 단계 ; 및 이 전극 배선중에서 적어도 표면을 갖는 부분에 양극산화법으로 산화막을 형성하는 단계를 포함한다.
또는, 본 발명의 반도체 장치를 제조하는 방법은, Nb 함유 제1층을 스퍼터링법을 이용해 절연기판상에 형성한 다음, 이 제1층을 패턴화하여 절연기판의 영역에 제1배선층을 형성하는 단계, 이 제1배선층을 갖는 절연기판상에 스퍼터링법으로 초당 2nm의 최대 증착속도로 Nb 함유 제2층을 형성한 다음, 이 제2층을 패턴화하여 제1배선층 위에 제2배선층을 형성함으로써, 2층 구조의 전극 배선을 절연기판의 영역에 형성하는 단계 ; 및 이 전극 배선중에서 적어도 표면을 갖는 부분에 양극산화법으로 산화막을 형성하는 단계를 포함한다.
또는, 본 발명의 반도체 장치를 제조하는 방법은, Nb 함유 제1층을 스퍼터링법에 의해 절연기판상에 형성한 다음, 이 제1층을 패턴화하여 절연기판의 영역에 제1배선층을 형성하는 단계; 제1배선층을 갖는 절연기판상에 스퍼터링법을 이용해 Nb 함유 제2층을 형성한 다음, 이 제2층을 패턴화하여 제1배선층 위에 제2배선층을 형성함으로써, 2층 구조의 전극 배선을 절연기판의 영역에 형성하는 단계 ; 및 이 전극 배선중에서 적어도 표면을 갖는 부분에 양극산화법으로 산화막을 형성하는 단계를 포함한다. 화성 전압을 얻은 상태에서, dR/dt=(V/I²)·(-dI/dt)로 표시된 단위 시간당 산화막의 저항 변화율이 7.0×10³·cm²/sec 미만이 되기 전에 양극산화반응이 정지된다. 여기서 R은 산화막의 저항(·cm²)이고, t는 시간(sec)이며, V는 화성 전압(V)이고, I는 전류밀도(A/cm²)이며, dI/dt는 단위 시간당 전류밀도의 변화율이다.
따라서, 이상 설명한 본 발명은, (1) 비저항이 낮고 안정된 재료로 형성된 전극 배선을 갖는 반도체 장치와 이 반도체 장치의 제조 방법, (2) 내약품성이 높은 재료로 형성된 전극 배선을 갖는 반도체 장치와 이반도체 장치의 제조 방법, 및 (3) 절연성이 높은 양극산화막을 제공하는 재료로 형성된 전극 배선을 갖는 반도체 장치와 이 반도체 장치의 제조 방법을 제공하는 이점을 갖는다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명하면 다음과 같다.
(실시예 1)
제1도는 본 발명의 제1실시예에 따른 TFT의 평면도이고, 제2도는 제1도의 A-A선 단면도이다.
제1,2도에 표시된 바와 같이, TFT에는 절연기판(1)상에1 200∼400nm의 두께로 제공된 게이트전극 배선(3)의 일부로서의 게이트전극(2)이 있다. 게이트전극(2)을 갖는 게이트전극 배선(3)은 스퍼터링법 등을 이용해 Ta와 Nb의 합금으로 형성된다. 게이트전극 배선(3)상에서, 게이트전극 배선(3)의 표면을 양극산화하면 절연 양극산화막(4)이 형성다. 양극산화반응은 수성 타르타르산암모늄, 수성 붕산암모늄 또는 수성 인산압모늄 등의 화성 용액을 이용해 실행된다.
이어서, 양극산화막(4)이 형성된 절연기판(1)의 전면을 덮도록 300∼400nm 두께의 게이트 절연막(5)을제공한다. 이 게이트 절연막은 스퍼터링법이나 CVD(화학적 증착)법에 의해 SiNx(X=0.5∼1.5) 등으로 형성된다. 게이트 절연막(5)과 양극산화막(4) 때문에 제1실시예의 TFT가 2층 절연 구조로 된다. 게이트 절연막(5)을 SiNx 대신에 SiO₂, SiON 등으로 형성할 수도 있다.
게이트 절연막(5)중 게이트전극(2) 위의 부분과 그 주위에는 20∼60nm 두께의 반도체층(6)이 제공된다. 이 반도체층(6)은 CVD법과 에칭을 이용해 non 도프된 a-Si 반도체로 이루어진다. 이 반도체층(6)의 양단에는 약 40nm 두께의 접점층(8,8')이 각각 제공된다. 이들 접점층(8,8')은 CVD법과 에칭에 의해 인을 도프한 a-Si(n+a-Si) 반도체로 형성된다. 반도체층(6)중에서 게이트전극(2) 위에 있는 부분에는, 접정층(8,8')으로 일부분이 덮게되는 에칭방지층(7)을 SiNx로 형성할 수 있다. 이 에칭방지층(7)은 접점층( 8,8')의 형성에 사용된 에칭제로부터 반도체층(6)을 보호한다.
또한, 접점층(8,8')을 피복하도록 200∼300nm 두께로 소스전극(9)과 드레인전극(11)을 각각 배치한다. 소스전극(9)은 소스전극 배선(10)의 연장부로 이루어진다. 소스전극(9)을 포함하는 소스전극 배선(10)은 스퍼터링법에 의해 Mo, Ti, Cr 등의 재료로 형성된다. 드레인전극(11)도 마찬가지다.
제1실시예에 따른 TFT에서, 게이트전극(2)을 포함하는 게이트전극 배선(3)은 안정된 체심입방구조를 갖는 Ta와 Nb의 합금으로 형성된다. 구체적으로는, Nb는 체심입방 격자에만 존재하고 Ta에 균일하게 용해된다. 따라서, Ta 역시 안정된 체심입방구조인 α상을 갖는다. 그 결과, 게이트전극 배선(3)의 비저항은약 40μ·cm 정도로 낮고 안정하다.
표 1에는 에칭제로 사용할 수 있는 내약품성을 갖는 Nb, Ta, A1의 저항이 표시되어 있다. 이 값은 분당 에칭속도를 나타낸다.
[표 1]
표 1에서 알 수 있듯이, Nb와 Ta는 둘다 플루오르화수소산과 질산의 혼합 용액에만 에칭되고 다른 에칭제에는 에칭되지 않는다. 따라서, Ta와 Nb의 합금도 플루오르화수소산과 질산의 혼합 용액에만 에칭된다. 그러므로, 게이트전극 배선(3)을 형성한 뒤, TFT 구조를 제조하는 그 다음 단계들에서는 여러가지 에칭제를을 사용할 수 있다. 그래서, Ta와 Nb의 합금으로 구성된 게이트전극 배선을 갖는 반도체 장치는 우수한 가공성을 보여준다.
제1실지예의 TFT에서, 절연충은 양극산화막(4)과 게이트 절연막(5)의 2충 구조를 갖기 매문에, 전류누설이 효과적으로 방지되어, 하자품의 발생율이 감소되고 수율이 향상된다.
(실시예 2)
제3도는 본 발명의 제1실시예에 따른 TFT의 평면도이고, 제4도는 제3도의 B-B선 단면도이다.
본 발명에 따른 제2실시예의 TFT는 게이트전극 배선(3)의 일부분으로서의 게이트전극(2) 대신에 게이트전극 배선(23)의 일부분으로서 케이트전극(22)을 제공한다는 점에서만 제1실시예의 TFT와 구별된다. 게이트전극(22)을 갖는 게이트전극 배선(23)은 하부층으로서의 Ta와 Nb의 합금층(24)과 상부층으로서의 Ta층(25)의 2층 구조를 갖는다. 합금층(24)은 스퍼터링법과 에칭 등에 의해 절연기판(1)상에 수 nm에서 20nm까지의 두께로 형성된다. Ta층(25)은 마찬가지 방법으로 약 300nm의 두께로 형성된다.
제1실시예에서처럼 Ta와 Nb의 합금의 단층 구조로만 게이트전극 배선을 형성할 경우, Ta와 Nb는 서로 불순물로 작용한다. 그 결과, 제1실시예의 게이트전극 배선(3)의 비저항은 적어도 약 40μ·cm이다. 제2실시예에서처럼 2층 구조로 게이트전극 배선을 형성하면, 체심입방구조를 갖는 합금층(24)이 Ta층(25)에 영향을 준다. 따라서, Ta층(25) 역시 체심입방구조인 α상을 갖는다. 그 결과, 게이트전극 배선(23)의 비지항은 약 20μ·cm 정도로 극히 낮아진다.
표 1에서 알 수 있듯이, Ta와 Nb의 합금층(24)의 내약품성은 거의 Ta층(25)과 마찬가지로 높다. 따라서, 합금층(24)이 Ta층(25)보다 더 에칭되지 않기 때문에, Ta층(25)보다 합금층(24)이 더 에칭되는 오버행 형상으로 되지 않는다. 그외에, 합금층(24)의 두께가 수 nm 내지 20nm 정도로 얇기 때문에, 이 합금층(24)을 갖는 게이트전극 배선(23)을 종래 알려진 2층 전극 배선보다 더 얇게 만들 수 있다. 따라서, 2층 구조로 된 게이트전극 배선(23)을 게이트 절연막(5) 등의 보호층으로 충분히 피복할 수 있다.
더욱이, 합금층(24)과 Ta층(25) 사이의 밀착성이 양호하기 때문에, 2층 구조임에도 정밀도를 더 높이기위한 미세가공처리가 가능하다
절연 양극산화막(4)이 게이트전극 배선(23) 위에 형성되기 때문에, 양극산화막(4)과 그 위에 배치된 게이트 절연막(5)이 2층 절연 구조를 형성한다. 따라서, 전류누설로 인한 하자품의 발생이 효과적으로 방지되어, 수율이 향상된다.
(실시예 3)
본 발명에 따른 제3실시예의 TFT는, 게이트전극(2)을 갖는 게이트전극 배선(3)을 Nb로 형성한 점에서 제 1실시예와 구별된다. 제 3 실시예의 TFT가 구조적으로 제 1실시예의 TFT와 동일하기 때문에, 제1,2도와 동일한 참조번호를 사용한다.
스퍼터링법을 이용해 Nb로 형성된 게이트전극 배선(3)의 특징을 제5∼8도에 도시하였다.
제5∼8도 각각은, 입력 스퍼터링 전력(kW)과 게이트전극 배선(3)의 비저항(μ·cm)의 관계(제5도), 기체 스퍼터링 압력(Pa)과 게이트전극 배선(3)의 비저항(μ·cm)의 관계(제6도), 기판 온도(U)와 게이트전극 배선(3)의 비저항(μ·cm)의 관계(제7도), 및 스퍼터링에 사용된 Ar 기체의 유량(SCCM)과 게이트전극 배선(3)의 비저항(μ·cm)의 관계(제8도)를 도시한 것이다. 제5도에 도시된 바와 같이, Nb로형성된 게이트전극 배선(3)의 비저항은 입력 스퍼터링 전력이 감소될 때 약간 증가된다. 그러나, 이 비저항은 일반적으로 안정되어 있고 어떤 경우에도 20∼25μΩ·cm 정도의 낮은 범위에 있다·
표 1로부터 알 수 있듯이, Nb는 플루오르화수소산과 질산의 혼합 용액에만 에칭되고 다른 어떤 에칭제에도 에칭되지 않는다. 따라서, 제3실시예의 Nb로 된 전극 배선의 내약품성이 높아서, 게이트전극 배선을 갖는 반도체 장치의 가공성이 우수하다.
Nb는 Al에 생기는 힐억(hiIlock)이나 마이그레이션(migration) 등의 현상이 거의 발생하지 않는다는 점에서 전극 배선 재료로서 역시 유리하다.
게다가, 건식 에칭법을 이용할 경우에는, CF₄와 O₂로 Nb를 에칭할 수 있다.
Nb로 이루어진 게이트전극 배선(3)은 수성 타르타르산암모늄, 수성 붕산암모늄 또는 수성 인산암모늄 등의 화성 용액을 이용해 양극산화될 수도 있다.
제3실시예에서는 게이트전극 배선(3)을 Nb로 형성하였지만, Nb를 주성분으로 하는 금속으로도 동일한 효과를 얻을 수 있다. Nb를 주성분으로 하는 금속으로는 질소를 도프한 Nb가 바람직하다
제3실시예로부터 알 수 있듯이, Nb로 형성된 게이트전극 배선의 비저항은 낮고 안정하다. Nb는 또한 힐억이나 마이그레이션 현상이 생기지 않는다는 이점도 갖는다.
(실시예 4,5의 개요)
체심입방구조를 갖는 Nb는 양극산화될 때 일반적으로 비정질 산회니오븀을 발생시킨다고 알려졌다. 그러나, 통상의 조건하에 Nb 게이트전극 배선에 양극산화반응을 하는 동안에는 겨우 100V의 화성전압에도 미소 결정이 생기기 쉽다. 이렇게 얻어진 양극산화된 Nb막은 미소 결정과 비정질 부분 사이의 경계면에 결함부를 발생시킨다. 이 결함부 때문에 누설전류가 생겨, 주울 열을 발생시키고 양극산화막을 열화시킬 수 있다. 양극산화막이 열화되면 누설전류가 증가하여, 절연파괴가 생기기 쉽다. 따라서, 절연파괴를 방지하려면, 양극산화막을 두껍게 할 수 없다. 이런 이유로, Nb는 게이트전극 배선 재료로서 대개 비실용적이었다.
본 발명의 실시예 4,5는 절연파괴를 해결할 수 있는 양극산화법을 제공하는 것이다. 양극산화반응은 불필요하게 오랫동안 고전압을 인가하지 않고도 절연기판상의 Nb로 형성된 전극 배선의 표면에서 실행된다. 이 목적으로, Nb 양극산화막을 거의 완성했을 때 양극산화반응을 중단한다. 실질적으로는, dR/dt=(V/I²)·(-dI/dt)로 표시된 전극 배선의 단위시간당 저항 변화율이 소정값 미만, 바람직하게는 7.0×10³·cm²/sec 미만이 되기 전에 양극산화반응이 중단되고, 이 상태에서 화성전압을 얻는다. 이렇게 하여, 충분한 두께의 양극산화막을 형성하는 동안 양극산화막의 절연파괴를 방지할 수 있다.
상기 방식으로 양극산화반응을 수행하려면, 다음 4가지 방법중 적어도 한가지 방법을 이용해서 전극 배선을 형성하는 것이 바람직하다. 4가치 방법 모두, 스퍼터링법을 이용해 Nb를 증착한다.
(방법 1)
불활성 기체 분위기에서 Nb를 증착하여 먼저 Nb층을 형성한 다음, 이 층을 패턴화하여 제1Nb 전극 배선층을 얻는다. 이어서, 질소를 포함하는 불활성 기체 분위기에서 제1전극 배선층에 Nb를 증착하여 제2Nb층을 형성한 다음, 이 층을 패턴화하여 질소가 도프된 제2Nb 전극 배선층을 얻는다
(방법 2)
질소를 포함하는 불활성 기체 분위기에서 Nb를 증착하여 Nb층을 형성한 다음, 이 층을 패턴화하여 질소가 도프된 Nb 전극 배선을 얻는다.
(방법 3)
불활성 기체 분위기에서 Nb를 증착하여 Nb층을 형성한 다음, 이 층을 패턴화하여 제1Nb 전극 배선층을 얻는다. 이어서, 2nm/sec 이하의 속도로 불활성 기체 분위기에서 제1전극 배선층에 Nb를 증착하여 제2Nb층을 형성한 다음, 이 제2Nb층을 페턴화하여 제2Nb 전극 배선층을 얻는다.
(방법 4)
2nm/sec 이하의 속도로 불활성 기체 분위기에서 Nb를 증착하여 Nb층을 형성한 다음, 이 층을 패턴화하여 Nb 전극 배선을 얻는다.
방법 1,2에서, 질소를 포함하는 불활성 기체는 질소 이외의 다른 기체에 대한 질소의 유량비를 0.08 : 0.3로 하여 준비하는 것이 바람직하다.
방법 1∼4중의 어느 하나를 이용해도, 뒤에 양극산화될 전극 배선 부분의 Nb 결정도가 감소된다. Nb 결정도가 낮으면 양극산화막에 미소 결정의 발생이 억제되어, 전류누설의 발생이 감소된다. 따라서, 100V 이상의 화성전압에도 양극산화막의 절연파괴를 방지할 수 있다. 이렇게 하면 충분한 두께를 갖는 양극산화막을 형성할 수 있다. 또한, 방법 1∼4중 2 이상의 방법의 조건들을 조합하여, 전극 배선의 양극산화 가능 부분에 미소 결정이 생기는 것을 더 억제할 수 있다.
양극산화반응 뒤에, 전극 배선을 열처리할 수 있다. 이 열처리 반응은 60∼120분 동안 150∼250℃의 온도에서 실시하는 것이 바람직하다. 이런 열처리로 인해 양극산화막에 수분이 감소되어, 양극산화막의 절연성이 향상된다.
(실시예 4)
본 발명에 따른 실시예 4는 질소가 도프된 Nb 전극 배선을 갖는 TFT에 관한 것이다. 이 점만 제외하고는, 실시예 4의 TFT의 구조는 실시예 3의 TFT와 동일하다. 이런 전극 배선은 다음과 같이 제조되었다.
먼저, 압력 4.0×10-1 Pa, Ar 기체의 유량 50 SCCM, N₂ 기체의 유량 10 SCCM, 기판 온도 200℃, 증착 속도 1.8nm/sec의 조건하에, DC 마그네트론 스퍼터링 장치를 이용해 절연기판(1)상에 Nb층을 형성했다. 이어서, 이 Nb층을 패턴화하여 질소를 도프한 Nb 전극 배선을 얻었다.
그 뒤, 초기 전류밀도 2.0×10-4A/㎠ 및 화성전압을 얻은 후 60분의 화성기간이란 조건하에, 화성용액으로서 물과 에틸렌 글리콜의 2 : 1 혼합물에 용해된 1%의 타르타르산암모늄 용액을 이용해 전극 배선을 양극산화하였다. 화성전압 V=160[V], 전류밀도 I=7.0×10-6[A/㎠], 단위시간당 전류밀도 변화율 dI/dt=-2.3×10-9[A/㎠·sec]일 때 양극산화를 중단했다. 이들 값으로부터, 단위 시간당 저항 변화율은dR/dt=7. 5×10³[·㎠/sec]이다. 양극산화반응 동안에 화성용액에서 미세한 방전이 발생하는 것을 막기위해 화성용액에 에틸렌 글리콜을 첨가했다.
제9도에 도시된 겻은, 상기 방식으로 얻어진 Nb 양극산화막과 일반적인 Ta 양극산화막의 전개강도[MV/cm] 및 누설전류밀도[A/cm2]사이의 관계이다. 제9도에 도시된 바와 같이, Nb 양극산화막의 절연파괴가 일어나는 전계강도는 그 양극산화막을 양극으로 사용했을 때는 3.25MV/cm이고 음극으로 사용했을때는 1.5MV/cm이다. 이들 값은, Nb 양극산화막의 내전압이 통상적인 Ta 양극산화막만큼 높음을 의미한다. Nb 양극산화막의 누설전류밀도는 80V에서 10-7A/㎠였다. 이 결과로부터 알 수 있듯이, 실시예 4에서 얻어진 Nb 양극산화막의 누설전류는 낮고 내절연파괴성은 높다.
비교를 위해, TFT용의 다른 전극 배선을 다음과 같이 제조했다.
먼저, 압력 4.0×10-1Pa, 입력 전력 3kW, Ar 기체의 유량 50 SCCM, 기판 온도 200℃, 증착 속도 5.2nm/sec의 조건하에, DC 마그네트론 스퍼터링 장치를 이용해 절연기판(1)상에 Nb층을 형성했다. 이어서,이 Nb층을 패턴화하여 Nb로 이루어진 전극 배선을 얻었다.
그 뒤, 초기 전류밀도 4.0×10-4A/㎠ 및 화성전압 160V란 조건하에, 화성용액으로서 물과 에틸렌 글리콜의 2 : 1 혼합물에 용해된 1%의 타르타르산암모늄 용액을 이용해 전극 배선을 양극산화하였다.
제10도에 도시된 것은 화성 전압을 얻은 후의 시간과 Nb 양극산화막의 평면저항 사이의 관계이다. 제10도에서 알 수 있는 바와 같이, 화성 전압을 얻은 후 15분 뒤에 Nb 양극산화막의 절연파괴가 일어나기 시작했다. 이때, Nb 양극산화막의 단위 시간당 저항 변화율은 7.0×10³·㎠/sec이었다.
(실시예 5)
제11도에 도시된 것은 본 발명의 실시예 5에 따른 TFT 어레이를 이용한 액티브 매트릭스 기판이다. 제11도에 도시된 바와 같이, 액티브 매트릭스 기판에는 다수의 게이트전극 배선들(32)과 이 배선들(32)과 교차하는 다수의 소스전극 배선들(33)이 있다. 배선들(32,33)은 모두 유리 절연판(31)상에 배치된다. 게이트전극 배선(32)과 소스전극 배선(33)으로 이루어진 영역들 각각은 화소전극(34)을 갖는다. 각 화소전극(34)은 이들의 모퉁이에 배치된 TFT(35)에 전기접속된다. 각각의 TFT(35)에는 게이트전극 배선(32)에서 화소전극(34)을 향해 돌출한 계이트전극(23a), 소스전극 배선(33)에서 화소전극(34)을 향해 돌출한 소스전극(33a), 및 드레인전극(36)이 있다.
이상의 구조로 된 액티브 매트릭스 기판의 제조법을 제11도의 C-C선 단면도들인 제12a∼12i도를 참조해 설명하면 다음과 같다.
불활성 기체 분위기에서 스퍼터링법을 이용해 유리 절연판(31)에 100∼200nm 두께의 Nb층(37)을 형성한다. 이어서, 리소그래픽 방법으로 Nb층(37)에 게이트전극 배선(32)의 패턴으로 저항막을 형성하고, 이 저항막으로 피복되지 않은 Nb층(37)부분을 에칭하여, 지12a도에 도시된 바와 같이 게이트전극(32a)를 갖는 게이트전극 배선(32)의 패턴으로, Nb층(37)을 성형한다.
상기 패턴화된 Nb층(37)을 갖는 유리 절연판(31)에는, 질소를 포함하는 불활성 기체 분위기에서 스퍼터링법으로 질소를 도프한 다른 Nb층(38)을 형성한다. lkW의 입력전력으로 스퍼터링을 실시한다. Ar 기체의 유량에 대한 N₂ 기체의 유량비는 0.08∼0.3이 바람직하고, 이 경우에는 0.l6이다. 증착속도는 2nm/sec이하가 바람직하고, 이 경우에는 2nm/sec이다. 이어서, 리소그래픽 방법으로 게이트전극 배선(32)의 패턴으로 Nb층(38)에 저항막을 형성하고, 이 저항막으로 피복되지 않은 Nb층(38)부분을 에칭하여, 제12b도에 도시된 바와 같이 게이트전극(32a)을 포함하는 게이트전극 배선(32)의 패턴으로 Nb층(38)을 성형한다.
다음에, 화성전압이 100∼180V이고 초기 전류밀도가 1.0∼8.0×10-4A/㎠인 조건하에서 3%의 타르타르산암모늄 용액을 화성 용액으로 이용해 질소가 도프된 Nb층(38)을 양극산화한다. 양극산화막의 단위 시간당 저항 변화율이 7.0×10³·㎠/sec 미만이 되기 전에 양극산화반응이 중단된다·
그 결과, 질소가 도프된 Nb층(38)의 거의 전체가 양극산화막(39)으로 변화된다. 따라서, Nb층(37)과 양극산화막(39)을 갖는 게이트전극 배선(32)이 제12c도와 같이 형성된다. 그 후, 상기 방식으로 얻어진 양극산화막을 60 내지 120분 동안 l50 내지 250℃ 범위의 온도로, 이 경우에는 60분동안 200℃로 가열하는 것이 바람직하다.
게이트전극(32a)을 포함하는 게이트전극 배선(32)을 갖는 유리 절연판(31)의 전면 위에, 스퍼터링법이나 CVD법을 이용해 약 300nm의 두께로 SiNx를 증착하여 제12d도에 도시된 것 같은 게이트 절연막(40)을 형성한다.
유리 절연막(40)의 전면에, 플라즈마 CVD법을 이용해 각각 약 39nm 및 200nm의 두께로 a-Si와 SiNx를 차례대로 증착한다. 이어서, 에칭법을 이용해, 제12a도에 도시된 것처럼, 반도체 층(41)과 에칭 방지층(42)을 형성한다.
이렇게 얻어진 적층의 전면에, 플라즈마 CVD법을 이용해 약 100nm의 두께로 인으로 도프된 a-Si를 배치한다. 이어서, 에칭법을 이용해, 제12f도에 도시된 것과 같이 중앙 상단부를 제외한 에칭방지층(42)과 반도체 층(41)을 피복하도록 a-Si층(43)을 형성한다.
이렇게 얻어진 적층의 전면에, 스퍼터링법을 이용해 약 300nm의 두께로 Mo를 배치한다. 이어서, 에칭법을 이용해, 제12g도에 도시된 것과 같이 소스전극(33a)을 포함하는 소스전극 배선(33)과 드레인전극(36)을 형성한다.
이렇게 얻어진 적층의 전면에, 스퍼터링법을 이용해 산화인듐 주석을 배치한다. 이어서, 에칭법을 이용해, 제12h도에 도시된 것과 같이, 드레인전극(36)과 일부 중첩되도록 화소전극(34)을 형성하고, 또한 소스전극(33a)과 일부 중첩되도록 산화인듐 주석 막(44)을 형성한다.
마지막으로, 이렇게 얻어진 적층의 전면에, 플라즈마 CVD법을 이용해 SiNx를 증착하여 보호막(45)을 형성한다. 이렇게 하여, 제12i도에 도시된 것처럼 TFT를 갖는 액티브 매트릭스 기판을 제조한다.
이상의 방식으로 제조된 액티브 매트릭스 기판의 비저항은 Nb를 주성분으로 하는 게이트전극 배선(32) 때문에 극히 낮고 안정하다. 더욱이, Nb 양극산화막에 질소가 도포되기 때문에, 절연성이 향상되고 누설전류가 거의 발생하지 않는다.
본 발명은 실시예 1 내지 6에서 TFT에 옹용되었지만, 다른 반도체 장치에 응용될 수도 있다.
본 발명의 한 특징에 따르면, Ta와 Nb의 합금, Nb 또는 Nb를 주성분으로 하는 금속으로 전극 배선을 형성한다. 이들 모든 재료는 표 1을 참조해 설명한 바와 같이 내약품성이 우수하고 특정 에칭제에만 에칭된다. 전극 배선을 형성한 뒤에는 적층이 쉽게 실시된다. 이 결과, 전극 배선 등을 포함하는 반도체 장치의 가공성이 우수하다.
Nb나 Nb를 주성분으로 하는 금속으로 이루어진 전극의 비저항은 Ta와 Nb의 합금으로 형성된 전극 배선의 비저항보다 훨씬 낮고 안정하다. 반면에, Ta와 Nb의 합금으로 형성된 전극 배선은 Nb 또는 Nb를 주성분으로 하는 금속으로 이루어진 전극보다도 플루오르화 수소산과 질산의 혼합 용액에 대해 훨씬 더 저항성이 있다.
본 발명의 다른 특징에 따르면, 전극 배선은 Ta와 Nb의 합금으로 형성된 하부층과 Ta로 형성된 상부층을 포함한다. 이 전극 배선의 상하 층돌 사이의 밀착성은 하부층이 Nb로 형성되고 상부층이 Ta로 형성된 일본국 특허 공개 공보 90-106723호 공보에 기재된 것보다 훨씬 우수하다. 이런 이유로, 본 발명에 따른 전극 배선은 아주 정밀하게 미세가공 처리를 할 수 있다.
더욱이, 본 발명에 따른 Ta와 Nb의 합금인 하부층은 종래 기술에 따른 Nb 상부층보다 플루오르화 수소산과 질산의 혼합 용액에 대해 훨씬 더 저항성이 있다. 이 때문에 하부층이 상부층보다 더 에칭되는 것이 방지되어 상부층이 하부층에 대해 오버행 형상으로 되지 않는다. 그 외에, 하부층이 20nm 이하로 얇기 때문에, 모든 전극 배선을 충분히 얇게 만들 수 있다. 따라서, 본 발명의 2층 구조의 전극 배선을 절연막으로써 쉽게 피복할 수 있다.
Ta로 형성된 상부층과 Ta와 Nb의 합금으로 형성된 하부층을 같은 에칭제로 에칭할 수 있기 때문에, 전극 배선을 형성한 뒤에 적층을 쉽게 실행할 수 있어, 이런 전극 배선을 포함하는 반도체 장치의 가공성이 우수해진다.
본 발명에 따른 전극 배선은 게이트 절연막 외에도 게이트 전극 배선상에 형성된 양극산화막을 포함할 수있다. 양극산화막과 게이트 절연막을 갖는 2층 절연 구조의 반도체 장치에서는 누설전류의 발생이 상당히 감소되어 수율이 향상된다.
본 발명의 또다른 특징에 따르면, Nb 또는 Nb를 주성분으로 하는 금속으로 전극 배선을 형성하고, 양극산화막의 단위 시간당 저항 변화율이 7.0×10³·㎠/sec 미만이 되기 전에 양극산화반응을 중단한다. 이때문에, 화성전압이 100V 이상일 때도 양극산화막의 절연파괴를 방지하여, 층분한 두께의 양극산화막을 헝성할 수 있다.
본 발명의 또다른 특징에 따르면, 뒤에 양극산화될 Nb의 적어도 일부분을 다음 방법들중의 적어도 한가지 방법을 이용해 증착한다. (1) 질소를 함유하는 불활성 기체의 분위기에서의 스퍼터링법 ; 및 (2) 2nm/sec 이하의 증착속도에서 불활성 기체 분위기에서의 스퍼터링법, 이들 Nb 증착법에 의하면 상기 부분에서의 Nb의 결정도가 효과적으로 낮아진다. 이처럼 결정도가 낮은 Nb를 함유하는 전극 배선의 양극산화반응으로 미소 결정의 발생이 상당히 감소된 Nb 양극산화막이 생긴다. 그 결과, Nb 양극산화막의 절연파괴를 방지할 수 있다. 예를들어 60 내지 120분 동안 150∼250℃의 온도범위에서 이런 양극산화막을 열처리하면 그 절연성이 더 향상된다.

Claims (29)

  1. 절연기판 ; 및 상기 절연기판의 영역에 제공된 전극 배선 ; 을 포함하고, 상기 전극 배선이 Ta와Nb의 합금, Nb 밋 Nb를 주성분으로 하는 금속중에서 선택한 재료로 형성됨을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, Nb를 주성분으로 하는 상기 금속은 질소가 도포된 Nb임을 특징으로
    하는 반도체장치.
  3. 제1항에 있어서, 상기 전극 배선의 양극산화반응에 의해 형성되는 산화막이 그 전극 배선의 표면에 제공됨을 특징으로 하는 반도체장치.
  4. 절연기판 ; 및 상기 절연기판의 영역에 제공되고, 하부층과 상부층의 2층 구조를 가지며, 하부층이 상부층보다 상기 절연기판에 더 가까이 있는 전극 배선 ; 을 포함하고, 상기 하부층은 Ta와 Nb의 합금으로 형성되고, 상기 상부층은 Ta로 형성됨을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 하부층의 두께가 최대 20nm임을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 전극 배선의 양극산화반응에 의해 형성되는 산화막이 그 전극 배선의 표면에 제공됨을 특징으로 하는 반도체 장치.
  7. 절연기판, 상기 절연기판의 영역에 제공된 게이트전극 배선 ; 상기 게이트전극 배선을 갖는 상기 절연기판의 표면에 제공된 게이트 절연막 ; 상기 게이트 절연막중에서 상기 게이트전극 배선 위에 있는 부분에 제공된 반도체 층 ; 및 상기 반도체 층에 둘다 부분적으로 중첩되는 소스전극과 드레인전극 ; 을 포함하고, 상기 게이트전극 배선은 Ta와 Nb의 합금, Nb, 및 Nb를 주성분으로 하는 금속중에서 선택한 재료로 형성됨을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, Nb를 주성분으로 하는 상기 금속이 질소가 도프된 Nb임을 특징으로 하는 반도체장치.
  9. 제7항에 있어서, 상기 게이트전극 배선의 양극산화반응에 의해 형성되는 산화막이 상기 게이트 절연막과 상기 게이트전극 배선 사이에 제공됨을 특징으로 하는 반도체 장치.
  10. 절연기판 ; 상기 절연기판의 영역에 제공되고, 하부층과 상부층의 2층 구조를 가지며, 하부층은 상부층보다 상기 절연기판에 더 가까이 있는 게이트전극 배선 ; 상기 게이트전극 배선을 갖는 상기 절연기판의 표면에 제공되는 게이트 절연막 ; 상기 게이트 절연막중에서 상기 게이트전극 배선 위에 있는 부분에 제공된 반도체 층 ; 및 상기 반도체 층에 둘다 부분적으로 중첩되는 소스전극과 드레인전극 ; 을 포함하고, 상기 하부층은 Ta와 Nb의 합금으로 형성되고, 상기 상부층은 Ta로 형성됨을 특징으로 하는 반도체 장치
  11. 제10항에 있어서, 상기 하부층의 두께가 최대 20nm임을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 게이트전극 배선의 양극산화반응 의해 형성되는 산화막이 상기 게이트 절연막과 상기 게이트전극 배선 사이에 제공됨을 특징으로 하는 반도체 장치.
  13. 질소를 함유하는 불활성 기체 분위기에서 스퍼터링법으로 절연기판상에 질소가 도프된 Nb 함유층을 형성한 다음, 이 층을 패턴화하여 상기 절연기판의 영역에 전극 배선을 형성하는 단계 ; 및 상기 전극 배선중에 적어도 표면을 갖는 부분에 양극산화반응으로 산화막을 형성하는 단계 ; 를 포함함을 특징으로 하는반도체 장치 제조 방법.
  14. 제13항에 있어서, 질소이외의 불활성 기체에 대한 질소의 유량비를 0.08·0.3로 하여 질소와 질소이외의 불활성 기체를 공급함으로써 상기 질소 함유 불활성 기체 분위기를 제공하는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 최대 2nm/sec의 증착속도로 스퍼터링법에 의해 절연기판에 Nb 함유층을 형성한 다음, 이 층을 패턴화하여 상기 절연기판의 영역에 전극 배선을 형성하는 단계 ; 및 상기 전극 배선중에 적어도 표면을 갖는 부분에 양극산화반응으로 산화막을 형성하는 단계 ; 를 포함함을 특징으로 하는 반도체 장치 제조 방법.
  16. 스퍼터링법에 의해 절연기판에 Nb 함유층을 형성한 다음, 이 층을 패턴화하여 상기 절연기판의 영역에 전극 배선을 헝성하는 단계 ; 및 상기 전극 배선중에 적어도 표면을 갖는 부분에 양극산화반응으로 산화막을 형성하는 단계 ; 를 포함하고, 화성 전압을 얻은 상태에서, dR/dt=(V/I²)·(-dI/dt)로 표시된 단위 시간당 산화막의 저항 변화율이 7.0×10³·㎠/sec 미만이 되기 전에 상기 양극산화반응을 중단하며, 여기서 R은 산화막의 저항(·㎠)이고, t는 시간(sec)이며, V는 화성 전압(V)이고, I는 전류밀도(A/㎠)이며, dI/dt는 단위 시간당 전류밀도의 변화율임을 특징으로 하는 반도체 장치 제조 방법
  17. 제16항에 있어서, 상기 스퍼터링이 질소를 함유하는 불활성 기체 분위기에서 실행됨을 특징으로 하는 반도체 장치 제조 방법.
  18. 제17항에 있어서, 질소이외의 불활성 기체에 대한 질소의 유량비를 0.08 : 0.3로 하여 질소와 질소이외의 불활성 기체를 공급함으로써 상기 질소 함유 불활성 기체 분위기를 제공하는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제16항에 있어서, 상기 층이 최대 2nm/sec의 증착속도로 형성됨을 특징으로 하는 반도체 장치 제조방법.
  20. 제16항에 있어서, 60∼120분 동안 150∼250℃의 온도범위에서 상기 산화막을 형성한 뒤에 상기 전극배선을 갖는 상기 절연기판을 가열하는 단계를 더 포함함을 특징으로 하는 반도체 장치 제조 방법.
  21. Nb 함유 제1층을 스퍼터링법을 이용해 절연기판상에 형성한 다음 이 제1층을 패턴화하여 절연기판의 영역에 제1배선층을 형성하는 단계 ; 질소를 함유하는 불활성 기체의 분위기에서 상기 제1배선층을 갖는 상기 절연기판상에 스퍼터링법을 이용해 질소가 도프된 Nb 함유 제2층을 형성한 다음, 이 제2층을 패턴화하여 제1배선층 위에 제2배선층을 형성함으로써, 2층 구조의 전극 배선을 절연기판의 영역에 형성하는 단계 ; 및 상기 전극 배선층에 적어도 표면을 갖는 부분에 양극산화법으로 산화막을 형성하는 단계 ; 를포함함을 특징으로 하는 반도체 장치 제조 방법.
  22. 제21항에 있어서, 질소이외의 불활성 기체에 대한 질소의 유량비를 0.08 : 0.3로 하여 질소와 질소이외의 불활성 기체를 공급함으로써 상기 질소 함유 불활성 기체 분위기를 제공하는 것을 특징으로 하는 반도체 장치 제조 방법.
  23. Nb 함유 제1층을 스퍼터링법을 이용해 절연기판상에 형성한 다음, 이 제1층을 페턴화하여 상기 절연기판의 영역에 제1배선층을 형성하는 단계 ; 상기 제1배선층을 갖는 절연기판상에 스퍼터링법을 이용해 최대 2nm/sec의 증착 속도로 Nb 함유 제2층을 형성한 다음, 이 제2층을 패턴화하여 제l배선층 위에 제2배선층을 형성함으로써, 2층 구조의 전극 배선을 절연기판의 영역에 형성하는 단계 ; 및 상기 전극 배선중에서 적어도 표면을 갖는 부분에 양극산화반응으로 산화막을 형성하는 단계 ; 를 포함함을 특정으로 하는반도체 장치 제조 방법.
  24. Nb 함유 제1층을 스퍼터링법에 의해 절연기판상에 형성한 다음, 이 제1층을 패턴화하여 절연기판의 영역에 제1배선층을 형성하는 단계 ; 상기 제1배선층을 갖는 상기 절연기판상에 스퍼터링법을 이용해Nb 함유 제2층을 형성한 다음, 이 제2층을 패턴화하여 제1배선층 위에 제2배선층을 형성함으로써, 2층 구조의 전극 배선을 상기 절연기판의 영역에 형성하는 단계 , 및 상기 전극 배선중에서 적어도 표면을 갖는 부분에 양극산화법으로 산화막을 형성하는 단계 ; 를 포함하고, 화성 전압을 얻은 상태에서, dR/dt=(V/I²)·(-dI/dt)로 표시된 단위 시간당 산화막의 저항 변화율이 7.0×10³·㎠/sec 미만이 되기 전에 상기 양극산화반응을 중단하고, 여기서 R은 산화막의 저항(·㎠)이고, t는 시간(sec)이여, V는 화성 전압(V)이고, I는 전류밀도(A/㎠)이며, dI/dt는 단위 시간당 전류밀도의 변화율임을 특징으로 하는 반도체장치 제조 방법
  25. 제24항에 있어서, 상기 제2배선층을 형성하는 스퍼터링을 질소 함유 불활성 기체 분위기에서 실행함을 특징으로 하는 반도체 장치 제조 방법.
  26. 제25항에 있어서, 질소이외의 불활성 기체에 대한 질소의 유량비를 0.08 : 0.3로 하여 질소와 질소이외의 불활성 기체를 공급함으로써 상기 질소 함유 불활성 기체 분위기를 제공하는 것을 특징으로 하는 반도체 장치 제조 방법.
  27. 제24항에 있어서, 상기 제2층이 최대 2nm/sec의 증착속도로 형성됨을 특징으로 하는 반도체 장치 제조 방법.
  28. 제24항에 있어서, 60∼120분 동안 150∼250℃의 온도범위에서 상기 산화막을 형성한 뒤에 상기 전극배선을 갖는 상기 절연기판을 가열하는 단계를 더 포함함을 특징으로 하는 반도체 장치 제조 방법.
  29. 제24항에 있어서, 상기 제1배선층의 두께가 100∼200nm이고, 상기 제 2 배선층의 두께는 50∼200nm이며, 상기 산화막 형성 단계에서 상기 제2배선층이 완전히 양극산화됨을 특징으로 하는 반도체 창치 제조방법.
KR1019920015722A 1991-08-29 1992-08-29 반도체 장치 및 그 제조 방법 KR960006110B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP21903191A JPH0555575A (ja) 1991-08-29 1991-08-29 半導体装置
JP91-219031 1991-08-29

Publications (2)

Publication Number Publication Date
KR930005251A KR930005251A (ko) 1993-03-23
KR960006110B1 true KR960006110B1 (ko) 1996-05-08

Family

ID=16729173

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920015722A KR960006110B1 (ko) 1991-08-29 1992-08-29 반도체 장치 및 그 제조 방법

Country Status (6)

Country Link
US (1) US5594259A (ko)
EP (1) EP0530051B1 (ko)
JP (1) JPH0555575A (ko)
KR (1) KR960006110B1 (ko)
DE (1) DE69227290T2 (ko)
TW (1) TW266309B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002086B1 (ko) * 1993-04-16 1996-02-10 엘지전자주식회사 박막 트랜지스터의 제조방법
US5831694A (en) * 1995-06-14 1998-11-03 Hitachi, Ltd. TFT panel for high resolution- and large size- liquid crystal display
JP3400918B2 (ja) * 1996-11-14 2003-04-28 東京エレクトロン株式会社 半導体装置の製造方法
US6010923A (en) * 1997-03-31 2000-01-04 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device utilizing annealed semiconductor layer as channel region
TWI226470B (en) * 1998-01-19 2005-01-11 Hitachi Ltd LCD device
US6184960B1 (en) * 1998-01-30 2001-02-06 Sharp Kabushiki Kaisha Method of making a reflective type LCD including providing a protective metal film over a connecting electrode during at least one portion of the manufacturing process
TW565719B (en) * 1998-03-13 2003-12-11 Toshiba Corp Manufacturing method of array substrate for display device
US6315184B1 (en) * 1999-06-02 2001-11-13 Powermed, Inc. Stapling device for use with an electromechanical driver device for use with anastomosing, stapling, and resecting instruments
US6620655B2 (en) * 2000-11-01 2003-09-16 Lg.Phillips Lcd Co., Ltd. Array substrate for transflective LCD device and method of fabricating the same
US6825106B1 (en) * 2003-09-30 2004-11-30 Sharp Laboratories Of America, Inc. Method of depositing a conductive niobium monoxide film for MOSFET gates
JP6332019B2 (ja) * 2014-12-25 2018-05-30 セイコーエプソン株式会社 電気光学装置及びその製造方法、電子機器

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3754168A (en) * 1970-03-09 1973-08-21 Texas Instruments Inc Metal contact and interconnection system for nonhermetic enclosed semiconductor devices
FR2505070B1 (fr) * 1981-01-16 1986-04-04 Suwa Seikosha Kk Dispositif non lineaire pour un panneau d'affichage a cristaux liquides et procede de fabrication d'un tel panneau d'affichage
US4432134A (en) * 1982-05-10 1984-02-21 Rockwell International Corporation Process for in-situ formation of niobium-insulator-niobium Josephson tunnel junction devices
JPS59138390A (ja) * 1983-01-28 1984-08-08 Hitachi Ltd 超電導スイツチング装置
US4589961A (en) * 1984-08-31 1986-05-20 Sperry Corporation Aluminum mask anodization with lift-off for patterning Josephson junction devices
US4954870A (en) * 1984-12-28 1990-09-04 Kabushiki Kaisha Toshiba Semiconductor device
US4673968A (en) * 1985-07-02 1987-06-16 Siemens Aktiengesellschaft Integrated MOS transistors having a gate metallization composed of tantalum or niobium or their silicides
JPS62205656A (ja) * 1986-03-06 1987-09-10 Toshiba Corp 半導体装置
US4860067A (en) * 1986-06-20 1989-08-22 International Business Machines Corporation Semiconductor heterostructure adapted for low temperature operation
JPS63166236A (ja) * 1986-12-26 1988-07-09 Toshiba Corp 電子装置
JPH02106723A (ja) * 1988-10-17 1990-04-18 Toppan Printing Co Ltd 薄膜トランジスタアレイ
JPH031572A (ja) * 1989-05-29 1991-01-08 Fujitsu Ltd 薄膜トランジスタマトリクス及びその製造方法
KR970009491B1 (ko) * 1989-11-30 1997-06-13 가부시끼가이샤 도시바 배선재료와 이를 이용한 전자장치 및 액정표시장치

Also Published As

Publication number Publication date
US5594259A (en) 1997-01-14
DE69227290D1 (de) 1998-11-19
KR930005251A (ko) 1993-03-23
EP0530051B1 (en) 1998-10-14
EP0530051A3 (en) 1993-09-22
DE69227290T2 (de) 1999-05-12
TW266309B (ko) 1995-12-21
JPH0555575A (ja) 1993-03-05
EP0530051A2 (en) 1993-03-03

Similar Documents

Publication Publication Date Title
EP0430702B1 (en) Line material, electronic device using the line material and liquid crystal display
EP0342796A2 (en) Thin-film transistor
US5334544A (en) Method of making thin film transistors
JP2000133635A (ja) エッチング剤及びこれを用いた電子機器用基板の製造方法と電子機器
KR960006110B1 (ko) 반도체 장치 및 그 제조 방법
US5352907A (en) Thin-film transistor
JPH06235927A (ja) Ｔｆｔ−ｌｃｄ用信号線の製造方法及びその構造
JPH08248442A (ja) 液晶表示装置
JP3175225B2 (ja) 薄膜トランジスタの製造方法
JP3024387B2 (ja) 半導体装置
JP3260975B2 (ja) 半導体装置の作製方法
JP2000036603A (ja) 薄膜トランジスタの製造方法
JPH01219721A (ja) 金属絶縁物構造体及び液晶表示装置
JP3149034B2 (ja) 薄膜トランジスタ
JP3047363B2 (ja) 半導体装置およびその製造方法
JPH0546990B2 (ko)
JP2817737B2 (ja) 液晶表示装置
JP2762383B2 (ja) 薄膜トランジスタ
JPH06196700A (ja) 電子装置
JPH05152572A (ja) 金属配線、及びそれを用いた半導体装置及びｔｆｔ液晶表示装置
JPH0548101A (ja) 薄膜トランジスタの製造方法
JPH05315329A (ja) アルミニウム配線または電極の形成方法および薄膜トランジスタマトリックスの製造方法
JPH06265933A (ja) 液晶表示装置及びその製造方法
JPH05304294A (ja) 薄膜トランジスタ
JP3018128B2 (ja) 薄膜トランジスタおよびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020502

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee