JPH02106723A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
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- JPH02106723A JPH02106723A JP63261015A JP26101588A JPH02106723A JP H02106723 A JPH02106723 A JP H02106723A JP 63261015 A JP63261015 A JP 63261015A JP 26101588 A JP26101588 A JP 26101588A JP H02106723 A JPH02106723 A JP H02106723A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は液晶デイスプレィ用アクテイフマトリクスに用
いられる薄膜ｌ−ランジスタアレイに関するものである
。
いられる薄膜ｌ−ランジスタアレイに関するものである
。
（従来の技術）
近年液晶デイスプレィ特に液晶テレビ等には、各画素毎
にスイッチング用薄膜トランジスタをアレイ状に配した
アクティブマトリクス方式が用いられている。このアク
ティブマ、トリクスを構成するスインチングトランジス
タは、透過型液晶パネルへの適合性及び大型デイスプレ
ィへの可能性等の理由により半導体としてアモルファス
のシリコン（Ｓｉ）を用いた薄膜トラジスタが主流であ
る。第４図に薄膜トランジスタアレイを用いたデイスプ
レィパネルの等価回路を示す。薄膜トランジスタアレイ
は等価回路に示す様にゲーラインＲ，，Ｒ２、Ｒ３・・
Ｒ４が等間隙で平行に配置され、これらゲートラインに
直交してソースラインＣＩ、Ｃ２，Ｃ３・・・ＣＪが平
行に配置される。これらゲートラインとソースラインの
交叉位置に薄膜ｌ・ランジスタＴｉｊ が形成されｌ・
ランジスタのゲートはゲートラインに、ソスはソースラ
インに夫々接続され、トランジスタのドレインは透明電
極からなる画素電極に接続される。ゲートラインＲ，，
Ｒ２，Ｒ３・・・Ｒｉ、ソースラインＣ＋、Ｃｚ、Ｃ３
・・・Ｃｊの各１つを選択し、これらの間に電圧を印加
する事によりその選択されたゲートライン、ソースライ
ンの交叉部の薄膜トランジスタＴ１ｊがスイツチングを
して、スイツチングしたトランジスタに接続された画素
電極に電圧が印加され画素が選択表示される。
にスイッチング用薄膜トランジスタをアレイ状に配した
アクティブマトリクス方式が用いられている。このアク
ティブマ、トリクスを構成するスインチングトランジス
タは、透過型液晶パネルへの適合性及び大型デイスプレ
ィへの可能性等の理由により半導体としてアモルファス
のシリコン（Ｓｉ）を用いた薄膜トラジスタが主流であ
る。第４図に薄膜トランジスタアレイを用いたデイスプ
レィパネルの等価回路を示す。薄膜トランジスタアレイ
は等価回路に示す様にゲーラインＲ，，Ｒ２、Ｒ３・・
Ｒ４が等間隙で平行に配置され、これらゲートラインに
直交してソースラインＣＩ、Ｃ２，Ｃ３・・・ＣＪが平
行に配置される。これらゲートラインとソースラインの
交叉位置に薄膜ｌ・ランジスタＴｉｊ が形成されｌ・
ランジスタのゲートはゲートラインに、ソスはソースラ
インに夫々接続され、トランジスタのドレインは透明電
極からなる画素電極に接続される。ゲートラインＲ，，
Ｒ２，Ｒ３・・・Ｒｉ、ソースラインＣ＋、Ｃｚ、Ｃ３
・・・Ｃｊの各１つを選択し、これらの間に電圧を印加
する事によりその選択されたゲートライン、ソースライ
ンの交叉部の薄膜トランジスタＴ１ｊがスイツチングを
して、スイツチングしたトランジスタに接続された画素
電極に電圧が印加され画素が選択表示される。
一般に、この様な構造のアクティブマトリクスアレイに
於いて、ゲートラインとソースラインの交叉部に於ける
ショートが大きな問題となる。即ち、デイスプレィの大
型化及び多画素化に伴い、この交叉部が増加し、無欠陥
なアレイを得る事が困難になる。一方、画素単位の欠陥
（通常点欠点と言われる）は、ある程度発生してもあま
り画質に影響を与えず許容されるが、ゲートラインとソ
ースライン交叉部に於けるソヨートは、欠陥ラインに接
続される全画素の欠陥（線欠陥と言われる）となり、画
質を著しく劣化される為、致命的なものとなる。従って
、デイスプレィの無欠陥には、ゲートラインとソースラ
イン交叉部のショートの除去が不可欠である。
於いて、ゲートラインとソースラインの交叉部に於ける
ショートが大きな問題となる。即ち、デイスプレィの大
型化及び多画素化に伴い、この交叉部が増加し、無欠陥
なアレイを得る事が困難になる。一方、画素単位の欠陥
（通常点欠点と言われる）は、ある程度発生してもあま
り画質に影響を与えず許容されるが、ゲートラインとソ
ースライン交叉部に於けるソヨートは、欠陥ラインに接
続される全画素の欠陥（線欠陥と言われる）となり、画
質を著しく劣化される為、致命的なものとなる。従って
、デイスプレィの無欠陥には、ゲートラインとソースラ
イン交叉部のショートの除去が不可欠である。
この様なゲートラインとソースライン交叉部のショート
防止としで、第５図に示す様にゲート絶縁膜をタンタル
（Ｔａ）の酸化物とＳｉＯｘ又はＳｉＮｘの２層構造に
する事が一般的に行われる。即ち、絶縁性基板■上にゲ
ート電極兼ゲートライン■をＴａにより形成し、次に陽
極酸化法により表面酸化層■を形成する。次にゲート絶
縁層■をＳｉＯｘ又はＳｉＮｘにより形成し、さらに半
導体層■及びオーミック接触用半導体層■を形成所定の
パターンに加工した後ソース電極兼ソースライン■及び
ドレイン電極■をＡ１等により形成する。
防止としで、第５図に示す様にゲート絶縁膜をタンタル
（Ｔａ）の酸化物とＳｉＯｘ又はＳｉＮｘの２層構造に
する事が一般的に行われる。即ち、絶縁性基板■上にゲ
ート電極兼ゲートライン■をＴａにより形成し、次に陽
極酸化法により表面酸化層■を形成する。次にゲート絶
縁層■をＳｉＯｘ又はＳｉＮｘにより形成し、さらに半
導体層■及びオーミック接触用半導体層■を形成所定の
パターンに加工した後ソース電極兼ソースライン■及び
ドレイン電極■をＡ１等により形成する。
この様にゲート絶縁膜を２層構造にする事によりゲート
ラインとソースライン交叉部のショートが防止可能であ
る。
ラインとソースライン交叉部のショートが防止可能であ
る。
〔発明が解決しようとする問題点）
しかし、タンタル（Ｔａ）をゲートライン電極として使
用する場合、以下の様な問題が生ずる。即ち、Ｔａをガ
ラス基板上に薄膜として形成した場合、結晶構造がバル
クとは異なるβ−Ｔａ として形成される。バルクのＴ
ａの場合、結晶構造はα−Ｔａ と呼ばれる体心立方品
であり、抵抗率は１０−５Ωｃｍのオダーであるのに対
し、β−Ｔａ ば、結晶構造は正方品であり、抵抗率も
１０−４Ωｃｍオーダーであり非常に高抵抗である。こ
の様なβ−Ｔａ をゲートライン電極として使用した場
合、ゲートラインの抵抗値が大きくなり、トランジスタ
アレイの回路駆動動作速度が低下するので表示品位の低
下が生ずる。
用する場合、以下の様な問題が生ずる。即ち、Ｔａをガ
ラス基板上に薄膜として形成した場合、結晶構造がバル
クとは異なるβ−Ｔａ として形成される。バルクのＴ
ａの場合、結晶構造はα−Ｔａ と呼ばれる体心立方品
であり、抵抗率は１０−５Ωｃｍのオダーであるのに対
し、β−Ｔａ ば、結晶構造は正方品であり、抵抗率も
１０−４Ωｃｍオーダーであり非常に高抵抗である。こ
の様なβ−Ｔａ をゲートライン電極として使用した場
合、ゲートラインの抵抗値が大きくなり、トランジスタ
アレイの回路駆動動作速度が低下するので表示品位の低
下が生ずる。
さらに、このＴａゲートラインの低抵抗化を得る目＼
低抵抗金属（八］、Ｍｏ、Ａｕ、Ｐｔ ）をＴａ電極に
積層する事も発表されているが、この場合ゲートライン
電極の部分的陽極酸化及び他の低抵抗金属をゲートライ
ン電極の非陽極酸化部への形成の為のフォトレジスト工
程が不可避であり、工程が複雑であり歩留り不良が生し
生産コストも高くなる欠点があった。
積層する事も発表されているが、この場合ゲートライン
電極の部分的陽極酸化及び他の低抵抗金属をゲートライ
ン電極の非陽極酸化部への形成の為のフォトレジスト工
程が不可避であり、工程が複雑であり歩留り不良が生し
生産コストも高くなる欠点があった。
（課題を解決するたの手段）
本発明は、以上の様な従来法の欠点に鑑み、薄膜トラン
ジスタアレイに於いて、ゲートラインの電極を基側から
ニオブ（Ｎｂ）、 タンタル（Ｔａ）の順に積層した
後フォトプロセスにより所定の形状に形成し、陽極酸化
により表面の酸化を行い、次にＳｉ０Ｘ又はＳｉＮｘか
らなるゲート絶縁膜を積層した構造を存する薄膜トラン
ジスタアレイに関するものであり、本発明によれば、非
常に容易にゲートライン電極の抵抗値増大による画像品
質の低下を招く事なく、線欠陥のない薄膜トランジスタ
アレイを得るものである。
ジスタアレイに於いて、ゲートラインの電極を基側から
ニオブ（Ｎｂ）、 タンタル（Ｔａ）の順に積層した
後フォトプロセスにより所定の形状に形成し、陽極酸化
により表面の酸化を行い、次にＳｉ０Ｘ又はＳｉＮｘか
らなるゲート絶縁膜を積層した構造を存する薄膜トラン
ジスタアレイに関するものであり、本発明によれば、非
常に容易にゲートライン電極の抵抗値増大による画像品
質の低下を招く事なく、線欠陥のない薄膜トランジスタ
アレイを得るものである。
（発明の詳述、作用）
本発明による薄膜トランジストアレイを第１図、第２図
を用いて詳細に説明する。第１図は本発明による薄膜ト
ランジスタアレイを示す平面図であり、第２図は第１図
に示すＡ−Ａ’断面図であり、第３図は第１図に示すＢ
−Ｂ’断面図である。第２図、第３図に於いて、ゲート
電極兼ゲートライン■は以下の様に形成される。ガラス
基材等の絶縁性基板■上に、スバ・７タ法又は真空蒸着
法によりまずＮｂ膜からなるを下部ゲート電極兼ゲート
ライン■を厚さ数ｌＯ〜数１００ 人程度成膜した後、
連続的にＴａよりなるゲート電極兼ゲートライン■を数
１０００人の膜厚で成膜を行う。次に、フォトレジスト
を用い、所定の電極兼ゲートライン■のパターンにエツ
チング加工される。この際、エツチング法としては、ウ
ェント或いはドライエンチのいずれも適用可能であるが
、パターン精度の点からエツチングガスとしてＣＦ、十
〇□系を用いたドライエツチング法によるのが望ましい
。次にこのパターン化されたされたゲート電極蓋ゲー）
・ライン■を公知の方法により陽極酸化を行い、ゲート
電極兼ゲトライン■表面に表面酸化層■を形成する。本
発明の特徴は、ゲート電極兼ゲートライン■をＮｂ上に
Ｔａ積層さた２層構造にする事にある。前に述べた様に
スパッタ法等により薄膜として形成したＴａ膜はβ−Ｔ
ａ となり抵抗値が大きい為、薄膜トランジスタアレイ
の回路動作速度の低下等の特性不良の原因となる。
を用いて詳細に説明する。第１図は本発明による薄膜ト
ランジスタアレイを示す平面図であり、第２図は第１図
に示すＡ−Ａ’断面図であり、第３図は第１図に示すＢ
−Ｂ’断面図である。第２図、第３図に於いて、ゲート
電極兼ゲートライン■は以下の様に形成される。ガラス
基材等の絶縁性基板■上に、スバ・７タ法又は真空蒸着
法によりまずＮｂ膜からなるを下部ゲート電極兼ゲート
ライン■を厚さ数ｌＯ〜数１００ 人程度成膜した後、
連続的にＴａよりなるゲート電極兼ゲートライン■を数
１０００人の膜厚で成膜を行う。次に、フォトレジスト
を用い、所定の電極兼ゲートライン■のパターンにエツ
チング加工される。この際、エツチング法としては、ウ
ェント或いはドライエンチのいずれも適用可能であるが
、パターン精度の点からエツチングガスとしてＣＦ、十
〇□系を用いたドライエツチング法によるのが望ましい
。次にこのパターン化されたされたゲート電極蓋ゲー）
・ライン■を公知の方法により陽極酸化を行い、ゲート
電極兼ゲトライン■表面に表面酸化層■を形成する。本
発明の特徴は、ゲート電極兼ゲートライン■をＮｂ上に
Ｔａ積層さた２層構造にする事にある。前に述べた様に
スパッタ法等により薄膜として形成したＴａ膜はβ−Ｔ
ａ となり抵抗値が大きい為、薄膜トランジスタアレイ
の回路動作速度の低下等の特性不良の原因となる。
一方、薄膜でα−Ｔａを得るには、スパッタ及び蒸着雰
囲気中に微量の水分簀の不純物を混入する事で得られる
とされるが、微量不純物のコントロルが困難であり、再
現性に乏しい。しかし、数１０〜数１００ 人の厚みの
Ｎｂ膜上にＴａ膜を形成した場合容易にα−Ｔａが得ら
れる事が知られており、例えば、Ｄ、Ｗ、Ｆａｃｅ等；
Ｊ 、Ｖａｃ、Ｓｃｉ、Ｔｅｃｈｎｏｌ、Ａ５ （６
）、Ｎ。
囲気中に微量の水分簀の不純物を混入する事で得られる
とされるが、微量不純物のコントロルが困難であり、再
現性に乏しい。しかし、数１０〜数１００ 人の厚みの
Ｎｂ膜上にＴａ膜を形成した場合容易にα−Ｔａが得ら
れる事が知られており、例えば、Ｄ、Ｗ、Ｆａｃｅ等；
Ｊ 、Ｖａｃ、Ｓｃｉ、Ｔｅｃｈｎｏｌ、Ａ５ （６
）、Ｎ。
ｖ ／ Ｄｅｃ１９８７Ｐ３４０８〜Ｐ３４１１に紹介
されている。従って、ゲート電極兼ゲートライン■をＮ
ｂ上に形成したＴａとする事によりα−Ｔａによるゲー
トライン抵抗の大巾な抵抵減少が得られ、薄膜トランジ
スタアレイの性能向上が容易に得られる。しかも、Ｎｂ
はＴａと同層元素であり性質が似ているのでＴａとほぼ
同条件でエツチング及び陽極酸化が行なえる為、積層化
にもとなう工程の複雑化は生しない。
されている。従って、ゲート電極兼ゲートライン■をＮ
ｂ上に形成したＴａとする事によりα−Ｔａによるゲー
トライン抵抗の大巾な抵抵減少が得られ、薄膜トランジ
スタアレイの性能向上が容易に得られる。しかも、Ｎｂ
はＴａと同層元素であり性質が似ているのでＴａとほぼ
同条件でエツチング及び陽極酸化が行なえる為、積層化
にもとなう工程の複雑化は生しない。
次にスパッタ法によるＩＴＯ等の透明導電膜を形成し、
フォトレジストを用いて、パターン化を行い画像電極［
相］とする。さらに、表面酸化層■上にプラズマＣＶＤ
法によりＳｉＯｘ又はＳｉＮにからなるゲート絶縁膜■
及びアモルファスＳｉ等による半導体層■、Ｐ ドープ
アモルファスＳｉからなる接触用半導体層■の連続成膜
を行い、フォトプロセスによりレジストを形成した後、
ドライエツチングにより半導体層■及びオーミック接触
用半導体層■をアイランド状にパターン化する。次にド
ライエツチングにより画素電極■上のゲート絶縁膜■の
１部を除去しスルーホールとした後、Ａ１、Ａｇ等の低
抵抗金属からなるソース電極兼ソースライン■及びドレ
イン電極■を形成して薄膜トランジスタアレイとする。
フォトレジストを用いて、パターン化を行い画像電極［
相］とする。さらに、表面酸化層■上にプラズマＣＶＤ
法によりＳｉＯｘ又はＳｉＮにからなるゲート絶縁膜■
及びアモルファスＳｉ等による半導体層■、Ｐ ドープ
アモルファスＳｉからなる接触用半導体層■の連続成膜
を行い、フォトプロセスによりレジストを形成した後、
ドライエツチングにより半導体層■及びオーミック接触
用半導体層■をアイランド状にパターン化する。次にド
ライエツチングにより画素電極■上のゲート絶縁膜■の
１部を除去しスルーホールとした後、Ａ１、Ａｇ等の低
抵抗金属からなるソース電極兼ソースライン■及びドレ
イン電極■を形成して薄膜トランジスタアレイとする。
第３図は、第１図に於いて断面Ｂ−８’で示されるゲー
ト電極兼ゲートライン■とソース電極兼ソースライン■
との交叉部を示したものであり、交叉部に於いて、ゲー
ト電極兼ゲートライン■とソース電極兼ソースライン■
が表面酸化層■及びゲート絶縁膜■により二重に絶縁さ
れる。従って、この二重に形成された絶縁膜により交叉
部に於けるゲート電極兼ゲートライン■とソース電極兼
ソスライン■のショートが防止される。
ト電極兼ゲートライン■とソース電極兼ソースライン■
との交叉部を示したものであり、交叉部に於いて、ゲー
ト電極兼ゲートライン■とソース電極兼ソースライン■
が表面酸化層■及びゲート絶縁膜■により二重に絶縁さ
れる。従って、この二重に形成された絶縁膜により交叉
部に於けるゲート電極兼ゲートライン■とソース電極兼
ソスライン■のショートが防止される。
（発明の効果）
以上の様に、本発明によればゲートライン兼ゲート電極
をＮｂ上にＴａを形成した積層構造にする事により、容
易にゲートラインの低抵抗が得られ、さらに、陽極酸化
もＴａ単層の場合と同様に行なえる為、回路動作速度の
低下による画像品質劣化を招く事なく、ゲートライン兼
ゲート電極とソースライン兼ソース電極との交叉部に於
けるショートによる欠陥のない高い画像品質を持つ液晶
デイスプレィ用薄膜トランジスタアレイを得る事が出来
る。以下に本発明による実施例を示す。
をＮｂ上にＴａを形成した積層構造にする事により、容
易にゲートラインの低抵抗が得られ、さらに、陽極酸化
もＴａ単層の場合と同様に行なえる為、回路動作速度の
低下による画像品質劣化を招く事なく、ゲートライン兼
ゲート電極とソースライン兼ソース電極との交叉部に於
けるショートによる欠陥のない高い画像品質を持つ液晶
デイスプレィ用薄膜トランジスタアレイを得る事が出来
る。以下に本発明による実施例を示す。
（実施例）
低膨張ガラス基板（コーティング社製７０５９ ）上に
マグネトロン方式スパッタ装置を用いて、Ａｒガスによ
りＮｂを１００ 大成膜した後連続的にＴａを３０００
人成膜した。この時スパッタ装置の初期排気圧力は、７
Ｘ １０−６Ｔｏｒｒであった。
マグネトロン方式スパッタ装置を用いて、Ａｒガスによ
りＮｂを１００ 大成膜した後連続的にＴａを３０００
人成膜した。この時スパッタ装置の初期排気圧力は、７
Ｘ １０−６Ｔｏｒｒであった。
次にこの基板上にレジスト（シブレイ社製ＡＺ−１４０
０）を塗布し、ゲートライン兼ゲート電極のレジストマ
スクを形成し、さらに、Ｎｂ及びＴａ膜を反応性イオン
エツチングによりパターン化した。エツチングに用いた
ガスはＣＦ、 ＋Ｏ□であり、ガス流量比は１０：１で
あった。次にレジストを除去し、ゲートライン兼ゲート
電極の陽極酸化を行った。陽極酸化は０．０２重量％の
クエン酸水溶液を用い２６゛Ｃの液温で１２０ｖの電圧
を印加した。次に、この基板上にスパッタ法によりＩＴ
Ｏ膜を常温で膜厚１０００人成膜した。フォトプロセス
によｒＴＯ膜上にレジスドパターンを形成した後、１０
％希塩酸を用いウェットエツチングにより画素電極をパ
ターン化し、レジスト除去後２００°Ｃ３０分大気中で
焼成を行った。
０）を塗布し、ゲートライン兼ゲート電極のレジストマ
スクを形成し、さらに、Ｎｂ及びＴａ膜を反応性イオン
エツチングによりパターン化した。エツチングに用いた
ガスはＣＦ、 ＋Ｏ□であり、ガス流量比は１０：１で
あった。次にレジストを除去し、ゲートライン兼ゲート
電極の陽極酸化を行った。陽極酸化は０．０２重量％の
クエン酸水溶液を用い２６゛Ｃの液温で１２０ｖの電圧
を印加した。次に、この基板上にスパッタ法によりＩＴ
Ｏ膜を常温で膜厚１０００人成膜した。フォトプロセス
によｒＴＯ膜上にレジスドパターンを形成した後、１０
％希塩酸を用いウェットエツチングにより画素電極をパ
ターン化し、レジスト除去後２００°Ｃ３０分大気中で
焼成を行った。
次に、プラズマＣＶＤ装置を用いて、ＳｉＮｘによるデ
ー１−絶縁膜（膜厚３０００人）、アモルファスＳｉ
（膜厚２５００人）、Ｐ ドープアモルファスＳｉ （
膜厚５００人）を連続的に成膜をした。次に、同様なフ
ォトプロセス及び反応性イオンエツチングによりアモル
ファス５ｉｌｌ及びＰ ドープアモルファスシリコン層
をアイランド状に加工し、さらに画素電極上のゲート絶
縁膜の一部を除去しスルーホールを形成した後、ソース
ライン電極及びドレイン電極用ＡＩ膜（膜厚１，５ μ
）を真空蒸着装置により形成した。
ー１−絶縁膜（膜厚３０００人）、アモルファスＳｉ
（膜厚２５００人）、Ｐ ドープアモルファスＳｉ （
膜厚５００人）を連続的に成膜をした。次に、同様なフ
ォトプロセス及び反応性イオンエツチングによりアモル
ファス５ｉｌｌ及びＰ ドープアモルファスシリコン層
をアイランド状に加工し、さらに画素電極上のゲート絶
縁膜の一部を除去しスルーホールを形成した後、ソース
ライン電極及びドレイン電極用ＡＩ膜（膜厚１，５ μ
）を真空蒸着装置により形成した。
最後にＡＩ膜をレジストによるウェットエツチングによ
り夫々所定のソースライン兼ソース電極及びドレイン電
極のパターンに加工して、薄膜トランジスタアレイを完
成した。本発明の効果を確かめるため、まずパターン化
されたゲートライン兼ゲート電極抵抗値を測定した。従
来法のＴａのみによるゲートライン兼ゲート電極を於い
て厚さ３０００人、幅２０μ、長さ５０ｍｍのラインに
於いて約１７にΩであるのに対し、本発明によるＮ ｂ
ｌ Ｔ ａ積層ゲートライン電極では、おなし寸法に
於いて、約４にΩであり大中に抵抗値の減少が得られた
。次に本発明による薄膜トランジスタアレイを液晶パネ
ル化して評価したところ、ゲートラインとソースライン
間のショートに起因する線欠陥は、０木であり、さらに
回路動作速度の低下により生ずる表示品質のムラも生じ
なかった。
り夫々所定のソースライン兼ソース電極及びドレイン電
極のパターンに加工して、薄膜トランジスタアレイを完
成した。本発明の効果を確かめるため、まずパターン化
されたゲートライン兼ゲート電極抵抗値を測定した。従
来法のＴａのみによるゲートライン兼ゲート電極を於い
て厚さ３０００人、幅２０μ、長さ５０ｍｍのラインに
於いて約１７にΩであるのに対し、本発明によるＮ ｂ
ｌ Ｔ ａ積層ゲートライン電極では、おなし寸法に
於いて、約４にΩであり大中に抵抗値の減少が得られた
。次に本発明による薄膜トランジスタアレイを液晶パネ
ル化して評価したところ、ゲートラインとソースライン
間のショートに起因する線欠陥は、０木であり、さらに
回路動作速度の低下により生ずる表示品質のムラも生じ
なかった。
第１図は、本発明による薄膜トランジスタアレイの一実
施例を示す平面図であり、第２図、第３図は、それぞれ
第１図のＡ−Ａ’ 線及びＢ−Ｂ線に於ける断面図であ
り、第４図は、本発明の一実施例を示すアクティブマト
リクスアレイの等価回路であり、第５図は、従来法によ
る薄膜トランジスタアレイの一例を示す断面図である。 １、絶縁性基盤 ２゜下部ゲート電極兼ゲートライン ３、ゲート電極兼ゲートライン 表面酸化層 ゲート絶縁層 半導体層 オーミンク接触用半導体層 ソース電極兼ソースライン ドレイン電極 画素電極 特 許 出 願 人 凸版印刷株式会社 代表者 鈴木和夫 第 図 第 図 第 図 第 図
施例を示す平面図であり、第２図、第３図は、それぞれ
第１図のＡ−Ａ’ 線及びＢ−Ｂ線に於ける断面図であ
り、第４図は、本発明の一実施例を示すアクティブマト
リクスアレイの等価回路であり、第５図は、従来法によ
る薄膜トランジスタアレイの一例を示す断面図である。 １、絶縁性基盤 ２゜下部ゲート電極兼ゲートライン ３、ゲート電極兼ゲートライン 表面酸化層 ゲート絶縁層 半導体層 オーミンク接触用半導体層 ソース電極兼ソースライン ドレイン電極 画素電極 特 許 出 願 人 凸版印刷株式会社 代表者 鈴木和夫 第 図 第 図 第 図 第 図
Claims (1)
- （１）複数本ずつ互いに直交するゲートラインとソース
ラインで構成される薄膜トランジスタアレイに於いて、
ゲートラインの電極が基板側からＮｂ、Ｔａの順に積層
され、陽極酸化により表面の酸化を行い、さらに酸化シ
リコン又は窒化シリコンからなるゲート絶縁膜を積層し
たことを特徴とする薄膜トランジスタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261015A JPH02106723A (ja) | 1988-10-17 | 1988-10-17 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261015A JPH02106723A (ja) | 1988-10-17 | 1988-10-17 | 薄膜トランジスタアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02106723A true JPH02106723A (ja) | 1990-04-18 |
Family
ID=17355869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261015A Pending JPH02106723A (ja) | 1988-10-17 | 1988-10-17 | 薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02106723A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02151835A (ja) * | 1988-12-05 | 1990-06-11 | Toshiba Corp | 薄膜トランジスタアレイ |
| EP0530051A2 (en) * | 1991-08-29 | 1993-03-03 | Sharp Kabushiki Kaisha | A semiconductor device and a method for producing the same |
| US5402254A (en) * | 1990-10-17 | 1995-03-28 | Hitachi, Ltd. | Liquid crystal display device with TFTS in which pixel electrodes are formed in the same plane as the gate electrodes with anodized oxide films before the deposition of silicon |
| US5518936A (en) * | 1992-05-12 | 1996-05-21 | Sharp Kabushiki Kaisha | Method for producing metal wirings on an insulating substrate |
| US5528396A (en) * | 1987-06-10 | 1996-06-18 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices with a holding capacitance between the pixel electrode and a scanning signal line |
| US5614730A (en) * | 1990-11-09 | 1997-03-25 | Seiko Epson Corporation | Active matrix substrate |
| KR100288775B1 (ko) * | 1990-10-17 | 2001-05-02 | 가나이 쓰도무 | 액정표시장치 |
| JP2001147651A (ja) * | 1999-09-08 | 2001-05-29 | Matsushita Electric Ind Co Ltd | 電気回路基板及びこれを用いたｔｆｔアレイ基板及び液晶表示装置 |
| US6462802B1 (en) | 1998-01-19 | 2002-10-08 | Hitachi, Ltd. | Liquid crystal display device having wiring layer made of nitride of Nb or nitride alloy containing Nb as a main component |
-
1988
- 1988-10-17 JP JP63261015A patent/JPH02106723A/ja active Pending
Cited By (21)
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| US6184963B1 (en) | 1987-06-10 | 2001-02-06 | Hitachi, Ltd. | TFT active matrix LCD devices employing two superposed conductive films having different dimensions for the scanning signal lines |
| US5838399A (en) * | 1987-06-10 | 1998-11-17 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices with two layer gate lines, the first being the same level as gate electrodes. |
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| US7450210B2 (en) | 1987-06-10 | 2008-11-11 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| US6839098B2 (en) | 1987-06-10 | 2005-01-04 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| US6384879B2 (en) | 1987-06-10 | 2002-05-07 | Hitachi, Ltd. | Liquid crystal display device including thin film transistors having gate electrodes completely covering the semiconductor |
| US6992744B2 (en) | 1987-06-10 | 2006-01-31 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| US7196762B2 (en) | 1987-06-10 | 2007-03-27 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices |
| JPH02151835A (ja) * | 1988-12-05 | 1990-06-11 | Toshiba Corp | 薄膜トランジスタアレイ |
| US5610738A (en) * | 1990-10-17 | 1997-03-11 | Hitachi, Ltd. | Method for making LCD device in which gate insulator of TFT is formed after the pixel electrode but before the video signal line |
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| KR100288775B1 (ko) * | 1990-10-17 | 2001-05-02 | 가나이 쓰도무 | 액정표시장치 |
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| US5614730A (en) * | 1990-11-09 | 1997-03-25 | Seiko Epson Corporation | Active matrix substrate |
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