JPS6329977A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜トランジスタの製造方法に係り、特に、
製造工程の簡略化に関する。

〔従来技術およびその問題点〕

半導体層として、アモルファスシリコン等のアモルファ
ス半導体を用いた薄膜トランジスタは、ガラス基板のよ
うに低順な大面積基板上に２次元的に集積してアクティ
ブマトリックスにまとめられ、これと液晶のような光学
的活性物質とを組み合わせて、パネル形ディスプレイを
実現する等、近年注目を集めているデバイスである。

従来の薄膜トランジスタの素子構造の代表例としては、
ソースおよびドレイン電極とゲート電極とによってアモ
ルファスシリコンからなる半導体層をはさんだスタガ構
造があげられる。

例えば、逆スタガ構造の薄膜トランジスタの形成に際し
ては、透光性のガラス基板１０１上に、蒸着法によりク
ロム薄膜を形成した後、フォトリソエツチングによりこ
れをパターニングし第２図（ａ）に示す如くゲート電極
１０２を形成する。

（マスク１） 次いで、プラズマＣＶＤ法等により、ゲート絶縁膜１０
３としての窒化シリコン膜を形成する。

そして、第２図（ｂ）に示す如く、ＣＶＤ法により、活
性層１０４としての水素化アモルファスシリ３２１層お
よびオーミック接触層１０５としての水素化アモルファ
スシリコンｎ中層を順次堆積した後、これら２層をフォ
トリソエツチング法により同時にパターニングする。（
マスク２）この後、第２図（Ｃ）に示す如く、酸化イン
ジウム錫（ＩＴＯ）層をスパッタリング法により堆積し
た後、フォトリソエツチング法によりソースおよびドレ
イン電極１０６，１０７をパターニングする。（マスク
３） このとき、酸化インジウム錫層のエツチング後マスクを
そのままにして露呈する水素化アモルファスシリコンｎ
中層をエツチング除去し、ソース・ドレイン間を分離す
る。

そして最後に、プラズマＣＶＤ法により上部絶縁膜１０
８としての窒化シリコン膜遮光性の金属膜１０９として
のアルミニウム層を順次堆積した後、フォトリソエツチ
ング法（マスク４）によりこれらをパターニングし第２
図（ｄ）および（ｅ）に示すような薄膜トランジスタが
完成する。

しかしながら、このような方法では、前述の如く最低４
枚のマスクが必要となり、マスク合わせあるいは露光工
程等に多大な労力および時間を要し、コストの高騰を招
く上、マスク合わせの誤差による歩留りの低下も問題と
なっていた。

また、液晶パネルの駆動部にこのような薄膜トランジス
タを用いる場合、マスク合わせ誤差に対するマージンが
必要であるという理由により、開口率すなわち画素部分
の面積比率が下がるという間ｍ点もあった。

本発明は、前記実情に鑑みてなされたもので、製造が容
易で信頼性の高い薄膜トランジスタを提供することを目
的とする。

〔問題点を解決するための手段〕

そこで、本発明では、透光性の基板上に遮光膜のパター
ンを形成し、これと自己整合的にソース・ドレイン電極
およびソースバスのパターンとオーミック接触層のパタ
ーンとを形成すると共に、活性層およびゲート電極およ
びゲートバスを同一のマスクでパターニングすることに
より、スタガ構造の薄膜トランジスタを形成するように
している。

〔作用〕

かかる方法によれば、ソース・ドレイン電極およびソー
スバスのパターンの形成のためのマスクおよびゲート電
極およびゲートバスの形成のだめのマスクか不要となる
。従って、従来最低４枚必要であったマスクが２枚低減
され、工程が簡略化されコスト低減をはかることができ
るのみならず、位置合わせ誤差による歩留りの低下ある
いは、位置合わせ誤差のためのマージンによる開口率の
低下等を防ぐことができる。

〔実施例〕

以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。

第１図（ａ）乃至（ｋ）は、液晶を用いた表示パネルの
駆動用の薄膜トランジスタの製造工程を示す図である。

まず、第１図（ａ）に示す如く、ＮＡ−４０と指称され
ているＨＯＹＡ製の無アルカリガラスからなる透光性の
基板１上に、ＲＦスパッタ法により膜厚２０００人の黒
色の酸化タンタル（Ｔａ２０Ｘ、ｘ＜５）膜２′を堆積
する。このときの堆積条件は、ターゲットとして五酸化
タンタルを使用すると共に、アルゴン（Ａｒ）の圧力５
Ｘ１０−３Ｔｏｒｒ、印加電力５００Ｗ、基板温度３５
０℃１０分間とした。このようにして堆積された遮光膜
としての酸化タンタル膜の波長５５０ｎｍにおける透過
率は２％であった。

次いて、第１図（ｂ）に示す如く、ソース・ドレイン電
極及びソースバスの逆パターンをもつフォトマスクを用
いて、通常のフォトリソグラフィー工程により遮光膜２
としての前記酸化タンタル膜２′のバターニングを行な
う。エッチャントとしては、リン酸（Ｈ３ＰＯ４）：酢
酸（ＣＨ３Ｃ００Ｈ）：硝酸（ＨＮＯ３）：水（Ｈ２Ｃ
）−１６：２：１：１水溶液を用いた。

続いて、第１図（ｃ）に示す如く、ＤＣスパッタ法によ
り、透明導電膜として酸化インジウム錫（ＩＴＯ）層３
′を２０００人堆積する。このときのスパッタ条件は酸
素分圧８Ｘ１０−”Ｔｏｒｒ、酸素（０２）＋アルゴン
（Ａｒ）の混合ガスの圧力５Ｘ１０−３Ｔｏｒｒ、直流
（ＤＣ）電流０７８Ａ１基板温度３００℃、堆積時間１
０分とした。

この膜のシート抵抗ρＳは１０Ω／口であった。

次にプラズマＣＶＤ法により、第１図（ｄ）に示す如く
マイクロクリスタルシリコンロ十層（μｃ−３ｉ）４’
を３００人堆積した。このときの堆積条件は次表に示す
如くである。このようにして形成されたマイクロクリス
タルシリコンｎ中層の抵抗率ρは０．５Ωｃｍであった
。

この後、０ＭＲ８５と指称されている東京応化製のネガ
レジストを塗布後、基板裏面より露光し、前記酸化タン
タル膜のパターン２に対して自己整合的にレジストパタ
ーンを形成し、これをマスクとしてエツチングを行ない
ソース・ドレイン電極３ａ、３ｂおよびソースバスのパ
ターンを形成すると共に、オーミック接触層としてのマ
イクロクリスタルシリコンｎ中層４′を形成する。この
ときマイクロクリスタルシリコンｎ中層のエツチングに
はフン化水素酸（ＨＦ）：硝酸（ＨＮＯ３）：酢酸（Ｃ
Ｈ３Ｃ００Ｈ）−１：　２０　：　３００）ａ合液を用
いた。（第１図（ｅ）） この後、第１図（ｆ）に示す如く、プラズマＣＶＤ法に
より、膜厚２５００人のアモルファスンリコン（ａ−３
ｉ）層５′を堆積する。（堆積条件は下表に示す。） 続いて、第１図（ｇ）に示す如く、プラズマＣＶＤ法に
より膜厚２５００人の窒化シリコン（ＳｉＮｘ）層６′
を堆積する。（堆積条件は下表に示す。） 更に、第１図（ｈ）に示す如く、電子ビーム蒸着法によ
り膜厚３０００人のアルミニウム層７′を堆積する。

この後、第１図（ｉ）に示す如く、フォトリソグラフィ
ー工程により、レジストパターンを形成し、これを用い
て不要な該アルミニウム層７′をエツチングし、ゲート
電極７を形成する。

そして最後に、このゲート電極７をマスクとして下層の
窒化シリコン層６′、アモルファスシリコン層５′マイ
クロクリスタルシリコン層４′を５％の酸素を含有した
フロン（ＣＦ４）ガスを用いたドライエツチングにより
選択的に除去し、ゲート絶縁膜６、活性層５、オーミッ
ク接触層４のパターンを得、第１図（ｊ）および（ｋ’
）に示す如く、スタガ型の薄膜トランジスタが完成する
。

第１図（ｊ）は第１図（ｋ）のＡ−Ａ断面図であ＊２，
５００ｐｐｍ　　Ｈ２ベース この方法では、使用するマスクは、遮光膜のパターニン
グ用および、ゲート電極のパターニング用の２枚のみで
ある。ソース・ドレイン電極は、すなわち基板側からの
露光により遮光膜のパターンに対して自己整合的に形成
され、また、ゲート絶縁膜６、活性層５、オーミック接
触層４は、ゲート電極のパターンと同一マスクでバター
ニングされる。

このように、マスク数が低減されることによる工程の簡
略化が行なわれるのみならず、形成された薄膜トランジ
スタアレイは高精度で信頼性の高いものとなっている。

ところでマスク数を３枚から２枚に減らすことができる
と、原理的には、例えばｌＱｕｍルールから５１へと倍
の精度が出る。これは、マスクを３枚以上用いる場合マ
スク相互間のずれのマージンが必要となるからである。

従って、８ドツト／ｍｍ程度の画素密度のＴＦＴアレイ
を作る場合、ゲートバス、ソースバスの幅が１０１とす
るとマスク３枚では開口率は５０〜６０％と大きくなり
、また自ら、歩留りも向上する。

また、従来、スタガ構造の薄膜トランジスタは、オーミ
ック接触層と活性層を連続して形成することができない
ため表面の酸化あるいはエツチング践？ｔｔの残留など
によるコンタクト不良が発生し易く実用化はされていな
かったのに対し、本発明では、この問題を、表面抵抗の
小さいマイクロクリスタルシリコンｎ中層をオーミック
接触層として用いることにより、実用化が可能となった
。しかし、多少は接触抵抗が高くなるけれどもアモルフ
ァスシリコンｎ中層を用いることも可能である。

なお、実施例では、ソース・ドレイン電極およびオーミ
ック接触層のパターン形成を、成膜後、自己整合法によ
って形成したレジストパターンを用いて選択的に除去す
るという方法によって行なったが、リフトオフ法を用い
るようにしてもよい。

この場合は、ポジレジストを用いて、自己整合法により
露光し、遮光膜上にのみレジストパターンを残留せしめ
た後、ソース・ドレイン電極形成用の透明導電膜および
オーミック接触層形成用の膜を成膜し、最後に該レジス
トパターンと共にリフトオフするという方法がとられる
。従って、このリフトオフ法を用いる場合は、ソース・
ドレイン電極は透明である必要はなく、クロム、タング
ステン等の金属を用いることも可能である。

また、遮光膜としては、酸化タンタル膜の他、低温電子
ビーム蒸着法によるＳｉ０層等、他の遮光性の絶縁膜を
用いてもよい。ＳｉＯの場合、酸化タンタル膜に比べて
やや遮光性は劣る。

更に、ゲート電極は、アルミニウムの他、クロム（Ｃｒ
）、タングステン（Ｗ）、チタン（Ｔｉ）タンタル（Ｔ
ａ）等地の導体で形成してもよい。

更にまた、ゲート絶縁膜についても、窒化シリコン膜に
限定されることなく　、Ｓ　Ｌ　Ｏ２膜、５ｉＯＮ膜、
Ｔａ２０５膜等を用いてもよいが、活性層と連続して形
成し得るような材料を選択するのが望ましい。

加えて、実施例では、液晶を用いた表示パネルに用いら
れる薄膜トランジスタアレイについて説明したか、この
他、イメージセンサ等、他のデバイスにも適用可能であ
ることはいうまでもない。

〔効果〕

以上説明してきたように、本発明の方法によれば、スタ
ガ構造の薄膜トランジスタの形成に際し、透光性の基板
上に、ソース・ドレイン電極およびソースバスの反転パ
ターンからなる遮光膜のパターンを形成し、基板の裏面
側からの露光により、この遮光膜のパターンに自己整合
的にソース・ドレイン電極およびオーミック接触層のパ
ターンを形成すると共に、更にこの上層に順次積層せし
められる活性層、ゲート絶縁膜、ゲート電極を同一マス
クでパターニングするようにしているため、使用するマ
スクが低減され、工程が簡略化される上、製造歩留９も
大幅に向上する。

【図面の簡単な説明】

第１図（ａ）乃至（ｋ）は、本発明実施例の薄膜トラン
ジスタの製造工程図、第２図（ａ）乃至（ｅ）は、従来
例の薄膜トランジスタの製造工程図である。 １．１０１−・・基板、２・−・遮光膜、３ａ、１０６
・・・ソース電極、３ｂ、１０７・・・ドレイン電極、
４゜１０５・・・オーミック接触層、５，１０４・・・
活性層、６．１０３・・・ゲート絶縁膜、７，１０２・
・・ゲート電極、１０８・・・上部絶縁膜、１０９・・
・遮光膜。 第１図（Ｑ） 第１図（Ｃ） 第１図（ｄ） 第１図（ｅ） ５′ 第１図（ｆ） 第１図（ｉ） ２第１図（Ｊ） 第２図（ｂ） 第２図（Ｃ） 第２図（ｄ） 第２図（ｅ）

Claims (3)

【特許請求の範囲】
1. （１）透光性の基板上に、スタガ構造の薄膜トランジス
   タを形成するに際し、 遮光膜を、ソース・ドレイン電極のパターンの反転パタ
   ーンとなるように形成する第１の工程と、前記基板の裏
   面側からの露光により該遮光膜のパターンに対して自己
   整合的にソースドレイン電極およびオーミック接触層を
   形成する第２の工程と 活性層とゲート絶縁膜とゲート電極とを順次積層せしめ
   た後同一マスクを用いてこれらをパターニングする第３
   の工程と を含むことを特徴とする薄膜トランジスタの製造方法。
2. （２）前記第２の工程は、 前記ソース・ドレイン電極として、透明導電膜を堆積す
   る工程と、 前記オーミック接触層としてマイクロクリスタルシリコ
   ン層を堆積する工程と、 ネガレジストの塗布工程と、 基板側から露光し、ネガレジストのパターンを形成する
   工程と、 該パターンを用いて前記透明導電膜および前記マイクロ
   クリスタルシリコン層をパターニングする工程と を含むことを特徴とする特許請求の範囲第（１）項記載
   の薄膜トランジスタの製造方法。
3. （３）前記第２の工程は、 ポジレジストを塗布する工程と、 基板側から露光し、ポジレジストのパターンを形成する
   工程と、 前記ソース・ドレイン電極としての透明導電膜を堆積す
   る工程と、 前記オーミック接触層としてのマイクロクリスタルシリ
   コン層を堆積する工程と、 前記ポジレジストのパターンと共に、該パターン上のマ
   イクロクリスタルシリコン層および透明導電膜を除去す
   るリフトオフ工程と を含むようにしたことを特徴とする特許請求の範囲第（
   １）項記載の薄膜トランジスタの製造方法。