JPS63102367A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS63102367A JPS63102367A JP61249108A JP24910886A JPS63102367A JP S63102367 A JPS63102367 A JP S63102367A JP 61249108 A JP61249108 A JP 61249108A JP 24910886 A JP24910886 A JP 24910886A JP S63102367 A JPS63102367 A JP S63102367A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000010409 thin film Substances 0.000 title claims description 26
- 239000002184 metal Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000059 patterning Methods 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000010408 film Substances 0.000 claims description 26
- 238000010030 laminating Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 abstract description 15
- 238000001020 plasma etching Methods 0.000 abstract description 9
- 238000004544 sputter deposition Methods 0.000 abstract description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 5
- 238000001459 lithography Methods 0.000 abstract 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 42
- 239000011159 matrix material Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 239000011521 glass Substances 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、液晶ディスプレイなどの表示装置の駆動に用
いる薄膜トランジスタの製造方法に関する。
いる薄膜トランジスタの製造方法に関する。
液晶ディスプレイなどの薄型表示装置は、電卓や時計な
どの小型電子機器用の表示装置として大量に使用され、
現在では表示画面の大型化と高画質化を目標としている
。大画面で高画質な表示を行う方法として、画面の各画
素にスイッチング素子を設けたアクティブマトリクス方
式が有効である。 アクティブマトリクス方式に用いるスイッチング素子と
しては、薄膜半導体材料として多結晶シリコンやＣｄ’
ｓ、テルル、アモルファスシリコンなどを用いた薄膜ト
ランジスタ （ＴＰＴ）などの３端子素子やＭＵＭ
（金属−絶縁体−金属）素子。 バリスタ、ダイオードなどの２端子の非線形素子などが
提案されており、特に低温プロセスで形成でき、低価格
な基板を使用できるという特徴から、薄膜半導体材料と
してアモルファスシリコン （以下ａ−５ｉと記す）を
用いたアクティブマトリクス方式が最も期待されている
。 アクティブマトリクス方式による表示装置では、表示特
性を向上させるために、微小面積のスイッチング素子を
基板上に高密度に形成することが要求される。このため
、スイッチング素子を製造する際に、フォトマスクのパ
ターンを正確に位置合わせしてパターニングするフォト
リソグラフィ工程を繰り返すことによる微細加工技術が
必要となる。 ところが、従来の薄膜トランジスタを用いるアクティブ
マトリクス方式では薄膜トランジスタの製造工程におい
て、パターン形成するときに使用するフォトマスクの数
が多（、従って高精度の微細加工技術が要求されるフォ
トリソグラフィ工程の繰り返す数が多くなるため、歩留
りが低下しその結果コストが上昇してしまうという問題
があった。このような従来の薄膜トランジスタの製造工
程の問題点について、図面を引用して具体的に説明する
。 第２図は、従来の製造方法で形成される薄膜トランジス
タの平面図であり、第３図ｆａ）〜（ｆ）は第２図Ｂ−
Ｂ”線断面で従来の製造工程を示す。すなわち、ガラス
基板１の上に透明導電膜を形成し、第一のフォトマスク
を用いてのフォトリソグラフィでパターニングして画素
透明電極２を形成しく第３図＋ａ））、次に第一金属層
を形成し第二のフォトマスクを用いたフォトリソグラフ
ィでパターニングしてゲート金属電極３を形成する （
第３図（１）））。 つづいて、ゲート絶縁膜４．ノンドープａ−Ｓｉｊ１５
１およびｎ″ ａ−Ｓ４層５２を積層し （第３図（Ｃ
））、第三のフォトマスクを用いたフォトリソグラフィ
でａ −５ｉ層５１．５２をパターニングし （第３図
（ｄ））、第四のフォトマスクを用いたフォトリングラ
フィでゲート絶縁膜をパターニングしてコンタクトホー
ル６を形成する （第３図１ｅｔ）、そして、第二金属
層を形成し、第五のフォトマスクを用いたフォトリング
ラフィでパターニングしてドレイン電極７とソース電極
８を形成し、さらにドレイン電極７、ソース電極８をマ
スクにして両電極間のｎ。 ａ −Ｓｔ層５２を除去する （第３図（ｆ））。ソー
ス電極８はコンタクトホール６を通して画素透明電極２
と電気的に接続されている。 第３図ｔａｌ〜（ｆｌに示すように、従来の薄膜トラン
ジスタの製造方法では５種類のフォトマスクが必要であ
り、これら５種類のフォトマスクのパターンを高精度の
位置合わせを行い微細加工するフォトリソグラフィ工程
を繰り返さねばならないので、歩留りが低下し、そのた
めコストが上昇してしまう、その結果、従来の薄膜トラ
ンジスタを用いるアクティブマトリクス方式では、大画
面で高画質な表示装置は実用化されていない。
どの小型電子機器用の表示装置として大量に使用され、
現在では表示画面の大型化と高画質化を目標としている
。大画面で高画質な表示を行う方法として、画面の各画
素にスイッチング素子を設けたアクティブマトリクス方
式が有効である。 アクティブマトリクス方式に用いるスイッチング素子と
しては、薄膜半導体材料として多結晶シリコンやＣｄ’
ｓ、テルル、アモルファスシリコンなどを用いた薄膜ト
ランジスタ （ＴＰＴ）などの３端子素子やＭＵＭ
（金属−絶縁体−金属）素子。 バリスタ、ダイオードなどの２端子の非線形素子などが
提案されており、特に低温プロセスで形成でき、低価格
な基板を使用できるという特徴から、薄膜半導体材料と
してアモルファスシリコン （以下ａ−５ｉと記す）を
用いたアクティブマトリクス方式が最も期待されている
。 アクティブマトリクス方式による表示装置では、表示特
性を向上させるために、微小面積のスイッチング素子を
基板上に高密度に形成することが要求される。このため
、スイッチング素子を製造する際に、フォトマスクのパ
ターンを正確に位置合わせしてパターニングするフォト
リソグラフィ工程を繰り返すことによる微細加工技術が
必要となる。 ところが、従来の薄膜トランジスタを用いるアクティブ
マトリクス方式では薄膜トランジスタの製造工程におい
て、パターン形成するときに使用するフォトマスクの数
が多（、従って高精度の微細加工技術が要求されるフォ
トリソグラフィ工程の繰り返す数が多くなるため、歩留
りが低下しその結果コストが上昇してしまうという問題
があった。このような従来の薄膜トランジスタの製造工
程の問題点について、図面を引用して具体的に説明する
。 第２図は、従来の製造方法で形成される薄膜トランジス
タの平面図であり、第３図ｆａ）〜（ｆ）は第２図Ｂ−
Ｂ”線断面で従来の製造工程を示す。すなわち、ガラス
基板１の上に透明導電膜を形成し、第一のフォトマスク
を用いてのフォトリソグラフィでパターニングして画素
透明電極２を形成しく第３図＋ａ））、次に第一金属層
を形成し第二のフォトマスクを用いたフォトリソグラフ
ィでパターニングしてゲート金属電極３を形成する （
第３図（１）））。 つづいて、ゲート絶縁膜４．ノンドープａ−Ｓｉｊ１５
１およびｎ″ ａ−Ｓ４層５２を積層し （第３図（Ｃ
））、第三のフォトマスクを用いたフォトリソグラフィ
でａ −５ｉ層５１．５２をパターニングし （第３図
（ｄ））、第四のフォトマスクを用いたフォトリングラ
フィでゲート絶縁膜をパターニングしてコンタクトホー
ル６を形成する （第３図１ｅｔ）、そして、第二金属
層を形成し、第五のフォトマスクを用いたフォトリング
ラフィでパターニングしてドレイン電極７とソース電極
８を形成し、さらにドレイン電極７、ソース電極８をマ
スクにして両電極間のｎ。 ａ −Ｓｔ層５２を除去する （第３図（ｆ））。ソー
ス電極８はコンタクトホール６を通して画素透明電極２
と電気的に接続されている。 第３図ｔａｌ〜（ｆｌに示すように、従来の薄膜トラン
ジスタの製造方法では５種類のフォトマスクが必要であ
り、これら５種類のフォトマスクのパターンを高精度の
位置合わせを行い微細加工するフォトリソグラフィ工程
を繰り返さねばならないので、歩留りが低下し、そのた
めコストが上昇してしまう、その結果、従来の薄膜トラ
ンジスタを用いるアクティブマトリクス方式では、大画
面で高画質な表示装置は実用化されていない。
本発明は、透明絶縁基板上に設けられたゲート電極を絶
縁層を介して薄膜半導体層が覆い、その半導体層の反絶
縁層側表面の両側に被着されるソース電極、ドレイン電
極の一方が基板上の透明電極とが接続される薄膜トラン
ジスタの製造方法が、基板上に透明導電膜および金属層
を積層し、その積層膜の透明電極およびゲート電極領域
を残すパターニングをする工程と、上面に絶縁層および
半導体層を積層し、パターニングする工程と、さらに上
面に金属層を被着し、ソース電極およびドレイン電極を
パターニングする工程と、透明電極上の金属層の少なく
とも露出する部分を除去する工程とを含むもので、フォ
トリソグラフィによるパターニングが３回で、フォトマ
スクを３種類用いるだけであるから、上記の目的が達成
される。
縁層を介して薄膜半導体層が覆い、その半導体層の反絶
縁層側表面の両側に被着されるソース電極、ドレイン電
極の一方が基板上の透明電極とが接続される薄膜トラン
ジスタの製造方法が、基板上に透明導電膜および金属層
を積層し、その積層膜の透明電極およびゲート電極領域
を残すパターニングをする工程と、上面に絶縁層および
半導体層を積層し、パターニングする工程と、さらに上
面に金属層を被着し、ソース電極およびドレイン電極を
パターニングする工程と、透明電極上の金属層の少なく
とも露出する部分を除去する工程とを含むもので、フォ
トリソグラフィによるパターニングが３回で、フォトマ
スクを３種類用いるだけであるから、上記の目的が達成
される。
第１図（δ）〜（ｇ）は、本発明の一実施例の製造工程
を第４図に示した平面図のＡ−Ａ’線断面で示した図で
、第２．第３図と共通の部分には同一の符号が付されて
いる。先ず、ガラス基板１の上に透明導電膜２０として
スパッタリング法によりＩＴＯを膜厚７００人に被着し
、さらに第一金属層３０としてスパッタリング法により
膜厚１０００人のＣｒを積層したのち （第１図ｆａｔ
）、第一のフォトマスクを用いたフォトリソグラフィに
よりＣｒ層３０をＣＣ１＃と０．ガスを用いたプラズマ
エツチングによりバターニングし、さらにＩＴＯ膜２０
を塩化第二鉄と塩酸の水溶液を用いてウェットエツチン
グによりバターニングし、下面にＩＴＯ膜２０を有する
ゲート金属電極３および上面にＣｒＮ３０を有する画素
透明電橋２を形成する （第１図（ｂ））０次にゲート
絶縁膜４としてシランガスとアンモニアを用いてプラズ
マＣＶＤ法により５ＩｓＮａを膜厚３０００人に被着し
、そして同じ反応装置内でａ−３＃層５１をシランガス
を用いたプラズマＣＶＤ法により膜厚４０００人に、さ
らに不純物添加層としてｎ″ａ−ｓｒｌ１５２をシラン
ガスとホスフィンを用いたプラズマＣＶＤ法により膜厚
２００人に成膜した （第１図（Ｃ１）、第二のフォト
マスクを用いたフォトリソグラフィでｎ”ａ−５１層５
２＋ ａ Ｓｔ層５１およびＳｉ＊Ｎｎ膜４をｃｐ
、と０２ガスを用いてプラズマエツチングにより連続し
てバターニングした （第１図（ｄｌ）、次に、第二の
フォトマスクを用いてバターニングしたｎ’ａ −３ｔ
層５２．ノンドープａ −５ｉｌ１５１および５ｉｓＮ
ａ ４をマスクにして画素透明電極２上のＣｒ第一金属
層３０をＣＣ］＃と０！ガスを用いてプラズマエツチン
グにより除去した（第１図（Ｉｌ＋）、次いで、第二金
属層として膜厚１０００人のＣｒの下層と膜厚１−のり
の上層とからなる複層膜をスパッタリング法により形成
し第三のフォトマスクを用いるフォトリソグラフィでＭ
をＣＣ１１と＾ｒガスを用い、ＣｒをＣＣｌ４と０□ガ
スを用いてプラズマエツチングによってバターニングす
ることによりドレイン電極７および画素電極２に接続さ
れるソース電極８を形成した （第１図（ｆ））。 電極複層膜の下層のＣｒは上層の配線電極であるＭとＩ
ＴＯ画素透明ｔｔｆＭ２との密着性の向上やＭとａ −
３ｔとの相互拡散による素子特性の低下を防止するため
にｍ能するものである。そして、第三のフォトマスクで
バターニングしたドレイン電極７およびソース電極８を
マスクとして両電極のオーム接触に役立つ部分以外のｎ
”ａ −３ｔ層５２をＣＰａとＯｔガスを用いるプラズ
マエツチングによりバターニングした く第１図ｆｌ）
。以上のように、本発明による製造方法では、フォトマ
スクは第一、第二、第三の３種類しか用いないため、製
造工程を簡略化できる。また、第３図の従来例のように
透明電極２の上を絶縁膜４が覆っていないので透明度が
向上する。 第５図は本発明によって製造されたチャネル長１０ｍ、
チャネル中８０−の薄膜電界効果トランジスタの特性を
示し、縦軸はドレイン電流の対数値であり、横軸はゲー
ト電圧である。ドレイン電圧は１０Ｖで、図示のように
良好なトランジスタ特性が得られた。 透明絶縁基板１としてガラス板のほかに高分子材料板、
透明電極２としてＩＴＯ膜のほかにＳｎ０ｇ膜、金属薄
膜、ゲート金属電極３の材料にはＣｒ以外にＴｉ、 Ｍ
ｏ、 Ｎｉ、ゲート絶縁膜４の材料には５１３Ｎ４のほ
かにＳｉＯよをそれぞれ用いることができ、ソースおよ
びドレイン電極７，８にはＡ７．Ｃｒ以外にＴｉ。 Ｎ１． Ｍｏなどを用いてもよく、単層構造でもよい。 そして、各薄膜の形成には真空蒸着法、スパッタリング
法、プラズマＣＶＤ法、光ＣＶＤ法などを通用できる。 第６図（ａｌ〜（ｄ）は本発明の別の実施例の製造工程
を示す断面図で、第１図と共通の部分には同一の符号を
付している。第６図（ａｌは、第１図＋ａ＋〜（ｄｌと
同様の方法により第一のフォトマスクを用いたフォトリ
ソグラフィでＣｒゲート金属電極３とＩＴＯ画素透明電
極２を形成し、第二のフォトマスクを用いたフォトリソ
グラフィで５１３Ｎ４ゲート絶縁膜４、ａ −３＃層５
１およびｎ′″ａ−３１層５２を基板１の上に形成した
ものである０次に、スパッタリング法により膜厚１００
０人のＣｒＪｉ９と膜厚１−のＡ７層ｌＯを積層し、第
三のフォトマスクを用いたフォトリソグラフィによりレ
ジスト１１のパターンを形成した （第６図山））。次
にレジスト１１をマスクとして、Ａｒ［１０をＣＣ１＊
とＡｒガスを用い、Ｃｒ１ｇ９をＣＣｌ４と０□ガスを
用いてプラズマエツチングすることにより、ドレイン電
極７とソース電極８をパターニングし、続いてＣＣ１，
と０２ガスを用いるプラズマエツチングによりＩＴＯ画
素透明電極２上のＣｒ第一金属層３０を除去した （第
６図（Ｃ））。そして第三のフォトマスクでパターニン
グしたドレイン電極７およびソース電極８をマスクとし
て、両電極の間を短絡するｎ”、１ｌ−３＊層５２をＣ
Ｆ、と０３ガスを用いるプラズマエツチングにより除去
した（第６図ｆｄ））、本実施例においては、ソースお
よびドレイン電極を構成するＣｒ層９とＩＴＯ画素透明
’Ｔｌｔ極２上のＣｒ第一金属層３０を連続してパター
ニングできる利点がある。
を第４図に示した平面図のＡ−Ａ’線断面で示した図で
、第２．第３図と共通の部分には同一の符号が付されて
いる。先ず、ガラス基板１の上に透明導電膜２０として
スパッタリング法によりＩＴＯを膜厚７００人に被着し
、さらに第一金属層３０としてスパッタリング法により
膜厚１０００人のＣｒを積層したのち （第１図ｆａｔ
）、第一のフォトマスクを用いたフォトリソグラフィに
よりＣｒ層３０をＣＣ１＃と０．ガスを用いたプラズマ
エツチングによりバターニングし、さらにＩＴＯ膜２０
を塩化第二鉄と塩酸の水溶液を用いてウェットエツチン
グによりバターニングし、下面にＩＴＯ膜２０を有する
ゲート金属電極３および上面にＣｒＮ３０を有する画素
透明電橋２を形成する （第１図（ｂ））０次にゲート
絶縁膜４としてシランガスとアンモニアを用いてプラズ
マＣＶＤ法により５ＩｓＮａを膜厚３０００人に被着し
、そして同じ反応装置内でａ−３＃層５１をシランガス
を用いたプラズマＣＶＤ法により膜厚４０００人に、さ
らに不純物添加層としてｎ″ａ−ｓｒｌ１５２をシラン
ガスとホスフィンを用いたプラズマＣＶＤ法により膜厚
２００人に成膜した （第１図（Ｃ１）、第二のフォト
マスクを用いたフォトリソグラフィでｎ”ａ−５１層５
２＋ ａ Ｓｔ層５１およびＳｉ＊Ｎｎ膜４をｃｐ
、と０２ガスを用いてプラズマエツチングにより連続し
てバターニングした （第１図（ｄｌ）、次に、第二の
フォトマスクを用いてバターニングしたｎ’ａ −３ｔ
層５２．ノンドープａ −５ｉｌ１５１および５ｉｓＮ
ａ ４をマスクにして画素透明電極２上のＣｒ第一金属
層３０をＣＣ］＃と０！ガスを用いてプラズマエツチン
グにより除去した（第１図（Ｉｌ＋）、次いで、第二金
属層として膜厚１０００人のＣｒの下層と膜厚１−のり
の上層とからなる複層膜をスパッタリング法により形成
し第三のフォトマスクを用いるフォトリソグラフィでＭ
をＣＣ１１と＾ｒガスを用い、ＣｒをＣＣｌ４と０□ガ
スを用いてプラズマエツチングによってバターニングす
ることによりドレイン電極７および画素電極２に接続さ
れるソース電極８を形成した （第１図（ｆ））。 電極複層膜の下層のＣｒは上層の配線電極であるＭとＩ
ＴＯ画素透明ｔｔｆＭ２との密着性の向上やＭとａ −
３ｔとの相互拡散による素子特性の低下を防止するため
にｍ能するものである。そして、第三のフォトマスクで
バターニングしたドレイン電極７およびソース電極８を
マスクとして両電極のオーム接触に役立つ部分以外のｎ
”ａ −３ｔ層５２をＣＰａとＯｔガスを用いるプラズ
マエツチングによりバターニングした く第１図ｆｌ）
。以上のように、本発明による製造方法では、フォトマ
スクは第一、第二、第三の３種類しか用いないため、製
造工程を簡略化できる。また、第３図の従来例のように
透明電極２の上を絶縁膜４が覆っていないので透明度が
向上する。 第５図は本発明によって製造されたチャネル長１０ｍ、
チャネル中８０−の薄膜電界効果トランジスタの特性を
示し、縦軸はドレイン電流の対数値であり、横軸はゲー
ト電圧である。ドレイン電圧は１０Ｖで、図示のように
良好なトランジスタ特性が得られた。 透明絶縁基板１としてガラス板のほかに高分子材料板、
透明電極２としてＩＴＯ膜のほかにＳｎ０ｇ膜、金属薄
膜、ゲート金属電極３の材料にはＣｒ以外にＴｉ、 Ｍ
ｏ、 Ｎｉ、ゲート絶縁膜４の材料には５１３Ｎ４のほ
かにＳｉＯよをそれぞれ用いることができ、ソースおよ
びドレイン電極７，８にはＡ７．Ｃｒ以外にＴｉ。 Ｎ１． Ｍｏなどを用いてもよく、単層構造でもよい。 そして、各薄膜の形成には真空蒸着法、スパッタリング
法、プラズマＣＶＤ法、光ＣＶＤ法などを通用できる。 第６図（ａｌ〜（ｄ）は本発明の別の実施例の製造工程
を示す断面図で、第１図と共通の部分には同一の符号を
付している。第６図（ａｌは、第１図＋ａ＋〜（ｄｌと
同様の方法により第一のフォトマスクを用いたフォトリ
ソグラフィでＣｒゲート金属電極３とＩＴＯ画素透明電
極２を形成し、第二のフォトマスクを用いたフォトリソ
グラフィで５１３Ｎ４ゲート絶縁膜４、ａ −３＃層５
１およびｎ′″ａ−３１層５２を基板１の上に形成した
ものである０次に、スパッタリング法により膜厚１００
０人のＣｒＪｉ９と膜厚１−のＡ７層ｌＯを積層し、第
三のフォトマスクを用いたフォトリソグラフィによりレ
ジスト１１のパターンを形成した （第６図山））。次
にレジスト１１をマスクとして、Ａｒ［１０をＣＣ１＊
とＡｒガスを用い、Ｃｒ１ｇ９をＣＣｌ４と０□ガスを
用いてプラズマエツチングすることにより、ドレイン電
極７とソース電極８をパターニングし、続いてＣＣ１，
と０２ガスを用いるプラズマエツチングによりＩＴＯ画
素透明電極２上のＣｒ第一金属層３０を除去した （第
６図（Ｃ））。そして第三のフォトマスクでパターニン
グしたドレイン電極７およびソース電極８をマスクとし
て、両電極の間を短絡するｎ”、１ｌ−３＊層５２をＣ
Ｆ、と０３ガスを用いるプラズマエツチングにより除去
した（第６図ｆｄ））、本実施例においては、ソースお
よびドレイン電極を構成するＣｒ層９とＩＴＯ画素透明
’Ｔｌｔ極２上のＣｒ第一金属層３０を連続してパター
ニングできる利点がある。
本発明によれば、透明１１極とゲート金属電極のパター
ニングを同一フォトマスクで行い、ゲート絶縁膜と半Ｊ
体層とのパターニングを同一フォトマスクで行うことに
より、フォトマスクの数を従来の方法より少なくでき、
従来の製造工程に比較して筒車な製造工程で表示装置駆
動用のスイッチング素子を均一な特性で形成できる。
ニングを同一フォトマスクで行い、ゲート絶縁膜と半Ｊ
体層とのパターニングを同一フォトマスクで行うことに
より、フォトマスクの数を従来の方法より少なくでき、
従来の製造工程に比較して筒車な製造工程で表示装置駆
動用のスイッチング素子を均一な特性で形成できる。
第１図は本発明の一実施例の製造工程を第４図のＡ−Ａ
’腺断面で順次示す断面図、第２図は従来の製造方法に
よる薄膜トランジスタの平面図、第３図はその製造工程
を第２図のＢ−Ｂ’線断面で順次示す断面図、第４図は
第１図の実施例で製造される薄膜トランジスタの平面図
、第５図は第１図。 第２図に示した薄膜トランジスタの特性線図、第６図は
本発明の別の実施例の製造工程を順次示す断面図である
。 １ニガラス基板、２：画素透明電極、２０：透明導電膜
、３：ゲート金属電極、３０：第一金属層、４：ゲート
酸化膜、５１：ａ−Ｓ１層、５２：ｎ″ａ−Ｓｔ層、７
：ドレイン電極、８：ソース電極、９：Ｃｒ層、ｌＱ：
Ａ７Ｎ。 第２図 第４図 ！ｓ５図 第６図
’腺断面で順次示す断面図、第２図は従来の製造方法に
よる薄膜トランジスタの平面図、第３図はその製造工程
を第２図のＢ−Ｂ’線断面で順次示す断面図、第４図は
第１図の実施例で製造される薄膜トランジスタの平面図
、第５図は第１図。 第２図に示した薄膜トランジスタの特性線図、第６図は
本発明の別の実施例の製造工程を順次示す断面図である
。 １ニガラス基板、２：画素透明電極、２０：透明導電膜
、３：ゲート金属電極、３０：第一金属層、４：ゲート
酸化膜、５１：ａ−Ｓ１層、５２：ｎ″ａ−Ｓｔ層、７
：ドレイン電極、８：ソース電極、９：Ｃｒ層、ｌＱ：
Ａ７Ｎ。 第２図 第４図 ！ｓ５図 第６図
Claims (1)
- 【特許請求の範囲】 １）透明絶縁基板上に設けられたゲート電極を絶縁層を
介して薄膜半導体層が覆い、該半導体層の反絶縁層側表
面の両側に被着されるソース電極およびドレイン電極の
一方が基板上の透明電極に接続される薄膜トランジスタ
の製造方法において、基板上に透明導電膜および金属層
を積層し、該積層膜の透明電極およびゲート電極領域を
残すパターニングをする工程と、上面に絶縁層および半
導体層を積層しパターニングする工程と、さらに上面に
金属層を被着しソース電極およびドレイン電極をパター
ニングする工程と、透明電極上の金属層の少なくとも露
出する部分を除去する工程とを含むことを特徴とする薄
膜トランジスタの製造方法。 ２）特許請求の範囲第１項記載の方法において、透明電
極上の金属層を、パターニングされた絶縁層と半導体層
の積層をマスクとして除去することを特徴とする薄膜ト
ランジスタの製造方法。 ３）特許請求の範囲第１項記載の方法において、透明電
極上の金属層を、ソース電極およびドレイン電極をマス
クとして除去することを特徴とする薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249108A JPS63102367A (ja) | 1986-10-20 | 1986-10-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249108A JPS63102367A (ja) | 1986-10-20 | 1986-10-20 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63102367A true JPS63102367A (ja) | 1988-05-07 |
Family
ID=17188072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61249108A Pending JPS63102367A (ja) | 1986-10-20 | 1986-10-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63102367A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382420B2 (en) | 2002-03-28 | 2008-06-03 | Sharp Kabushiki Kaisha | Substrate for liquid crystal display device, liquid crystal display device provided with the same, and manufacturing method of the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100173A (ja) * | 1983-11-07 | 1985-06-04 | セイコーインスツルメンツ株式会社 | 液晶表示装置の製造方法 |
-
1986
- 1986-10-20 JP JP61249108A patent/JPS63102367A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100173A (ja) * | 1983-11-07 | 1985-06-04 | セイコーインスツルメンツ株式会社 | 液晶表示装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382420B2 (en) | 2002-03-28 | 2008-06-03 | Sharp Kabushiki Kaisha | Substrate for liquid crystal display device, liquid crystal display device provided with the same, and manufacturing method of the same |
| US7782410B2 (en) | 2002-03-28 | 2010-08-24 | Sharp Kabushiki Kaisha | Substrate for liquid crystal display device, liquid crystal display device provided with the same, and manufacturing method of the same |
| US7932963B2 (en) | 2002-03-28 | 2011-04-26 | Sharp Kabushiki Kaisha | Substrate for liquid crystal display device, liquid crystal display device provided with the same, and manufacturing method of the same |
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