JPS61176157A - ２重ゲ−ト型薄膜トランジスタとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 ゛　本発明は基板面に対し平行１ｃ２つのゲートを有す
る２重ゲート型薄膜トランジスタとその製造方法に関す
る。

〔従来技術とその問題点〕

２重ゲート型薄膜トランジスタはトランジスタの占有面
積を広げることなく、ＯＮ抵抗を半分にすることができ
るトランジスタであシ、従来例として第１図に示すよう
なものが知られている。

この２重ゲート型トランジスタは、３３のガラス基板上
にＣｒを蒸着、エツチングして３４のＣｒからなるゲー
ト電極を形成し、この上にグロー放電法によシ３６の８
　ｉ　Ｎ　Ｘ　％　　３８のａ　　Ｓｌ：Ｈ％４１のｎ
”　　ａ　　８１：Ｈを連続形成しついで、これらを島
状にエツチングし、この上にソース・ドレイン電極とな
る３９ν４０のＮｉＣｒを蒸着しそれぞれの電極形状に
パターンニング、エツチングした後、チャネル部上のｎ
　　　ａ　　８ｉ：Ｈをエツチングによシ除去し、この
上に上部ゲート絶縁膜となる３７の８ｉＮｘをグロー放
電法によシ形成し、所望の形状にエツチングした後、こ
の上に３５のＡＩからなる上部ゲート電極を形成するこ
とにより製造される。ここで４１のｎ”−ａ−８ｉ：Ｈ
は３８のａ−８ｉ：Ｈと３９．４０のＮｉＣｒ　（ソー
ス拳ドレイン電極）とのオーミック性を良くするために
入れである。

この従来例には以下に述べる欠点がある。まず第１に、
自己整合的に製造することができないという製造プロセ
ス上の問題がある。このため第１図にａｊｂで示したよ
うに下部ゲート電極とソース・ドレイン電極、上部ゲー
ト電極とソース・ドレイン電極の重なシが大きくなって
しまう。この重なシはフォトマスクの目合せに余裕を持
たせるために必要となるが、これが大きくなると電極間
の寄生容量が大きくなシ、動特性が劣化する。この劣化
を抑えるために重なシを小さくすると、目合せ不良等に
よシ素子欠陥が多発する原因とな逼。通常のシリコン集
積回路の電界効果トランジスタがすべて自己整合プロセ
スで作られていることからも明らかなように、自己整合
は必須の技術である。第２に、電極の厚みによる絶縁膜
等の段差切れ等の問題がある。この構造では図中ｃｙｄ
で示した部分に段差があシ、ここで絶縁膜の段差切れや
、絶縁膜が薄くなるために生じるリーク電流の発生とい
う問題が生じやすい。一般にＭＩ８型（Ｍｅｔａｌ　ｐ
　Ｉｎ５ｕｌａｔｏｒ　ｓ８ｅｍｉｃｏｎｄｕｃｔｏｒ
　）の電界効果トランジスタの場合ゲート絶縁膜は低電
圧動作のためリーク電流を生じない限シ、薄くした方が
望ましい。逆にゲート電極は抵抗を小さくするためある
程度厚くしなくてはならない。従りて上述した問題が発
生しやすくなる訳である。最後に、界面準位の問題があ
る。製造プロセスの説明で述べたようにこの従来型の２
重ゲート型薄膜トランジスタにおいては３８０ａ　　Ｓ
ｒ：Ｈを一旦空気にさらした後３７の５ｉＮｘを形成し
ている。従ってこの３８のａ　　８ｓ：Ｈと３７の８ｉ
Ｎｘの界面の界面準位密度が非常に大きくなる。界面準
位密度の増大は電子の移動度の低下ならびにしきい値電
圧の変動を招きゃすい。別の製造プロセスとして、３６
の８ｉＮｘ、３８のａ８ｉ：Ｈ，３７の８　ｔ　Ｎ　ｘ
を連続的に形成しておいて、ソース・ドレイン電極にあ
たる部分の３７の８　ｉＮｘをエツチングし、４１のｎ
　　−ａ−８ｉ：Ｈと３９；４０のＮｉＣｒからなるソ
ース・ドレイン電極を形成し、チャネル上のｎ”　　ａ
　　８Ｉ　：Ｈ％ＮｉＣｒを除去した後この上からさら
に８ｉＮｘを積層し、３５のＡＩからなる上部ゲート電
極を形成するという方法がある。このプロセスにおいて
は上記界面準位の問題は避けられるが、３７の８ｉＮｘ
と後から付加する８　ｓ　Ｎ　Ｘの界面準位密度が大き
くなる。このＳ　ｒ　Ｎｘ中の準位はしきい値電圧の不
安定性を増大させ、動作上問題である。いずれにしても
従来の２重ゲート型薄膜トランジスタにおいてはトラン
ジスタの特性を左右する重要な部分で膜の界面を一旦空
気にさらさねばならず、界面準位増大はまぬがれない。

上側はツアン他：＠デュアルゲート　アモルファスシリ
コン　シン　フィルム　トランジスタ”エレクトロン　
デバイス　レターズ　ｖｏｌ　　ＥＤＬ−３、Ｎｏ、　
１２、１９８２　　（Ｈ，Ｃ，ＴＶＡＮ　ａｔ　ａｌ＠
Ｄｕａｌ　−Ｇａｔｅ　ａ　−８ｉ　：ＨＴｈ１ｎ　Ｆ
ｉｌｍ　Ｔｒａｎ−ｓｉｓｔｏｒｓ”ｖｏｌ　、　　Ｅ
ＤＬ　−３、Ｎｏ、　１２　、ＤＨＬ。

１９８２）に紹介されている。

〔発明の目的〕

本発明の目的は上記従来構造およびその製造方法の欠点
を除去せしめ、段差切れや界面準位増大の問題がなり、
シかも自己整合的に製造できる２重ゲート型薄膜トラン
ジスタとその製造方法を提供することにある。

〔発明の構成〕

本発明によれば、絶縁性基板上に形成された、側面が数
百〜数千オングストローム酸化されたアルミニウム、タ
ンタル等の陽極酸化可能な金属か半導体膜、第２のゲー
ト絶縁膜、側面が数百〜数千オングストローム酸化され
たアルミニウム、タンタル等の陽極酸化可能な金属から
なる第２のゲート電極と、該半導体膜の側面と接触する
オーミック接触用半導体膜と該オーミック接触用半導体
膜に積層されたソース−ドレイン電極とからなる２重ゲ
ート型薄膜トランジスタと、絶縁性基板上にアルミニウ
ム、タンタル等の第１の陽極酸化可能な金属、第１の絶
縁膜、半導体膜、第２の絶縁膜、第２の陽極酸化可能な
金属、フォトレジストを積層し、フォトレジストをゲー
ト電極の形状にパターンニングし、該第１および第２の
陽極酸化可能な金属と、第１および第２の絶縁膜、半導
体膜をエツチングする工程と、これに電解液にっけ、陽
極酸化を行って該第１を第２の陽極酸化可能な金属の側
面を数百〜数千オングストローム酸化する工程と、これ
らの上にオーミック接触用半導体膜、ソース・ドレイン
電極用金属を積層する工程と、該ソース・ドレイン電極
用金属とオーミック接触用半導体膜を所望の形状にパタ
ーンニング、エツチングする工程と、フォトレジストを
除去し、第２のゲート電極の直上に位置するオーミック
接触用半導体膜及びソース・ドレイン電極用金属をリフ
トオンする工程からなる２重ゲート型薄膜トランジスタ
の製造方法が得られる。

〔作用〕

以下、本発明の２重ゲート型薄膜トランジスタとその製
造方法がいかにして従来構造及び従来方法の欠点を除去
せしめたかを説明する。

第１図に本発明の２重ゲート型薄膜トランジスタの製造
方法を示す。最初に第１図（、）に示すように絶縁性基
板１の上に２の陽極酸化可能な金属からなる第１のゲー
ト用金属、３の第１の絶縁膜、４の半導体膜、５の第２
の絶縁膜、６の第２の上部ゲート用金属を積層し、７の
７オトレジストを塗布し、フォトマスクをかけて露光現
像し、ゲート電極の形状にパターンニングする。次にエ
ツチングを行い、２〜６までの層をゲート電極の形状に
パターンニングする（第１図（ｂ））。次に、第１及び
第２のゲート用金属を陽極とし、素子を電解液につけて
陽極酸化を行う。このときこれらの金属は上下を絶縁物
ではさまれているため、これ、らの金属が電解液と接触
するのは、エツチングにょ夛むきだしにされた側面の部
分のみとなシ、第１図（ｃ）に示すように側面だけが８
の酸化膜にかわる。

次にこの上から第１図（ｄ）　Ｋ示すように９のオーミ
ック接触用半導体膜、１０のソース・ドレイン電極用金
属を積層する。ここで９のオーミック接触用半導体膜は
４０半導体膜と１０のソース・ドレイン電極用金属のあ
いだにオーミックをとるために入れるもので、オーミッ
ク接触が直接得られる場合には不要である。最後に、７
の７オトレジストを除去することによシロの上部ゲート
電極用金属の直上の９のオーミ、り接触用半導体膜、１
００ソース・ドレイン電極用金属をリフトオフし、薄膜
トランジスタが完成する。このトランジスタの場合、２
つのゲート電極とソース・ドレイン電極との絶縁は陽極
酸化によシ形成した８の酸化膜によって行っている。こ
のように本発明の２重ゲート型薄膜トランジスタの製造
方法によれば、従来できなかった自己整合が容易に実現
できる。

従来構造の欠点に関しては以下に述べるように解決され
ている。まず、段差切れの問題であるが、本発明の２重
ゲート型薄膜トランジスタにおいては第１図（ｅ）に示
すようにゲート絶縁膜は３ｊ５の絶縁膜と陽極酸化によ
って形成され九８の酸化膜からなっており、従来例のよ
うにゲート電極のエツジの部分で切れたシ薄くなったシ
することがなく、この問題は完全に解決されている。従
ってゲート電極を厚くして抵抗を下げたシ、絶縁膜を薄
くして動作の低電圧化を行うことも自由にできる。

次に界面準位の問題であるが製造プロセスで述べたよう
に本発明の２重ゲート型薄膜トランジスタは絶縁膜、半
導体膜の界面を空気にさらすことなく連続して製造でき
るため界面準位の増大はない。

以上のように、本発明の２重ゲート型薄膜トランジスタ
とその製造方法では従来の２重ゲート型薄膜トランジス
タの構造及び製造方法の欠点がすべて解決されている。

〔実施例〕

半導体としてカドミウムセレン（ＣｄＳｅ）と非晶質シ
リコン（ａ　　８ｉ　：Ｈ）を使った実施例を１つづつ
示す。基本的なプロセスの流れはすでに第１図を使って
説明したので、ここでは個々の形成条件等について述べ
る。

第２図は半導体としてカドミウムセレン（Ｃｄ８ｅ）を
用いる２重ゲート型薄膜トランジスタの断面構造を示し
ている。製造プロセスは以下の通シである。セラミック
ス基板１１の上に、１２のＡＩを１ｏｏｏＸ１１６のＡ
　Ｉ！Ｏ，を４０００　Ｘ、　１８のＣｄＳｅ　　−を
ｌ００Ｘ１１７のＡＩ、０．を１０００　Ｘ、　１４の
ＡＩを１０００　Ｘすべて蒸着法によシ形成する。次に
７オトレジストを塗布し、ゲート電極の形状にパターン
ニングして１２＝　１４ｐ　１６〜１８の各層を工、チ
ングする。次に１２．１４のＡｓを陽極にし、基板を電
解液につけ陽極酸化を行う。電解液はホウ酸アンモニウ
ム溶液等がある。このとき形成されるＡ１．０．の膜厚
は印加電圧によって決まり大体１４Ｘ／Ｖである。この
実施例では１４００　ＸのＡＩ、０．を形成するために
１００Ｖ印加した。この後１９のＩｎを１００Ｘ、２０
．２１のＡｕを１ｏｏｏＸ蒸着する。Ｉｎは直接ｅｄｇ
ｅとオーミック接触がとれるためこの場合にはオーミッ
ク接触用半導体膜は不要である。ただし、　Ｉｎだけで
は物理的強度に問題があるため、補強用の膜としてＡｕ
を付けである。最後にフォトレジストを除去することに
よシ１４のＡＩの直上のＩｎｐＡｕを除去し、第２図に
示すような２重ゲート型薄膜トランジスタが完成する。

この実施例のトランジスタは電子の電界効果移動度が２
０ｃｄ／Ｖ、８．　ｌ、きい値電圧３〜４ｖと従来型と
同程度の特性が出ている。ゲートとソース・ドレイン間
の寄生容量は約３０％減少した。また、段差切れ等によ
る素子欠陥は見られなかった。

最後に半導体として非晶質シリコンを用いた実施例を示
す。第３図はその断面構造を示している。

製造プロセスは以下の通りである。ガラス基板２２の上
に２３のＴａを１０００ｉ１２７の８　ｉ　Ｎ　ｘを２
０００１１２９のａ　　８　ｔ　：　Ｈを３０００　Ｘ
、、２８の８　ｒ　Ｎ　ｘを２０００Ｘ、２５のＴａを
１０００　Ｘ積層する。Ｔａは蒸着によって形成し、ａ
　−Ｓｉ　：Ｈ，ＳｉＮｘはグロー放電分解法によって
形成する。ａ−８ｉ：Ｈの場合は基板温度２００〜２５
０℃、圧力３０〜６０Ｐ３で８ｉＨ４をグロー放電分解
し、８　ｉ　Ｎ　ｘの場合は温度、圧力は同じで８ｉＨ
４とＮ！あるいは５ｉＨａ、Ｎ、とＮＨ，の混合ガスを
グロー放電分解することによ）形成する。次に７オトレ
ジストを塗布しゲート電極の形状にパターンニングし、
２３，２５゜２７〜２９の各層をエツチングする。次に
２３゜２４のＴａを陽極にし陽極酸化を行う。電解液は
エチレングリコールに１０％のホウ酸アンモニウムを加
えたもので、２４ｊ２６のＴａ１０５の形成は１５〜２
０Ｘ／Ｖで行なえる。この実施例においては１５００Ｘ
のＴａ１０ｇを作るために８０〜１００ガスをグロー放
電分解することにより、３０のｎ＋ａ−８ｉ：Ｈをｔｏ
ｏｏＸ形成する。これはオーミック接触用の半導体膜で
ある。また、形成温度が低いのはフォトレジストを硬化
させないためである。さらにこの上に３１，３２のＣｒ
を１０００芙蒸着し、最後に７オトレジストの除去によ
シ２５のＴａの直上のｎ”−ａ−８ｉ：Ｈ及びＣｒをリ
フトオフし第３図に示すような２重ゲート型薄膜トラン
ジスタが完成する。この実施例のトランジスタでは電子
の電界効果移動度が０．５〜０．８　ｃＩＩ／Ｖ、８゜
しきい値電圧が１〜２ｖと従来の単一ゲート型のａ−８
ｉ：Ｈ薄膜トランジスタと同程度の特性が得られた。ま
た、従来例に比べ界面準位が少いためＯＮ抵抗は単一ゲ
ート型のもののほぼ倍程度になった。製造の面からはマ
スクの目合せが簡単になったことと段差切れ等による欠
陥がなくなったため素子欠陥率の著しい改善が見られた
。

〔発明の効果〕

以上説明したように、本発明の２重ゲート型薄膜トラン
ジスタとその製造方法によれば、従来は困難であった２
重ゲート型薄膜トランジスタの自己整合的な製造が可能
となシ、生産性、歩留シ、特性が向上する。

生産性が向上するのはプロセスが簡単になるためである
。本発明の製造方法では従来プロセスで必要であった素
子を島状に形成する工程、チャネル上のｎ＋−ａ　−Ｓ
ｉ　：Ｈを除去する工程、上部第２の絶縁膜を後から形
成する工程、上部第２のゲート電極全パターンニングす
る工程が不要となる。

これに対し、本発明の製造プロセスで必要な従来プロセ
スにない工程は陽極酸化と後から行うｎ＋−ａ−８ｉ：
Ｈのみである。これらはいずれもパターンニングを伴わ
ない比較的簡単な工程である。

従って、本発明の製造方法によれば生産に要する時間が
３〜４割短縮できる。

歩留シが向上するのは、一つには上述したプロセスの減
少による欠陥発生要因の減少と、身ｐ大きな理由として
フォトマスクの目合せ不良による欠陥の発生が無くなる
こと、構造的に絶縁膜の段差切れや薄膜化によるＩＪ−
７を流の発生が無くなったことがあげられる。

特性の向上は、自己整合化によるゲートとソース・ドレ
イン間の容量の減少と、ゲート絶縁膜を薄くすることに
よる低電圧化、界面準位を抑えることによる移動度の確
保によってなされる。電極間容量に関しては従来例に比
べ３０〜４（ｌの改善が可能である。

このように本発明の２重ゲート型薄膜トランジスタとそ
の製造方法は従来の２重ゲート型薄膜トランジスタとそ
の製造方法の問題点をすべて解決するものであシ、工業
的に非常に有益である。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の２重ゲート型薄膜トラ
ンジスタの製造プロセスを断面構造で示す図、第２図り
第３図は本発明の２重ゲート型薄膜トランジスタの２つ
の実施例を断面構造で示す図、第１図は従来型の２重ゲ
ート型薄膜トランジスタの断面構造を示している。 図において、１・・・絶縁性基板、２・・・第１のゲー
ト電極用金属、３・・・第１の絶縁膜、４・・・半導体
膜、５・・・第２の絶縁膜、６・・・第２のゲート電極
用金属、７・・・フォトレジスト、８・・・酸化膜、９
・・・オーミック接触用半導体膜、１０・・・ソース・
ドレイン電極用金属である。 （ｂ） （Ｃ） ７１　図 （ｄ） （ｅ） オ　２　図 片　３　図 ２３Ｔａ　　　２４

Claims (1)

1. 【特許請求の範囲】 １、絶縁性基板上に形成された、側面が数百〜数千オン
   グストローム酸化されたアルミニウム、タンタル等の陽
   極酸化可能な金属からなる第１のゲート電極と、この直
   上に積層された該第１のゲート電極と同じ形状の第１の
   ゲート絶縁膜、半導体膜、第２のゲート絶縁膜、側面が
   数百〜数千オングストローム酸化されたアルミニウム、
   タンタル等の陽極酸化可能な金属からなる第２のゲート
   電極と、該半導体膜の側面と接触するオーミック接触用
   半導体膜と該オーミック接触用半導体膜に積層されたソ
   ース・ドレイン電極とからなる２重ゲート型薄膜トラン
   ジスタ。 ２、絶縁性基板上に、アルミニウム、タンタル等の第１
   の陽極酸化可能な金属、第１の絶縁膜、半導体膜、第２
   の絶縁膜、第２の陽極酸化可能な金属、フォトレジスト
   を積層し、フォトレジストをゲート電極の形状にパター
   ンニングし、該第１および第２の陽極酸化可能な金属と
   第１および第２の絶縁膜、半導体膜をエッチングする工
   程と、これを電解液につけ、陽極酸化を行って、該上下
   の陽極酸化可能な金属の側面を数百〜数千オングストロ
   ーム酸化する工程と、これらの上にオーミック接触用半
   導体膜、ソース・ドレイン電極用金属を積層する工程と
   、該ソース・ドレイン電極用金属とオーミック接触用半
   導体膜を所望の形状にパターンニング、エッチングする
   工程と、フォトレジストを除去し、第２のゲート電極の
   直上に位置するオーミック接触用半導体膜及びソース・
   ドレイン電極用金属をリフトオフする工程からなる２重
   ゲート型薄膜トランジスタの製造方法。