JPS6146067A - ２重ゲ−ト型薄膜トランジスタとその製造方法 - Google Patents
２重ゲ−ト型薄膜トランジスタとその製造方法Info
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- JPS6146067A JPS6146067A JP16748784A JP16748784A JPS6146067A JP S6146067 A JPS6146067 A JP S6146067A JP 16748784 A JP16748784 A JP 16748784A JP 16748784 A JP16748784 A JP 16748784A JP S6146067 A JPS6146067 A JP S6146067A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は基板面に対し平行に２つのチャネルを形成する
２重ゲート鳳薄膜トランジスタとその製造方法に関する
。
２重ゲート鳳薄膜トランジスタとその製造方法に関する
。
２重ゲート型薄膜トランジスタはトランジスタ自体の占
有面積を広げることなく、ＯＮ抵抗を半分にすることが
できるトランジスタであり、従来例として第３図に示す
ようなものが知られている。
有面積を広げることなく、ＯＮ抵抗を半分にすることが
できるトランジスタであり、従来例として第３図に示す
ようなものが知られている。
図において、１はガラス基板、２はＣｒからなる第１の
ゲート電極、３，７は”ｉＨ４＃ ＮＨ３の混合ガスを
グロー放電分解法によシ形成した膜厚０・３μｍの５ｉ
Ｎｚ膜、４はＳｉ＆のグロー放電分解法によシ形成した
厚さ１μｍのａ−８ｔ：Ｈ膜、５はソース。
ゲート電極、３，７は”ｉＨ４＃ ＮＨ３の混合ガスを
グロー放電分解法によシ形成した膜厚０・３μｍの５ｉ
Ｎｚ膜、４はＳｉ＆のグロー放電分解法によシ形成した
厚さ１μｍのａ−８ｔ：Ｈ膜、５はソース。
ドレイン電極とａ−８ｉ：Ｈ膜との間のオーミック接触
をとるためのｎ”−ａ−８ｔ：Ｈ膜、６はＮ ｉ Ｃｒ
からなるソース、ドレイン電極、８はんからなる第２の
ゲート電極である。このトランジスタではａ−８ｔ：ど
ｒ Ｈ膜４の２つの面にゲート電極２，８によりチャネルが
形成されるため実質的に２つの電界効果トランジスタが
並列接続されているのと同じことになる。ただしＯＦＦ
抵抗はａ−８Ｌ：Ｈ膜４自体の抵抗であるから単ゲート
の薄膜トランジスタとほぼ同じである。従ってこのよう
な２重ゲート型薄膜トランジスタでは単ゲート屋薄膜ト
ランジスタに比べＯＮ抵抗が半分に、０Ｎ１０ＦＦ比が
約２倍になる・逆に言えば、同じＯＮ抵抗を得るのに必
要な素子の占有面積は半分て済むことになり、薄膜半導
体装置の小屋化に有利である。また薄膜トランジスタを
液晶駆動用スイッチとして用いる場合のように薄膜トラ
ンジスタに光が当る場合、２重ゲート型薄膜トランジス
タでは活生層が上下２つのゲートで隠れてしまうため、
特に遮光膜を設けなくてもよいという利点がある。
をとるためのｎ”−ａ−８ｔ：Ｈ膜、６はＮ ｉ Ｃｒ
からなるソース、ドレイン電極、８はんからなる第２の
ゲート電極である。このトランジスタではａ−８ｔ：ど
ｒ Ｈ膜４の２つの面にゲート電極２，８によりチャネルが
形成されるため実質的に２つの電界効果トランジスタが
並列接続されているのと同じことになる。ただしＯＦＦ
抵抗はａ−８Ｌ：Ｈ膜４自体の抵抗であるから単ゲート
の薄膜トランジスタとほぼ同じである。従ってこのよう
な２重ゲート型薄膜トランジスタでは単ゲート屋薄膜ト
ランジスタに比べＯＮ抵抗が半分に、０Ｎ１０ＦＦ比が
約２倍になる・逆に言えば、同じＯＮ抵抗を得るのに必
要な素子の占有面積は半分て済むことになり、薄膜半導
体装置の小屋化に有利である。また薄膜トランジスタを
液晶駆動用スイッチとして用いる場合のように薄膜トラ
ンジスタに光が当る場合、２重ゲート型薄膜トランジス
タでは活生層が上下２つのゲートで隠れてしまうため、
特に遮光膜を設けなくてもよいという利点がある。
しかしながら、２重ゲート型薄膜トランジスタはその製
造工程に自−己整合法を用いにくいという欠点を持って
いる。現在までに報告されている薄膜トランジスタの自
己整合法については、Ｊ、 Ｋｏｄａｍａ ｅｔ ａｌ
、； ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌ
ｅ−ｔｔｅｒｓｓ ｖｏｌ、 ＥＤＬ −Ｌ Ｎｏ、
７． ｐ、ｉ８７．１９−８２゜用井 他；信学技報ｖ
ｏ１．８３ Ｎｏ、１６８ ＥＤ８３−７０ｐｐ、４７
−５２昭５８ に紹介されておシ、この方法によれば、一方のゲートに
対しソース、ドレイン電極を自己整合することはできて
も、上下２つのゲート電極を自己整合できない。従って
、いまだ２重ゲート型薄膜トランジスタの自己整合法に
関する報告はない。第３図の例においてもゲート電極の
幅はチャネル長よル長い。
造工程に自−己整合法を用いにくいという欠点を持って
いる。現在までに報告されている薄膜トランジスタの自
己整合法については、Ｊ、 Ｋｏｄａｍａ ｅｔ ａｌ
、； ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌ
ｅ−ｔｔｅｒｓｓ ｖｏｌ、 ＥＤＬ −Ｌ Ｎｏ、
７． ｐ、ｉ８７．１９−８２゜用井 他；信学技報ｖ
ｏ１．８３ Ｎｏ、１６８ ＥＤ８３−７０ｐｐ、４７
−５２昭５８ に紹介されておシ、この方法によれば、一方のゲートに
対しソース、ドレイン電極を自己整合することはできて
も、上下２つのゲート電極を自己整合できない。従って
、いまだ２重ゲート型薄膜トランジスタの自己整合法に
関する報告はない。第３図の例においてもゲート電極の
幅はチャネル長よル長い。
自己整合法が必要な理由は単にマスクの目合せが簡単に
なるというだけでなく、動特性が向上するという点にあ
る。第４図は２重ゲート型薄膜トランジスタの等価回路
を示している。図において、９は第１のトランジスタ、
ｌＯは第２のトランジスタ、１１は第１のゲート、氏は
第２のゲート、１３はソース、１４はドレイン、１５
、１６は第１のゲートとソース、ドレインの間の容量、
１７ 、１８は第２のゲートとソース、ドレインの間の
容量である。一般にＦＥＴ （電界効果トランジスタ）
にはこのような電極間容量が存在し動作速度を制限した
り雑音を発生したシする。特に薄膜トランジスタを液晶
駆動用のスイッチとして用いる場合、ゲートに加わる信
号もソースに加わる信号もパルスなのでその影響は顕著
に現れる。従って、自己整合法により電極間容量を減少
させれば動特性が向上する。
なるというだけでなく、動特性が向上するという点にあ
る。第４図は２重ゲート型薄膜トランジスタの等価回路
を示している。図において、９は第１のトランジスタ、
ｌＯは第２のトランジスタ、１１は第１のゲート、氏は
第２のゲート、１３はソース、１４はドレイン、１５
、１６は第１のゲートとソース、ドレインの間の容量、
１７ 、１８は第２のゲートとソース、ドレインの間の
容量である。一般にＦＥＴ （電界効果トランジスタ）
にはこのような電極間容量が存在し動作速度を制限した
り雑音を発生したシする。特に薄膜トランジスタを液晶
駆動用のスイッチとして用いる場合、ゲートに加わる信
号もソースに加わる信号もパルスなのでその影響は顕著
に現れる。従って、自己整合法により電極間容量を減少
させれば動特性が向上する。
本発明の目的は上記従来聾の２重ゲート型薄膜トランジ
スタの欠点を除去せしめ、２重ゲート型でしかも自己整
合可能な薄膜トランジスタとその製造方法を提供するこ
とにある。
スタの欠点を除去せしめ、２重ゲート型でしかも自己整
合可能な薄膜トランジスタとその製造方法を提供するこ
とにある。
本発明は、透明ガラス基板上に第１のゲート電極を形成
し、この上にこれをおおうように第１のゲート絶縁膜、
第１の半導体膜を積層し、この上にフォトレジストを塗
布し、該第１のゲート電極をマスクとして該透明ガラス
基板側から紫外光を照射し、露光時間を調節して該第１
のゲート電極上に該フォトレジストをフォトレジストの
端が該ゲート電極端より内側に０．１μｍ以上はいるよ
うに残し、この上に少くとも２層以上の金属を含むソー
ス、ドレイン電極用多層膜を積層し、チャネル上に該ソ
ース、ドレイン電極用多層膜を残した状態でソース、ド
レイン電極の形状にパターンニングし、この後該第１の
ゲート電極上に残したフォトレジストのリフトオフによ
りソース、ドレイン電極のギャップを形成する工程と、
該ソース。
し、この上にこれをおおうように第１のゲート絶縁膜、
第１の半導体膜を積層し、この上にフォトレジストを塗
布し、該第１のゲート電極をマスクとして該透明ガラス
基板側から紫外光を照射し、露光時間を調節して該第１
のゲート電極上に該フォトレジストをフォトレジストの
端が該ゲート電極端より内側に０．１μｍ以上はいるよ
うに残し、この上に少くとも２層以上の金属を含むソー
ス、ドレイン電極用多層膜を積層し、チャネル上に該ソ
ース、ドレイン電極用多層膜を残した状態でソース、ド
レイン電極の形状にパターンニングし、この後該第１の
ゲート電極上に残したフォトレジストのリフトオフによ
りソース、ドレイン電極のギャップを形成する工程と、
該ソース。
ドレイン電極用多層膜の最上層のみをチャネル方向に０
．１μｍ以上オーバーエツチングし、この上に第２の半
導体膜、第２のゲート絶縁膜、第２のゲート電極を積層
し、所望の形状にパターンニングした後、ソース、ドレ
イン電極用多層膜の最上層をエツチングし、このリフト
オフにより該第２の半導体膜、第２のゲート絶縁膜、第
２のゲート電極の不要な部分を除去する工程とを行う２
重ゲート凰薄膜トランジスタの製造方法及びこの方法に
よって製造された２重ゲート型薄膜トランジスタである
。
．１μｍ以上オーバーエツチングし、この上に第２の半
導体膜、第２のゲート絶縁膜、第２のゲート電極を積層
し、所望の形状にパターンニングした後、ソース、ドレ
イン電極用多層膜の最上層をエツチングし、このリフト
オフにより該第２の半導体膜、第２のゲート絶縁膜、第
２のゲート電極の不要な部分を除去する工程とを行う２
重ゲート凰薄膜トランジスタの製造方法及びこの方法に
よって製造された２重ゲート型薄膜トランジスタである
。
以下、いくつかの実施例を示しクク本発明の２重ゲート
型薄膜トランジスタとその製造方法について説明する。
型薄膜トランジスタとその製造方法について説明する。
第１図は半導体としてＣｄＳｅを用いる２重ゲート型薄
膜トランジスタの製造方法を示している。第１図（ａ）
に示すように透明ガラス基板１９上にＭｏからなる第１
９のゲート電極２０を形成し、その上に厚さ０．４μｍ
のＡｌ、０．２１ 、厚さ１００λのＣｄＳｅ ２２を
蒸着で形成する。さらにこの上にフォトレジストｎｔ−
塗布し、透明ガラス基板１９側から紫外光為を照射する
。紫外光スはＡｌｌ０Ｉ ２１とＣｄＳｅ２２を透過し
、該第１のゲート電極２０以外の部分が露光される。こ
のとき露光時間を長くとれば該第１のゲート電極２０の
エツジ部における光のまわりこみによってエツジ付近の
上のフォトレジスト２３も露光され、これを現像すると
第１図（ｂ）に示すように該第１のゲート電極２０の幅
よりわずかに狭い幅に該７オトレジス）２３が残る。こ
の幅の差は露光時間でコントロールできる。この幅の差
は使う半導体によって異なるが、ゲート電極２０のエツ
ジからフォトレジストまでの長さが大体０．１九以上と
なるようにしておけばよい、これは後に示すようにゲー
トとソース、ドレイン電極のオーバーラツプ部分を作る
ためのものである。
膜トランジスタの製造方法を示している。第１図（ａ）
に示すように透明ガラス基板１９上にＭｏからなる第１
９のゲート電極２０を形成し、その上に厚さ０．４μｍ
のＡｌ、０．２１ 、厚さ１００λのＣｄＳｅ ２２を
蒸着で形成する。さらにこの上にフォトレジストｎｔ−
塗布し、透明ガラス基板１９側から紫外光為を照射する
。紫外光スはＡｌｌ０Ｉ ２１とＣｄＳｅ２２を透過し
、該第１のゲート電極２０以外の部分が露光される。こ
のとき露光時間を長くとれば該第１のゲート電極２０の
エツジ部における光のまわりこみによってエツジ付近の
上のフォトレジスト２３も露光され、これを現像すると
第１図（ｂ）に示すように該第１のゲート電極２０の幅
よりわずかに狭い幅に該７オトレジス）２３が残る。こ
の幅の差は露光時間でコントロールできる。この幅の差
は使う半導体によって異なるが、ゲート電極２０のエツ
ジからフォトレジストまでの長さが大体０．１九以上と
なるようにしておけばよい、これは後に示すようにゲー
トとソース、ドレイン電極のオーバーラツプ部分を作る
ためのものである。
次に第１図（Ｃ）に示すようにソース、ドレイン電極用
多層膜となる厚さ０．２μｍのＡｕ２５ 、厚さ０．５
μｍのＣｒ２６を連続して蒸着し、先のフォトレジスト
２３とは現像液の異なるフォトレジストｎを塗布し、露
光、現像して該勤及び口をソース、ドレイン電極の形状
にエツチングする。ただし、チャネル上のＡｌ、Ｃｒは
除去せず、ソース、ドレインはつながったままにしてお
く・ 次に、該第１のゲート電極２０上に残したフォトレジス
ト２３ｔ−除去すれば、このフォトレジスト２３による
リフトオフにより第１図（ｄ）に示すようにチャネルと
なる部分の上のＡｕ、Ｃｒ２６及びフオトレジス）２３
が除去され、ソース、ドレイン電極が形成される・この
後ソース、ドレイン電極用多層膜の最上層であるＣｒ２
６をオーバーエツチングし、第１図（、）に示すように
、チャネル方向に、対向する０のギャップがちょうど該
第１のゲート電極の幅と同じになるようにする。
多層膜となる厚さ０．２μｍのＡｕ２５ 、厚さ０．５
μｍのＣｒ２６を連続して蒸着し、先のフォトレジスト
２３とは現像液の異なるフォトレジストｎを塗布し、露
光、現像して該勤及び口をソース、ドレイン電極の形状
にエツチングする。ただし、チャネル上のＡｌ、Ｃｒは
除去せず、ソース、ドレインはつながったままにしてお
く・ 次に、該第１のゲート電極２０上に残したフォトレジス
ト２３ｔ−除去すれば、このフォトレジスト２３による
リフトオフにより第１図（ｄ）に示すようにチャネルと
なる部分の上のＡｕ、Ｃｒ２６及びフオトレジス）２３
が除去され、ソース、ドレイン電極が形成される・この
後ソース、ドレイン電極用多層膜の最上層であるＣｒ２
６をオーバーエツチングし、第１図（、）に示すように
、チャネル方向に、対向する０のギャップがちょうど該
第１のゲート電極の幅と同じになるようにする。
次に、フォトレジストｎを除去し、第２の半導体膜であ
るＣｄＳｅ２８を２０ＯＡ 、第２のゲート絶縁膜であ
るＡ１１０１２９を０．４μｍ蒸着する（第１図（ｆ）
）。
るＣｄＳｅ２８を２０ＯＡ 、第２のゲート絶縁膜であ
るＡ１１０１２９を０．４μｍ蒸着する（第１図（ｆ）
）。
この上に第１図（ｇ）のようにさらに第２のゲート電極
となるＡ１３０を０．２μｍ蒸着する。
となるＡ１３０を０．２μｍ蒸着する。
最後に、ソース、ドレイン電極用多層膜の最上層である
Ｃｒ２６をエツチングし、リフトオフにより第２の半導
体膜であるｅｄｇｅ ２８ 、第２のゲート絶縁膜であ
るＡｌ、０．２９及び第２のゲート電極であるＡ１３Ｕ
の不要な部分を除去すれば第１図（ｈ）に示す本発明の
２重ゲート型薄膜トランジスタが完成する。
Ｃｒ２６をエツチングし、リフトオフにより第２の半導
体膜であるｅｄｇｅ ２８ 、第２のゲート絶縁膜であ
るＡｌ、０．２９及び第２のゲート電極であるＡ１３Ｕ
の不要な部分を除去すれば第１図（ｈ）に示す本発明の
２重ゲート型薄膜トランジスタが完成する。
この例から明らかなように、本発明の２重ゲート型薄膜
トランジスタはゲート電極とソース、ドレイン電極の間
にわずかなオーバーランプを持って完全に自己整合的に
形成されている・ゲート電極とソース、ドレイン電極が
全くオーバーラツプしない場合は薄膜トランジスタはう
まく動作しない。本発明の２重ゲート型薄膜トランジス
タの製造方法では、これをフォトレジストの露光時間と
ソース、ドレイン電極用多層膜の最上層のオーバーエツ
チングの時間によってコントロールしている。
トランジスタはゲート電極とソース、ドレイン電極の間
にわずかなオーバーランプを持って完全に自己整合的に
形成されている・ゲート電極とソース、ドレイン電極が
全くオーバーラツプしない場合は薄膜トランジスタはう
まく動作しない。本発明の２重ゲート型薄膜トランジス
タの製造方法では、これをフォトレジストの露光時間と
ソース、ドレイン電極用多層膜の最上層のオーバーエツ
チングの時間によってコントロールしている。
本発明の２重ゲート型薄膜トランジスタで注意しなくて
はならない点は、第１の半導体膜の膜厚である。上記製
造工程から明らかなように第１の半導体膜は紫外光を透
過させねばならない。一般に半導体は紫外域に大きな吸
収係数を持っており。
はならない点は、第１の半導体膜の膜厚である。上記製
造工程から明らかなように第１の半導体膜は紫外光を透
過させねばならない。一般に半導体は紫外域に大きな吸
収係数を持っており。
膜厚が厚くなる程露光に時間がかかることになる。
本実施例ではＣｄＳｅが十分薄いため露光時間に問題は
ない。次に示す非晶質シリコンの例でも同じであるが、
例えば非晶質シリコンの膜厚を１００ＯＡとすると、約
２０分の露光時間が必要である・これが２００人なら５
分程度でよい。従って、第１の半導体膜の膜厚は薄膜ト
ランジスタとしての充分な特性を確保した上でできる限
り薄くなるように決める必要がある。
ない。次に示す非晶質シリコンの例でも同じであるが、
例えば非晶質シリコンの膜厚を１００ＯＡとすると、約
２０分の露光時間が必要である・これが２００人なら５
分程度でよい。従って、第１の半導体膜の膜厚は薄膜ト
ランジスタとしての充分な特性を確保した上でできる限
り薄くなるように決める必要がある。
次にソース、ドレイン電極用多層膜のそれぞれの膜に要
求されることは、少くとも最終的に除去される層とそう
でない層とが互いに異なるエツチング液を持ち、それぞ
れのエツチング液で他方がおかされないかあるいは十分
な選択比を有していることと、最後まで残る層に関して
は少くとも一層が半導体膜とオーミック接触をしなけれ
ばならないということである。例えば２層の金属でこれ
を構成する場合、本実施例の他にＣｒ−Ｎｉ ｒ Ｃｒ
−ＰｃＬＴｉ −Ａｕ 、 Ｔｉ−Ｎｉ等がある。また
最後まで残る層が２層以上の金属であったり、次に示す
例のように半導体層を含んでいた９、あるいは絶縁体層
を含んでいてもよい。
求されることは、少くとも最終的に除去される層とそう
でない層とが互いに異なるエツチング液を持ち、それぞ
れのエツチング液で他方がおかされないかあるいは十分
な選択比を有していることと、最後まで残る層に関して
は少くとも一層が半導体膜とオーミック接触をしなけれ
ばならないということである。例えば２層の金属でこれ
を構成する場合、本実施例の他にＣｒ−Ｎｉ ｒ Ｃｒ
−ＰｃＬＴｉ −Ａｕ 、 Ｔｉ−Ｎｉ等がある。また
最後まで残る層が２層以上の金属であったり、次に示す
例のように半導体層を含んでいた９、あるいは絶縁体層
を含んでいてもよい。
最後に、半導体膜が非晶質シリコンである場合の本発明
の２重ゲート型薄膜トランジスタの実施例を２つ示す。
の２重ゲート型薄膜トランジスタの実施例を２つ示す。
第２図（ａ） 、 （ｂ）にその例を示す。
図において、３１は透明ガラス基板、３２は膜厚０．１
μｍのＭｏからなる第１のゲート電極、３３はＳｉ几。
μｍのＭｏからなる第１のゲート電極、３３はＳｉ几。
Ｎｔ −ＮＨａの混合ガスをグロー放電法によって分解
形成した膜厚０．３μｍの５ｉＮｚからなる第１のゲー
ト絶縁膜、３４は５ＩＨ４をグロー放電法で形成した膜
厚５００人の非晶質シリコン（ａ−８ｔ：Ｈ）からなる
第１の半導体膜、３５はＰＨ，をＳｉＬに約１１０００
ｐｐ混合しグロー放電法により分解形成した膜厚３００
Ａのｎ”−ａ−８ｉ：Ｈ１３６は蒸着で形成した０、
２ Ａ ｍの０１層で、部、３６はソース、ドレイン電
極用多層膜の一部である。製造過程ではソース、ドレイ
ン電極用多層膜の最上層に厚さ０．５μｍのＭあるいは
Ｎｉを用い、これを後にエツチングによシ除去している
。３７は第１の半導体膜３４と同様な方法で形成される
第２の半導体膜、３８は第１のゲート絶縁膜３３と同様
な方法で形成される第２のゲート絶縁膜、３９は０．２
μｍのＭからなる第２のゲート電極である。
形成した膜厚０．３μｍの５ｉＮｚからなる第１のゲー
ト絶縁膜、３４は５ＩＨ４をグロー放電法で形成した膜
厚５００人の非晶質シリコン（ａ−８ｔ：Ｈ）からなる
第１の半導体膜、３５はＰＨ，をＳｉＬに約１１０００
ｐｐ混合しグロー放電法により分解形成した膜厚３００
Ａのｎ”−ａ−８ｉ：Ｈ１３６は蒸着で形成した０、
２ Ａ ｍの０１層で、部、３６はソース、ドレイン電
極用多層膜の一部である。製造過程ではソース、ドレイ
ン電極用多層膜の最上層に厚さ０．５μｍのＭあるいは
Ｎｉを用い、これを後にエツチングによシ除去している
。３７は第１の半導体膜３４と同様な方法で形成される
第２の半導体膜、３８は第１のゲート絶縁膜３３と同様
な方法で形成される第２のゲート絶縁膜、３９は０．２
μｍのＭからなる第２のゲート電極である。
構造上第１の実施例と異なる点はソース、ドレイン電極
用多層膜にｎ”−ａｓｉ：Ｈという半導体膜が含まれて
いる点である。これは半導体膜であるａ−８ｉ：Ｈとソ
ース、ドレイン電極とのオーミック接触を完全にするた
めのもので、第２図（ａ）に示すようにａ−ｓｉ：Ｈａ
ｓをソース、ドレイン電極用多層膜の最下部に入れるか
、第２図（ｂ）に示すようにＣｒ層３６と、後に除去さ
れるんあるいはＮｉの層との中間に入れることができる
。あるいはその両方であってもよい。
用多層膜にｎ”−ａｓｉ：Ｈという半導体膜が含まれて
いる点である。これは半導体膜であるａ−８ｉ：Ｈとソ
ース、ドレイン電極とのオーミック接触を完全にするた
めのもので、第２図（ａ）に示すようにａ−ｓｉ：Ｈａ
ｓをソース、ドレイン電極用多層膜の最下部に入れるか
、第２図（ｂ）に示すようにＣｒ層３６と、後に除去さ
れるんあるいはＮｉの層との中間に入れることができる
。あるいはその両方であってもよい。
以上説明したように本発明の２重ゲート型薄膜トランジ
スタとその製造方法によれば、容易に、自己整合的に、
電極間容量が小さく動特性にすぐれた２重ゲートを薄膜
トランジスタが得られ、工業的に非常に有益である。
スタとその製造方法によれば、容易に、自己整合的に、
電極間容量が小さく動特性にすぐれた２重ゲートを薄膜
トランジスタが得られ、工業的に非常に有益である。
第１図（ａ）〜（ｈ）は本発明の２重ゲート製薄膜トラ
ンジスタの製造方法の第１の実施例の工程を示す断面図
、第２図（ａ） 、 （ｂ）は第２．第３の実施例を示
すトランジスタの断面図、第３図は従来の２重ゲート型
薄膜トランジスタの断面図、第４図は２重ゲートを薄膜
トランジスタの等何回路である。 １９．３１・・・透明ガラス基板、２０．３２・・・Ｍ
Ｏ１２１，２９・・・Ａｌｔｏｓ 、 ２２，２８
”” ＣｄＳｅ 、 、２３，２７ ”’フオトレジス
ト、２４ ・・・紫外光、２５− Ａｕ、 ２６・・・
Ｃｒ 、 ３０− Ａｌ、 ３３ 。 ３８−５ｉＮｃ 、 ３４．３７− ａ−８ｉ ：Ｈ
，３５・−ｎ”−ａ−８ｉ：Ｈ。 ３６− Ｃｒ、 ３９− ＡＩ 特許出願人 日本電気株式会社 第１図 （ｂ） ＣＧ） 第１図 （ｈ、） 第２図 （α） （ｂ）
ンジスタの製造方法の第１の実施例の工程を示す断面図
、第２図（ａ） 、 （ｂ）は第２．第３の実施例を示
すトランジスタの断面図、第３図は従来の２重ゲート型
薄膜トランジスタの断面図、第４図は２重ゲートを薄膜
トランジスタの等何回路である。 １９．３１・・・透明ガラス基板、２０．３２・・・Ｍ
Ｏ１２１，２９・・・Ａｌｔｏｓ 、 ２２，２８
”” ＣｄＳｅ 、 、２３，２７ ”’フオトレジス
ト、２４ ・・・紫外光、２５− Ａｕ、 ２６・・・
Ｃｒ 、 ３０− Ａｌ、 ３３ 。 ３８−５ｉＮｃ 、 ３４．３７− ａ−８ｉ ：Ｈ
，３５・−ｎ”−ａ−８ｉ：Ｈ。 ３６− Ｃｒ、 ３９− ＡＩ 特許出願人 日本電気株式会社 第１図 （ｂ） ＣＧ） 第１図 （ｈ、） 第２図 （α） （ｂ）
Claims (2)
- （１）透明ガラス基板上に第１のゲート電極と、この上
に該第１のゲート電極をおおうように積層された第１の
ゲート絶縁膜及び第１の半導体膜と、該第１の半導体膜
上の該第１のゲート電極対向部に、該第１のゲート電極
をマスクとして該透明ガラス基板側からのレジスト露光
とエッチング処理によりギャップが与えられて形成され
たソース、ドレイン電極用多層膜と、前記ギャップをう
めるように積層された第２の半導体膜、第２のゲート絶
縁膜、第２のゲート電極とからなり、該第２の半導体膜
、第２のゲート絶縁膜、第２のゲート電極のソース、ド
レイン方向の幅がソース、ドレイン電極用多層膜の最上
部層をエッチング処理することにより決められているこ
とを特徴とする２重ゲート型薄膜トランジスタ。 - （２）透明ガラス基板上に第１のゲート電極を形成し、
この上にこれをおおうように第１のゲート絶縁膜、第１
の半導体膜を積層し、この上にフォトレジストを塗布し
、該第１のゲート電極をマスクとして該透明ガラス基板
側から紫外光を露光し、露光時間を調節して該第１のゲ
ート電極上に該フォトレジストをフォトレジストの端が
該ゲート電極端より内側に０．１μｍ以上はいるように
残し、この上に少くとも２層以上の金属を含むソース、
ドレイン電極用多層膜を積層し、チャネル上に該ソース
、ドレイン電極用多層膜を残した状態でソース、ドレイ
ン電極の形状にパターンニングし、この後該第１のゲー
ト電極上に残したフォトレジストのリフトオフによりソ
ース、ドレイン電極のギャップを形成する工程と、該ソ
ース、ドレイン電極用多層膜の最上層のみをチャネル方
向に０．１μｍ以上オーバーエッチングし、この上に第
２の半導体膜、第２のゲート絶縁膜、第２のゲート電極
を積層し、所望の形状にパターンニングした後、ソース
、ドレイン電極用多層膜の最上層をエッチングし、この
リフトオフにより、第２の半導体膜、第２のゲート絶縁
膜、第２のゲート電極の不要な部分を除去する工程とを
行うことを特徴とする２重ゲート型薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16748784A JPS6146067A (ja) | 1984-08-10 | 1984-08-10 | ２重ゲ−ト型薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16748784A JPS6146067A (ja) | 1984-08-10 | 1984-08-10 | ２重ゲ−ト型薄膜トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146067A true JPS6146067A (ja) | 1986-03-06 |
Family
ID=15850590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16748784A Pending JPS6146067A (ja) | 1984-08-10 | 1984-08-10 | ２重ゲ−ト型薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146067A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453459A (en) * | 1987-08-24 | 1989-03-01 | Sony Corp | Mos transistor |
| JPH072137U (ja) * | 1992-10-30 | 1995-01-13 | 日本フルハーフ株式会社 | 海上コンテナ用シャシ−トレ−ラの吊り装置 |
| CN102130009A (zh) * | 2010-12-01 | 2011-07-20 | 北京大学深圳研究生院 | 一种晶体管的制造方法 |
| CN105575893A (zh) * | 2016-01-05 | 2016-05-11 | 京东方科技集团股份有限公司 | 显示基板及其制作方法和显示装置 |
-
1984
- 1984-08-10 JP JP16748784A patent/JPS6146067A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453459A (en) * | 1987-08-24 | 1989-03-01 | Sony Corp | Mos transistor |
| JPH072137U (ja) * | 1992-10-30 | 1995-01-13 | 日本フルハーフ株式会社 | 海上コンテナ用シャシ−トレ−ラの吊り装置 |
| CN102130009A (zh) * | 2010-12-01 | 2011-07-20 | 北京大学深圳研究生院 | 一种晶体管的制造方法 |
| CN105575893A (zh) * | 2016-01-05 | 2016-05-11 | 京东方科技集团股份有限公司 | 显示基板及其制作方法和显示装置 |
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