JP2853940B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特にリセスゲートを有する高出力ＦＥＴ
の構造及びその製造方法に関するものである。
造方法に関し、特にリセスゲートを有する高出力ＦＥＴ
の構造及びその製造方法に関するものである。
【０００２】
【従来の技術】図６は従来のＴ型ゲート電極構造の高出
力ＦＥＴの製造方法を示すプロセスフロー図であり、図
において、１は基板、２は基板１上の所定部分に設けら
れたソース・ドレイン電極、７は基板１及びソース・ド
レイン電極２を覆う下層レジスト、９は上記下層レジス
ト７を覆う上層レジスト、１２は基板１上に形成された
リセス、１０はゲート金属、１３はゲート電極である。
力ＦＥＴの製造方法を示すプロセスフロー図であり、図
において、１は基板、２は基板１上の所定部分に設けら
れたソース・ドレイン電極、７は基板１及びソース・ド
レイン電極２を覆う下層レジスト、９は上記下層レジス
ト７を覆う上層レジスト、１２は基板１上に形成された
リセス、１０はゲート金属、１３はゲート電極である。
【０００３】次に製造方法について説明する。まず図６
(a) に示すように、基板１上にソース・ドレイン電極を
オーミックに作成し、その上に相溶性の低い下層レジス
ト７，上層レジスト９を順次形成する。
(a) に示すように、基板１上にソース・ドレイン電極を
オーミックに作成し、その上に相溶性の低い下層レジス
ト７，上層レジスト９を順次形成する。
【０００４】次いで、図６(b) に示すように、上層，下
層レジスト９，７のそれぞれ所定領域を露光，現像して
上層，下層レジスト９ａ，７ａを残して断面Ｔ字型の溝
を形成する。
層レジスト９，７のそれぞれ所定領域を露光，現像して
上層，下層レジスト９ａ，７ａを残して断面Ｔ字型の溝
を形成する。
【０００５】次いで、図６(c) に示すように、下層レジ
スト７ａをマスクとして酒石酸等に浸漬してエッチング
を行い、基板１表面にリセス１２を形成する。
スト７ａをマスクとして酒石酸等に浸漬してエッチング
を行い、基板１表面にリセス１２を形成する。
【０００６】そして、図６(d) に示すように、上記レジ
スト９ａ，７ａをマスクとしてＴｉ／Ｍｏ／Ａｕ，Ｔｉ
／Ａｌ等の積層金属からなるゲート金属１０を蒸着す
る。このときリセス１２内には、レジスト７ａの開口部
に応じた大きさのゲート電極１３が形成される。最後に
基板をアセトン等に浸漬してレジスト９ａ，７ａ、及び
不要部分に被着したゲート金属を除去して図６(e) のよ
うにＦＥＴ構造を得る。
スト９ａ，７ａをマスクとしてＴｉ／Ｍｏ／Ａｕ，Ｔｉ
／Ａｌ等の積層金属からなるゲート金属１０を蒸着す
る。このときリセス１２内には、レジスト７ａの開口部
に応じた大きさのゲート電極１３が形成される。最後に
基板をアセトン等に浸漬してレジスト９ａ，７ａ、及び
不要部分に被着したゲート金属を除去して図６(e) のよ
うにＦＥＴ構造を得る。
【０００７】次に動作特性と構造の関係について説明す
る。高出力リセス型ＦＥＴのゲート・ソース電極間の耐
電圧向上を図るには、ゲート長を短くし、電極の断面形
状をＴ型にして低抵抗化を図るのが有効である。しかし
高出力ＦＥＴでは深いリセス溝を形成して高耐圧を図っ
ている。その為、Ｔ型構造のゲート電極を形成すべく、
２層レジスト構造を採用して２０００オングストローム
以上の深さを有するリセスを形成した場合、下層レジス
ト上面と、リセス溝の底面までの距離が長すぎるため、
ゲート金属を蒸着した場合、図６(d) に示したように、
Ｔ型のゲート電極の上部電極部分が下部電極部分と分離
されてＴ型構造を得られなかった。
る。高出力リセス型ＦＥＴのゲート・ソース電極間の耐
電圧向上を図るには、ゲート長を短くし、電極の断面形
状をＴ型にして低抵抗化を図るのが有効である。しかし
高出力ＦＥＴでは深いリセス溝を形成して高耐圧を図っ
ている。その為、Ｔ型構造のゲート電極を形成すべく、
２層レジスト構造を採用して２０００オングストローム
以上の深さを有するリセスを形成した場合、下層レジス
ト上面と、リセス溝の底面までの距離が長すぎるため、
ゲート金属を蒸着した場合、図６(d) に示したように、
Ｔ型のゲート電極の上部電極部分が下部電極部分と分離
されてＴ型構造を得られなかった。
【０００８】
【発明が解決しようとする課題】従来の電界効果トラン
ジスタは以上のようにして製造及び構成されており、ゲ
ート・ソース電極間の耐電圧の向上を図るため、リセス
深さを深くすることが必要であるが、ゲート電極の断面
構造をＴ型にしようとしても、ゲートの上部部分が下部
部分と分離して浮いてしまい、Ｔ型形状を得ることがで
きず、従って高性能化を図ることができなかった。
ジスタは以上のようにして製造及び構成されており、ゲ
ート・ソース電極間の耐電圧の向上を図るため、リセス
深さを深くすることが必要であるが、ゲート電極の断面
構造をＴ型にしようとしても、ゲートの上部部分が下部
部分と分離して浮いてしまい、Ｔ型形状を得ることがで
きず、従って高性能化を図ることができなかった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、リセス溝を深くしてゲート・ソ
ース電極間の耐電圧の向上を図ってもＴ型形状のゲート
電極を形成できる半導体装置及びその製造方法を提供す
ることを目的とする。
ためになされたもので、リセス溝を深くしてゲート・ソ
ース電極間の耐電圧の向上を図ってもＴ型形状のゲート
電極を形成できる半導体装置及びその製造方法を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法は、基板上に形成された溝内に、該溝の幅
よりも狭い開口を有するマスクを用いて金属を選択的に
蒸着させて断面Ｔ字型の電極を形成する工程を有する半
導体装置の製造方法において、基板表面に所定の大きさ
の開口を有する遮光膜を設けてエッチングを行い、前記
開口よりも幅の広い第１の溝部を形成する工程と、基板
全面にレジストを塗布して上記第１の溝部内をレジスト
で充填した状態で露光を行い、上記第１の溝部内の、上
記遮光膜で覆われた部分のレジストを残存させて第１の
マスクを形成する工程と、上記遮光膜を除去した後、上
記第１の溝部よりも狭く、かつ上記遮光膜の開口部より
も大きい開口を有する第２のマスクを形成する工程と、
該第２及び上記第１のマスクを用いて金属を選択的に蒸
着させて断面Ｔ字型の電極を形成する工程とを含むこと
を特徴とするものである。 請求項２に係る半導体装置の
製造方法は、基板上に形成された溝内に、該溝の幅より
も狭い開口を有するマスクを用いて金属を選択的に蒸着
させて断面Ｔ字型の電極を形成する工程を有する半導体
装置の製造方法において、基板上に、エッチングに対す
る選択性が互いに異なる薄い第１のマスク，及びこれよ
りも厚い第２のマスクを順次積層する工程と、上記第１
及び第２のマスクに所定の大きさの開口を形成し、これ
らマスクを用いてエッチングを行い上記基板に溝部を形
成する工程と、上記溝部内をレジストで充填してエッチ
ングを行い、上記第１のマスクの開口に応じた大きさの
開口を上記溝部内のレジストに形成してこれを第３のマ
スクとするとともに、上記第２のマスクの開口を拡大す
る工程と、上記溝部内の第３のマスク上方の上記第１の
マスクを選択的に除去した後、上記第１ないし第３のマ
スクを用いて金属を選択的に蒸着させて断面Ｔ字型の電
極を形成する工程とを含むことを特徴とするものであ
る。 請求項３に係る半導体装置の製造方法は、請求項２
記載の半導体装置の製造方法において、上記第３のマス
ク上方の上記第１のマスクを選択的に除去した後、上記
第３のマスクを用いてエッチングを行い、上記溝部内に
これよりも幅の狭い第２の溝部を形成する工程を有する
ことを特徴とするものである。
置の製造方法は、基板上に形成された溝内に、該溝の幅
よりも狭い開口を有するマスクを用いて金属を選択的に
蒸着させて断面Ｔ字型の電極を形成する工程を有する半
導体装置の製造方法において、基板表面に所定の大きさ
の開口を有する遮光膜を設けてエッチングを行い、前記
開口よりも幅の広い第１の溝部を形成する工程と、基板
全面にレジストを塗布して上記第１の溝部内をレジスト
で充填した状態で露光を行い、上記第１の溝部内の、上
記遮光膜で覆われた部分のレジストを残存させて第１の
マスクを形成する工程と、上記遮光膜を除去した後、上
記第１の溝部よりも狭く、かつ上記遮光膜の開口部より
も大きい開口を有する第２のマスクを形成する工程と、
該第２及び上記第１のマスクを用いて金属を選択的に蒸
着させて断面Ｔ字型の電極を形成する工程とを含むこと
を特徴とするものである。 請求項２に係る半導体装置の
製造方法は、基板上に形成された溝内に、該溝の幅より
も狭い開口を有するマスクを用いて金属を選択的に蒸着
させて断面Ｔ字型の電極を形成する工程を有する半導体
装置の製造方法において、基板上に、エッチングに対す
る選択性が互いに異なる薄い第１のマスク，及びこれよ
りも厚い第２のマスクを順次積層する工程と、上記第１
及び第２のマスクに所定の大きさの開口を形成し、これ
らマスクを用いてエッチングを行い上記基板に溝部を形
成する工程と、上記溝部内をレジストで充填してエッチ
ングを行い、上記第１のマスクの開口に応じた大きさの
開口を上記溝部内のレジストに形成してこれを第３のマ
スクとするとともに、上記第２のマスクの開口を拡大す
る工程と、上記溝部内の第３のマスク上方の上記第１の
マスクを選択的に除去した後、上記第１ないし第３のマ
スクを用いて金属を選択的に蒸着させて断面Ｔ字型の電
極を形成する工程とを含むことを特徴とするものであ
る。 請求項３に係る半導体装置の製造方法は、請求項２
記載の半導体装置の製造方法において、上記第３のマス
ク上方の上記第１のマスクを選択的に除去した後、上記
第３のマスクを用いてエッチングを行い、上記溝部内に
これよりも幅の狭い第２の溝部を形成する工程を有する
ことを特徴とするものである。
【００１１】
【００１２】
【作用】この発明においては、第１の溝部内に第２の溝
部を設けてリセスを２段構造とし、第２の溝部周辺の第
１の溝部にマスクを設けてゲート金属を蒸着するように
したから、あるいはリセス内のゲート電極形成領域以外
をレジストで充填するとともにリセス上方にマスク材を
設けてゲート金属を蒸着するようにしたから、リセス自
身の深さはそのままで、ゲート金属蒸着時のマスク上面
からリセス底面までの距離が短縮される。
部を設けてリセスを２段構造とし、第２の溝部周辺の第
１の溝部にマスクを設けてゲート金属を蒸着するように
したから、あるいはリセス内のゲート電極形成領域以外
をレジストで充填するとともにリセス上方にマスク材を
設けてゲート金属を蒸着するようにしたから、リセス自
身の深さはそのままで、ゲート金属蒸着時のマスク上面
からリセス底面までの距離が短縮される。
【００１３】
【実施例】参考例 まず 、この発明の実施に関する参考例に係る半導体装置
（電界効果トランジスタ）およびその製造方法を示す。
図１において、図６と同一符号は同一または相当部分を
示し、３は幅の広いリセス（第１の溝部）、４は幅の狭
いリセス（第２の溝部）、５はＴ型ゲート電極である。
（電界効果トランジスタ）およびその製造方法を示す。
図１において、図６と同一符号は同一または相当部分を
示し、３は幅の広いリセス（第１の溝部）、４は幅の狭
いリセス（第２の溝部）、５はＴ型ゲート電極である。
【００１４】図２はその製造フローを示し、図におい
て、６はソース・ドレイン電極２を覆う第１のレジス
ト、７は下層レジスト、９は上層レジスト、１０はゲー
ト金属、１１はダミーレジストである。
て、６はソース・ドレイン電極２を覆う第１のレジス
ト、７は下層レジスト、９は上層レジスト、１０はゲー
ト金属、１１はダミーレジストである。
【００１５】以下、製造フローについて順を追って説明
する。まず、図２(a) に示すように基板１表面にソース
・ドレイン電極２を形成した後に、比較的幅広のリセス
を形成するための第１のレジスト６を設ける。
する。まず、図２(a) に示すように基板１表面にソース
・ドレイン電極２を形成した後に、比較的幅広のリセス
を形成するための第１のレジスト６を設ける。
【００１６】次いで図２(b) に示すように、上記第１の
レジスト６を用いて幅の広いリセス３を形成した後レジ
スト６を除去し、再びマスク合せにて上記第１のリセス
３の底面に所定の開口を有する下層レジスト７を形成す
る。
レジスト６を用いて幅の広いリセス３を形成した後レジ
スト６を除去し、再びマスク合せにて上記第１のリセス
３の底面に所定の開口を有する下層レジスト７を形成す
る。
【００１７】次いで図２(c) に示すように、上記下層レ
ジスト７をマスクとして幅の狭い第２のリセス４を形成
した後、Ｔ型形状の電極を形成する為の上層レジストパ
ターン９を形成する。その際のレジスト上部の開口サイ
ズは、図２(a) で形成した第１のレジスト６のサイズよ
りも小さい寸法となるようにする。
ジスト７をマスクとして幅の狭い第２のリセス４を形成
した後、Ｔ型形状の電極を形成する為の上層レジストパ
ターン９を形成する。その際のレジスト上部の開口サイ
ズは、図２(a) で形成した第１のレジスト６のサイズよ
りも小さい寸法となるようにする。
【００１８】次いで図２(d) に示すように、ゲート金属
１０を蒸着し、上記第１及び第２のリセス内にゲート電
極５を形成する。このようにすることで、下層レジスト
７の上面から第２のリセス４の底面部までの距離が短く
なり、Ｔ型構造ゲート電極の上部部分と下部部分とが分
離することがない。
１０を蒸着し、上記第１及び第２のリセス内にゲート電
極５を形成する。このようにすることで、下層レジスト
７の上面から第２のリセス４の底面部までの距離が短く
なり、Ｔ型構造ゲート電極の上部部分と下部部分とが分
離することがない。
【００１９】最後に、図２(e) に示すように、ゲート金
属１０及びレジスト７，９を除去してＦＥＴ構造を完成
する。
属１０及びレジスト７，９を除去してＦＥＴ構造を完成
する。
【００２０】このように本参考例によれば、比較的幅の
広い第１のリセス３を設け、この上に幅の狭い開口を有
するレジスト７を設けて第２のリセス４を形成し、リセ
ス４の底面とレジスト７の上面とを近接させてゲート金
属１０を蒸着するようにしたから、ゲート電極５の上部
部分と下部部分との距離が小さくなり、Ｔ字型構造のゲ
ート電極が精度よく形成される。
広い第１のリセス３を設け、この上に幅の狭い開口を有
するレジスト７を設けて第２のリセス４を形成し、リセ
ス４の底面とレジスト７の上面とを近接させてゲート金
属１０を蒸着するようにしたから、ゲート電極５の上部
部分と下部部分との距離が小さくなり、Ｔ字型構造のゲ
ート電極が精度よく形成される。
【００２１】また、リセス自体の深さは従来とかわらな
いため、ゲート・ソース電極間の耐電圧は維持される。
いため、ゲート・ソース電極間の耐電圧は維持される。
【００２２】実施例１． 次に本発明の第１の実施例による電界効果トランジスタ
の製造方法を図３を用いて説明する。図において、１１
はダミーレジストであり、１００％遮光性の遮光膜等が
用いられている。
の製造方法を図３を用いて説明する。図において、１１
はダミーレジストであり、１００％遮光性の遮光膜等が
用いられている。
【００２３】次に製造方法について説明する。まず、図
３(a) に示すように、基板１上にソース・ドレイン電極
２を形成した後、所定の開口を有するダミーレジスト１
１を設ける。
３(a) に示すように、基板１上にソース・ドレイン電極
２を形成した後、所定の開口を有するダミーレジスト１
１を設ける。
【００２４】次いで図３(b) に示すように、上記ダミー
レジスト１１を用いて基板１表面において横方向に広く
エッチングを行い、幅の広い第１のリセス３を形成す
る。このエッチングは、２段リセスの外側の部分にあた
るため精度良くエッチングすることが必要である。
レジスト１１を用いて基板１表面において横方向に広く
エッチングを行い、幅の広い第１のリセス３を形成す
る。このエッチングは、２段リセスの外側の部分にあた
るため精度良くエッチングすることが必要である。
【００２５】次いで図３(c) に示すように、全面にレジ
スト（下層レジスト）７を塗布して全面露光を行い、現
像を行う。すると、リセス３の下層レジスト７の、ダミ
ーレジスト１１により覆われた部分のみがパターンとし
て残存する。
スト（下層レジスト）７を塗布して全面露光を行い、現
像を行う。すると、リセス３の下層レジスト７の、ダミ
ーレジスト１１により覆われた部分のみがパターンとし
て残存する。
【００２６】次いで図３(d) に示すように、ダミーレジ
スト１１を除去した後に、上層レジストのパターンを形
成する。この際、上層レジストの開口サイズはリセス３
の幅よりも狭くなるようにパターニングする。そして上
記残存した下層レジスト７ａ，上層レジスト９をマスク
として再び基板１をエッチングし、幅の狭い第２のリセ
ス４を形成する。
スト１１を除去した後に、上層レジストのパターンを形
成する。この際、上層レジストの開口サイズはリセス３
の幅よりも狭くなるようにパターニングする。そして上
記残存した下層レジスト７ａ，上層レジスト９をマスク
として再び基板１をエッチングし、幅の狭い第２のリセ
ス４を形成する。
【００２７】次いで図３(e) に示すように、ゲート金属
１０を全面に蒸着し、上記第２のリセス４と接触するゲ
ート電極５を形成する。
１０を全面に蒸着し、上記第２のリセス４と接触するゲ
ート電極５を形成する。
【００２８】最後に、図３(f) に示すように、不要部分
のメタル及びレジストの除去を行い、ＦＥＴ構造を完成
する。
のメタル及びレジストの除去を行い、ＦＥＴ構造を完成
する。
【００２９】このようにしてゲート電極を形成すること
で、上記実施例と同様に、下層レジスト７ａ上面から第
２のリセス４底面までの距離が短縮され、Ｔ型構造のゲ
ート電極５が精度よく形成され、上記実施例と同等の効
果を奏する。
で、上記実施例と同様に、下層レジスト７ａ上面から第
２のリセス４底面までの距離が短縮され、Ｔ型構造のゲ
ート電極５が精度よく形成され、上記実施例と同等の効
果を奏する。
【００３０】実施例２． 次に本発明の第２の実施例による電界効果トランジスタ
の製造方法を図４を用いて説明する。図４において、１
ａはリセス溝、１５はＳｉＯ, ＳｉＯＮ等の薄膜、１６
は薄膜１５と選択的な除去が可能なＡｌ等のダミーパタ
ーン、１７は薄膜１５, ダミーパターン１６と選択的な
除去が可能なＷＳｉ等からなるキャップ層である。ま
た、１８はダミーパターン加工時のマスクとなるレジス
ト、１９は平坦化に用いるレジスト、２０はＡｕ等の金
属膜、２１はリセス溝１ａを充填する際用いるレジスト
である。
の製造方法を図４を用いて説明する。図４において、１
ａはリセス溝、１５はＳｉＯ, ＳｉＯＮ等の薄膜、１６
は薄膜１５と選択的な除去が可能なＡｌ等のダミーパタ
ーン、１７は薄膜１５, ダミーパターン１６と選択的な
除去が可能なＷＳｉ等からなるキャップ層である。ま
た、１８はダミーパターン加工時のマスクとなるレジス
ト、１９は平坦化に用いるレジスト、２０はＡｕ等の金
属膜、２１はリセス溝１ａを充填する際用いるレジスト
である。
【００３１】まず、半導体基板１上に１００〜１０００
オングストロームのＳｉＯ，ＳｉＯＮ等の薄膜１５，３
０００〜１００００オングストロームのＡｌ等のダミー
パターン材料１６，１００〜３０００オングストローム
のＷＳｉ等のキャップ層１７を順次形成した後、Ｔ型電
極の上部の寸法に対応したレジスト１８をパターニング
する（図４(a) ）。
オングストロームのＳｉＯ，ＳｉＯＮ等の薄膜１５，３
０００〜１００００オングストロームのＡｌ等のダミー
パターン材料１６，１００〜３０００オングストローム
のＷＳｉ等のキャップ層１７を順次形成した後、Ｔ型電
極の上部の寸法に対応したレジスト１８をパターニング
する（図４(a) ）。
【００３２】次にレジスト１８をマスクとしてキャップ
層１７，ダミーパターン１６をＲＩＥなどにより加工す
る（図４(b) ）。次に基板を塩酸等に浸漬し、上記加工
されたダミーパターン１６ａのみを、片側で約０．１〜
０．３μｍサイドエッチしてゲート電極幅程度のもの
（１６ｂ）とした後、レジスト１９を全面に塗布し、こ
れをエッチバックなどにより、ダミーパターン１６ｂの
少なくとも一部が露出し、かつ薄膜１５が露出しないよ
うな厚みに加工する（図４(c) ）。
層１７，ダミーパターン１６をＲＩＥなどにより加工す
る（図４(b) ）。次に基板を塩酸等に浸漬し、上記加工
されたダミーパターン１６ａのみを、片側で約０．１〜
０．３μｍサイドエッチしてゲート電極幅程度のもの
（１６ｂ）とした後、レジスト１９を全面に塗布し、こ
れをエッチバックなどにより、ダミーパターン１６ｂの
少なくとも一部が露出し、かつ薄膜１５が露出しないよ
うな厚みに加工する（図４(c) ）。
【００３３】次にＡｕ等の金属膜２０を全面に蒸着する
（図４(d) ）。次に基板を塩酸等に浸漬し、ダミーパタ
ーン１６ｂを除去すると同時にキャップ層１７ａ及び、
不要な金属膜２０をリフトオフした後、ＲＩＥ等により
薄膜１５を加工してこれに開口を設ける（図４(e) ）。
（図４(d) ）。次に基板を塩酸等に浸漬し、ダミーパタ
ーン１６ｂを除去すると同時にキャップ層１７ａ及び、
不要な金属膜２０をリフトオフした後、ＲＩＥ等により
薄膜１５を加工してこれに開口を設ける（図４(e) ）。
【００３４】次に、酒石酸等によりエッチングを行っ
て、リセス溝１ａを形成する（図４(f) ）。次にレジス
ト２１を全面に塗布しリセス溝１ａ内をレジスト２１で
充填する（図４(g) ）。
て、リセス溝１ａを形成する（図４(f) ）。次にレジス
ト２１を全面に塗布しリセス溝１ａ内をレジスト２１で
充填する（図４(g) ）。
【００３５】次にＯ2 ＲＩＥ等を施してレジスト２１及
びレジスト１９を加工し図４(h) のようなパターンを得
る。次にフッ酸などにより薄膜１５の不要部分を除去す
る（図４(i) ）。そして図４(j) に示すように、ゲート
金属１０を全面に蒸着した後、基板をアセトンなどに浸
漬することにより不要なゲート金属１０をリフトオフし
図４(k) のようなパターンを得る。
びレジスト１９を加工し図４(h) のようなパターンを得
る。次にフッ酸などにより薄膜１５の不要部分を除去す
る（図４(i) ）。そして図４(j) に示すように、ゲート
金属１０を全面に蒸着した後、基板をアセトンなどに浸
漬することにより不要なゲート金属１０をリフトオフし
図４(k) のようなパターンを得る。
【００３６】このように本実施例によれば、リセス溝１
ａを形成した後、リセス溝１ａのゲート電極が形成され
るべき領域以外をレジスト２１で充填し、さらに、リセ
ス溝１ａ形成時に半導体基板１表面に形成したマスク材
（１５，１９）を、形成したリセス溝１ａよりも広くな
るように除去することにより、Ｔ型電極５の傘の部分と
茎の部分が分離することなく形成でき、ゲート電極５の
上方部分の下面を半導体基板１の表面と同一にすること
で茎の部分の高さが、リセス溝１ａの深さに相当する分
だけでよく、安定したＴ型形状が形成できる。
ａを形成した後、リセス溝１ａのゲート電極が形成され
るべき領域以外をレジスト２１で充填し、さらに、リセ
ス溝１ａ形成時に半導体基板１表面に形成したマスク材
（１５，１９）を、形成したリセス溝１ａよりも広くな
るように除去することにより、Ｔ型電極５の傘の部分と
茎の部分が分離することなく形成でき、ゲート電極５の
上方部分の下面を半導体基板１の表面と同一にすること
で茎の部分の高さが、リセス溝１ａの深さに相当する分
だけでよく、安定したＴ型形状が形成できる。
【００３７】また、予めＴ型のダミーゲート（１６ｂ，
１７ａ）を形成することにより、ゲート電極５の傘及び
茎の寸法を自己整合的に決定することが可能となり、製
造精度の安定なＴ型電極を得ることができる。
１７ａ）を形成することにより、ゲート電極５の傘及び
茎の寸法を自己整合的に決定することが可能となり、製
造精度の安定なＴ型電極を得ることができる。
【００３８】実施例３． 次に本発明の第３の実施例による半導体装置の製造方法
を図５を用いて説明する。この実施例では上記第３の実
施例において形成されるリセス溝１ａ内にさらに幅の小
さい第２のリセス溝を設け、より深いリセスにゲート電
極を形成するようにしたものである。図において、１ｂ
はリセス１ａ内に形成されたレジスト２０ａをマスクと
してエッチングを行って形成された幅の狭い２段目のリ
セスである。
を図５を用いて説明する。この実施例では上記第３の実
施例において形成されるリセス溝１ａ内にさらに幅の小
さい第２のリセス溝を設け、より深いリセスにゲート電
極を形成するようにしたものである。図において、１ｂ
はリセス１ａ内に形成されたレジスト２０ａをマスクと
してエッチングを行って形成された幅の狭い２段目のリ
セスである。
【００３９】次に製造方法について説明する。上記第２
の実施例と同様にして図５(a) 〜図５(i) まで処理を行
い、次いでこの状態で再度酒石酸等によりエッチングを
行い、２段目のリセス溝１ｂを形成する（図５(j) ）。
次にゲート金属１０を全面に蒸着してこれをリフトオフ
し、図５(k) のようなパターンを得る。
の実施例と同様にして図５(a) 〜図５(i) まで処理を行
い、次いでこの状態で再度酒石酸等によりエッチングを
行い、２段目のリセス溝１ｂを形成する（図５(j) ）。
次にゲート金属１０を全面に蒸着してこれをリフトオフ
し、図５(k) のようなパターンを得る。
【００４０】このようにすることで、ある程度さらにリ
セスの溝を深くすることができ、耐圧向上を図ることが
できる。
セスの溝を深くすることができ、耐圧向上を図ることが
できる。
【００４１】
【発明の効果】以上のように、この発明によれば、第１
の溝部内に第２の溝部を設けてリセスを２段構造とし、
第２の溝部周辺の第１の溝部にマスクを設けてゲート金
属を蒸着するようにしたから、あるいはリセス内のゲー
ト電極形成領域以外をレジストで充填するとともにリセ
ス上方にマスク材を設けてゲート金属を蒸着するように
したから、リセス自身の深さはそのままで、ゲート金属
蒸着時のマスク上面からリセス底面までの距離が短縮さ
れ、耐圧を維持しつつ、高精度なＴ型構造のゲート電極
を有するＦＥＴを得ることができるという効果がある。
の溝部内に第２の溝部を設けてリセスを２段構造とし、
第２の溝部周辺の第１の溝部にマスクを設けてゲート金
属を蒸着するようにしたから、あるいはリセス内のゲー
ト電極形成領域以外をレジストで充填するとともにリセ
ス上方にマスク材を設けてゲート金属を蒸着するように
したから、リセス自身の深さはそのままで、ゲート金属
蒸着時のマスク上面からリセス底面までの距離が短縮さ
れ、耐圧を維持しつつ、高精度なＴ型構造のゲート電極
を有するＦＥＴを得ることができるという効果がある。
【図１】本発明の参考例及び第１の実施例による半導体
装置の製造方法により製造されたＦＥＴの断面図であ
る。
装置の製造方法により製造されたＦＥＴの断面図であ
る。
【図２】本発明の参考例による半導体装置の製造工程を
示す図である。
示す図である。
【図３】本発明の第１の実施例による半導体装置の製造
工程を示す図である。
工程を示す図である。
【図４】本発明の第２の実施例による半導体装置の製造
工程を示す図である。
工程を示す図である。
【図５】本発明の第３の実施例による半導体装置の製造
工程を示す図である。
工程を示す図である。
【図６】従来の半導体装置の製造方法による電界効果ト
ランジスタの製造工程を示す断面図である。
ランジスタの製造工程を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−49240（ＪＰ，Ａ) 特開 平２−307231（ＪＰ，Ａ) 特開 平３−27536（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 - 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (3)
- 【請求項１】 基板上に形成された溝内に、該溝の幅よ
りも狭い開口を有するマスクを用いて金属を選択的に蒸
着させて断面Ｔ字型の電極を形成する工程を有する半導
体装置の製造方法において、 基板表面に所定の大きさの開口を有する遮光膜を設けて
エッチングを行い、前記開口よりも幅の広い第１の溝部
を形成する工程と、 基板全面にレジストを塗布して上記第１の溝部内をレジ
ストで充填した状態で露光を行い、上記第１の溝部内
の、上記遮光膜で覆われた部分のレジストを残存させて
第１のマスクを形成する工程と、 上記遮光膜を除去した後、上記第１の溝部よりも狭く、
かつ上記遮光膜の開口部よりも大きい開口を有する第２
のマスクを形成する工程と、 該第２及び上記第１のマスクを用いて金属を選択的に蒸
着させて断面Ｔ字型の電極を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 基板上に形成された溝内に、該溝の幅よ
りも狭い開口を有するマスクを用いて金属を選択的に蒸
着させて断面Ｔ字型の電極を形成する工程を有する半導
体装置の製造方法において、 基板上に、エッチングに対する選択性が互いに異なる薄
い第１のマスク，及びこれよりも厚い第２のマスクを順
次積層する工程と、 上記第１及び第２のマスクに所定の大きさの開口を形成
し、これらマスクを用いてエッチングを行い上記基板に
溝部を形成する工程と、 上記溝部内をレジストで充填してエッチングを行い、上
記第１のマスクの開口に応じた大きさの開口を上記溝部
内のレジストに形成してこれを第３のマスクとするとと
もに、上記第２のマスクの開口を拡大する工程と、 上記溝部内の第３のマスク上方の上記第１のマスクを選
択的に除去した後、上記第１ないし第３のマスクを用い
て金属を選択的に蒸着させて断面Ｔ字型の電極を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 上記第３のマスク上方の上記第１のマスクを選択的に除
去した後、上記第３のマスクを用いてエッチングを行
い、上記溝部内にこれよりも幅の狭い第２の溝部 を形成
する工程を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244219A JP2853940B2 (ja) | 1991-10-22 | 1992-08-19 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-303949 | 1991-10-22 | ||
| JP30394991 | 1991-10-22 | ||
| JP4244219A JP2853940B2 (ja) | 1991-10-22 | 1992-08-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198596A JPH05198596A (ja) | 1993-08-06 |
| JP2853940B2 true JP2853940B2 (ja) | 1999-02-03 |
Family
ID=26536629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4244219A Expired - Lifetime JP2853940B2 (ja) | 1991-10-22 | 1992-08-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853940B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7923198B2 (en) | 2002-08-14 | 2011-04-12 | Fujitsu Limited | Method of manufacturing fine T-shaped electrode |
| JP4198418B2 (ja) * | 2002-08-14 | 2008-12-17 | 富士通株式会社 | 微細ｔ型電極の製造方法 |
| CN113394089B (zh) * | 2021-08-17 | 2021-12-03 | 绍兴中芯集成电路制造股份有限公司 | 栅极结构及其制备方法、晶体管及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327536A (ja) * | 1989-02-21 | 1991-02-05 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPH02307231A (ja) * | 1989-05-23 | 1990-12-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2503667B2 (ja) * | 1989-07-17 | 1996-06-05 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-08-19 JP JP4244219A patent/JP2853940B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05198596A (ja) | 1993-08-06 |
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