JP3206069B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP3206069B2 JP3206069B2 JP01226392A JP1226392A JP3206069B2 JP 3206069 B2 JP3206069 B2 JP 3206069B2 JP 01226392 A JP01226392 A JP 01226392A JP 1226392 A JP1226392 A JP 1226392A JP 3206069 B2 JP3206069 B2 JP 3206069B2
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- Japan
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- insulating film
- semiconductor thin
- gate
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Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス方
式の液晶ディスプレイ（ＬＣＤ）やメモリ集積回路に利
用される薄膜トランジスタ（ＴＦＴ）およびその製造方
法に関する。
式の液晶ディスプレイ（ＬＣＤ）やメモリ集積回路に利
用される薄膜トランジスタ（ＴＦＴ）およびその製造方
法に関する。
【０００２】
【従来の技術】薄膜トランジスタにおいては、いわゆる
オフ電流を低減させることが重要であり、図２のような
種々の手法が従来から試みられている。同図（ａ）は、
半導体薄膜１上にゲート絶縁膜２を形成し、その上に形
成されたゲート電極３およびマスク材４を介してイオン
注入によりソース領域１Ｓおよびドレイン１Ｄを形成し
た後、ゲート電極３をエッチングして細らせる。これに
よれば、ゲート電極３のエッチング分だけのオフセット
が得られるので、オフ電流の低減が可能である。
オフ電流を低減させることが重要であり、図２のような
種々の手法が従来から試みられている。同図（ａ）は、
半導体薄膜１上にゲート絶縁膜２を形成し、その上に形
成されたゲート電極３およびマスク材４を介してイオン
注入によりソース領域１Ｓおよびドレイン１Ｄを形成し
た後、ゲート電極３をエッチングして細らせる。これに
よれば、ゲート電極３のエッチング分だけのオフセット
が得られるので、オフ電流の低減が可能である。
【０００３】同図（ｂ）は、ゲート電極３の側壁に絶縁
膜５を設けてイオン注入することにより、オフセット構
造あるいはＬＤＤ構造を実現するものであり、同図
（ｃ）はマスク材６を設けてイオン注入することによ
り、ゲート電極３とソース領域１Ｓおよびドレイン領域
１Ｄの間に距離を持たせるものである。いずれによって
も、オフ電流の低減が可能である。
膜５を設けてイオン注入することにより、オフセット構
造あるいはＬＤＤ構造を実現するものであり、同図
（ｃ）はマスク材６を設けてイオン注入することによ
り、ゲート電極３とソース領域１Ｓおよびドレイン領域
１Ｄの間に距離を持たせるものである。いずれによって
も、オフ電流の低減が可能である。
【０００４】ところで、本出願人は、このようなオフセ
ット構造あるいはＬＤＤ構造を実現するに際して、ゲー
ト電極３としてタンタルを用い、これを陽極酸化する新
規な技術を特許出願した（平成３年５月８日、未公
開）。図２（ｄ）はこれを示している。すなわち、まず
ゲート絶縁膜２上にゲート電極３を形成し、これをマス
クとしてイオン注入することにより、不純物を添加した
半導体薄膜１からなるソース領域１Ｓ，ドレイン領域１
Ｄを形成する。しかる後、陽極酸化によってＴａ2 Ｏ5
の絶縁膜３１を形成すると、ゲート電極３が細らされて
オフセット構造が得られる。
ット構造あるいはＬＤＤ構造を実現するに際して、ゲー
ト電極３としてタンタルを用い、これを陽極酸化する新
規な技術を特許出願した（平成３年５月８日、未公
開）。図２（ｄ）はこれを示している。すなわち、まず
ゲート絶縁膜２上にゲート電極３を形成し、これをマス
クとしてイオン注入することにより、不純物を添加した
半導体薄膜１からなるソース領域１Ｓ，ドレイン領域１
Ｄを形成する。しかる後、陽極酸化によってＴａ2 Ｏ5
の絶縁膜３１を形成すると、ゲート電極３が細らされて
オフセット構造が得られる。
【０００５】
【発明が解決しようとする課題】しかし、上記の特許出
願の技術では、コンタクト開孔プロセスが困難になる問
題点があった。これを、図３の工程図により説明する。
まず、ガラスなどの基板１０上にポリシリコンからなる
半導体薄膜１を形成し、ゲート絶縁膜２を形成する。次
に、タンタルからなるゲート電極３を形成し、これをマ
スクにイオン注入する。しかる後、ゲート電極３を陽極
酸化してＴａ2 Ｏ5 の絶縁膜３１を形成し、全面にＳｉ
Ｏ2 の絶縁膜７を形成する（同図（ａ）参照）。
願の技術では、コンタクト開孔プロセスが困難になる問
題点があった。これを、図３の工程図により説明する。
まず、ガラスなどの基板１０上にポリシリコンからなる
半導体薄膜１を形成し、ゲート絶縁膜２を形成する。次
に、タンタルからなるゲート電極３を形成し、これをマ
スクにイオン注入する。しかる後、ゲート電極３を陽極
酸化してＴａ2 Ｏ5 の絶縁膜３１を形成し、全面にＳｉ
Ｏ2 の絶縁膜７を形成する（同図（ａ）参照）。
【０００６】次に、コンタクト開孔のためにレジスト膜
８を塗布してパターンニングし（同図（ｂ）参照）、Ｓ
ｉＯ2 の絶縁膜７をエッチングする。これにより、ソー
ス領域１Ｓおよびドレイン領域１Ｄの半導体薄膜１と、
Ｔａ2 Ｏ5 の絶縁膜３１とが露出されてコンタクトを取
ることが可能になる。
８を塗布してパターンニングし（同図（ｂ）参照）、Ｓ
ｉＯ2 の絶縁膜７をエッチングする。これにより、ソー
ス領域１Ｓおよびドレイン領域１Ｄの半導体薄膜１と、
Ｔａ2 Ｏ5 の絶縁膜３１とが露出されてコンタクトを取
ることが可能になる。
【０００７】しかし、Ｔａ2 Ｏ5 の絶縁膜３１のエッチ
ングはＣＦ4 ／Ｏ2 を用いたＣＤＥ（化学的気相エッチ
ング）なので、Ｔａ2 Ｏ5 の絶縁膜３１と同時にソース
領域１Ｓおよびドレイン領域１Ｄを構成するポリシリコ
ンも同時にエッチングされてしまう。このため、従来か
ら確立されているコンタクト開孔プロセスを用いること
ができない欠点があった。本発明は、かかる従来技術の
問題点を解決することを課題としている。
ングはＣＦ4 ／Ｏ2 を用いたＣＤＥ（化学的気相エッチ
ング）なので、Ｔａ2 Ｏ5 の絶縁膜３１と同時にソース
領域１Ｓおよびドレイン領域１Ｄを構成するポリシリコ
ンも同時にエッチングされてしまう。このため、従来か
ら確立されているコンタクト開孔プロセスを用いること
ができない欠点があった。本発明は、かかる従来技術の
問題点を解決することを課題としている。
【０００８】
【課題を解決するための手段】本発明に係る薄膜トラン
ジスタの製造方法は、ソース、ドレイン及びチャネル領
域を形成すべき半導体薄膜と、該半導体薄膜上に設けら
れたゲート絶縁膜となるべき第1の絶縁膜と、該第１の
絶縁膜を介して前記チャネル領域となる前記半導体薄膜
上に設けられたゲート電極と、該ゲート電極の上面に設
けられた前記第１の絶縁膜と同一の材料からなる第３の
絶縁膜とを順次形成する第１の工程と、前記第３の絶縁
膜と前記ゲート電極をマスクとして前記半導体薄膜に不
純物をドーピングすることにより、前記半導体薄膜にソ
ース領域及びドレイン領域を自己整合的に形成する第２
の工程と、前記第２の工程の後に前記ゲート電極の側壁
を酸化して前記ゲート電極を細らせることにより、前記
自己整合的に形成された領域を前記ゲート電極からオフ
セットさせる第３の工程と、前記第１及び第３の絶縁膜
上に第４の絶縁膜を形成する第４の工程と、コンタクト
領域にて、前記第１、第３、及び第４の絶縁膜をエッチ
ングすることにより、前記半導体薄膜及び前記ゲート電
極を露出させる第５の工程と、を備えることを特徴とす
る。
ジスタの製造方法は、ソース、ドレイン及びチャネル領
域を形成すべき半導体薄膜と、該半導体薄膜上に設けら
れたゲート絶縁膜となるべき第1の絶縁膜と、該第１の
絶縁膜を介して前記チャネル領域となる前記半導体薄膜
上に設けられたゲート電極と、該ゲート電極の上面に設
けられた前記第１の絶縁膜と同一の材料からなる第３の
絶縁膜とを順次形成する第１の工程と、前記第３の絶縁
膜と前記ゲート電極をマスクとして前記半導体薄膜に不
純物をドーピングすることにより、前記半導体薄膜にソ
ース領域及びドレイン領域を自己整合的に形成する第２
の工程と、前記第２の工程の後に前記ゲート電極の側壁
を酸化して前記ゲート電極を細らせることにより、前記
自己整合的に形成された領域を前記ゲート電極からオフ
セットさせる第３の工程と、前記第１及び第３の絶縁膜
上に第４の絶縁膜を形成する第４の工程と、コンタクト
領域にて、前記第１、第３、及び第４の絶縁膜をエッチ
ングすることにより、前記半導体薄膜及び前記ゲート電
極を露出させる第５の工程と、を備えることを特徴とす
る。
【０００９】
【００１０】
【作用】本発明の薄膜トランジスタによれば、ドナーあ
るいはアクセプタとなる不純物を添加した半導体薄膜に
対して、ゲート電極が所定量だけオフセットされるの
で、オフ電流の低減が可能になる。そして、例えば酸化
シリコンからなる第３の絶縁膜をゲート電極の上面に設
けたので、これがコンタクト開孔プロセスにおいて、ゲ
ート絶縁膜と同時にエッチングされるように働き、従っ
て製造工程において、従来のコンタクト開孔プロセスを
使用することが可能になる。
るいはアクセプタとなる不純物を添加した半導体薄膜に
対して、ゲート電極が所定量だけオフセットされるの
で、オフ電流の低減が可能になる。そして、例えば酸化
シリコンからなる第３の絶縁膜をゲート電極の上面に設
けたので、これがコンタクト開孔プロセスにおいて、ゲ
ート絶縁膜と同時にエッチングされるように働き、従っ
て製造工程において、従来のコンタクト開孔プロセスを
使用することが可能になる。
【００１１】
【実施例】以下、添付図面により本発明の一実施例を説
明する。なお、図面において同一の構成要素には同一の
符号を付すことにより、重複する説明は省略する。
明する。なお、図面において同一の構成要素には同一の
符号を付すことにより、重複する説明は省略する。
【００１２】図１はそのプロセスを示す工程別の断面図
である。まず、先の特許出願に示されたのと同様にし
て、ガラスなどの基板１０上にポリシリコンなどの半導
体薄膜１およびゲート絶縁膜２を形成し、チャネル領域
にタンタルのゲート電極３とＳｉＯ2 の絶縁膜７１との
二層構造を形成する。（図１（ａ）参照）。次に、この
絶縁膜７１とゲート電極３をマスクとして、ドナーある
いはアクセプタとなる不純物を添加することにより、ポ
リシリコンの半導体薄膜１にソース領域１Ｓおよびドレ
イン領域１Ｄを自己整合的に形成する。
である。まず、先の特許出願に示されたのと同様にし
て、ガラスなどの基板１０上にポリシリコンなどの半導
体薄膜１およびゲート絶縁膜２を形成し、チャネル領域
にタンタルのゲート電極３とＳｉＯ2 の絶縁膜７１との
二層構造を形成する。（図１（ａ）参照）。次に、この
絶縁膜７１とゲート電極３をマスクとして、ドナーある
いはアクセプタとなる不純物を添加することにより、ポ
リシリコンの半導体薄膜１にソース領域１Ｓおよびドレ
イン領域１Ｄを自己整合的に形成する。
【００１３】次に、ＳｉＯ2 の絶縁膜７１をマスクと
し、タンタルのゲート電極３の側壁を陽極酸化すること
により、Ｔａ2 Ｏ5 の絶縁膜３１を形成する（同図
（ｂ）参照）。すると、ゲート電極３は細らされること
になるので、自己整合的に形成されたドナーあるいはア
クセプタとなる不純物を添加した領域は、ゲート電極３
から一定の距離だけオフセットする。しかる後、全面に
ＳｉＯ2 の絶縁膜７を堆積する（同図（ｃ）参照）。
し、タンタルのゲート電極３の側壁を陽極酸化すること
により、Ｔａ2 Ｏ5 の絶縁膜３１を形成する（同図
（ｂ）参照）。すると、ゲート電極３は細らされること
になるので、自己整合的に形成されたドナーあるいはア
クセプタとなる不純物を添加した領域は、ゲート電極３
から一定の距離だけオフセットする。しかる後、全面に
ＳｉＯ2 の絶縁膜７を堆積する（同図（ｃ）参照）。
【００１４】次に、レジストマスクをフォトリソグラフ
ィにより形成し（図示せず）、これを用いてＳｉＯ2 の
絶縁膜７にコンタクト用の開孔を形成する。すると、ソ
ース、ドレインおよびゲート電極の形成領域でＳｉＯ2
の絶縁膜７１とＳｉＯ2 のゲート絶縁膜２のエッチング
が同時になされる（同図（ｄ）参照）。
ィにより形成し（図示せず）、これを用いてＳｉＯ2 の
絶縁膜７にコンタクト用の開孔を形成する。すると、ソ
ース、ドレインおよびゲート電極の形成領域でＳｉＯ2
の絶縁膜７１とＳｉＯ2 のゲート絶縁膜２のエッチング
が同時になされる（同図（ｄ）参照）。
【００１５】このようにＳｉＯ2 のみに蝕刻性を有する
エッチャントを用いてエッチングを行なえば、ソースお
よびドレイン電極とコンタクトされるべき半導体薄膜１
と、ゲート電極３が共に露出する。その後、オーミック
電極（図示せず）をコンタクト開孔に埋め込めば、本発
明の薄膜トランジスタが出来上がる。
エッチャントを用いてエッチングを行なえば、ソースお
よびドレイン電極とコンタクトされるべき半導体薄膜１
と、ゲート電極３が共に露出する。その後、オーミック
電極（図示せず）をコンタクト開孔に埋め込めば、本発
明の薄膜トランジスタが出来上がる。
【００１６】本発明については、種々の変形が可能であ
る。例えば、ゲート電極３として用い得る材料として
は、アルミニウムやニオブでもよく、タンタルと同様に
陽極酸化が行なえる。また、陽極酸化膜の薄膜厚は、印
加電圧によってコントロールできるので、種々のオフセ
ット量によって種々の薄膜トランジスタの特性を実現で
きる。また、エッチングされるゲート絶縁膜２、上面の
絶縁膜７およびゲート電極３上の絶縁膜７１は、ＳｉＯ
2 に限らず、ゲート電極３および半導体薄膜１と選択エ
ッチングが可能なものであれば、種々の物質を用い得
る。
る。例えば、ゲート電極３として用い得る材料として
は、アルミニウムやニオブでもよく、タンタルと同様に
陽極酸化が行なえる。また、陽極酸化膜の薄膜厚は、印
加電圧によってコントロールできるので、種々のオフセ
ット量によって種々の薄膜トランジスタの特性を実現で
きる。また、エッチングされるゲート絶縁膜２、上面の
絶縁膜７およびゲート電極３上の絶縁膜７１は、ＳｉＯ
2 に限らず、ゲート電極３および半導体薄膜１と選択エ
ッチングが可能なものであれば、種々の物質を用い得
る。
【００１７】さらに、前述の実施例において、タンタル
のゲート電極３をパターニングし、その後ドナー、アク
セプタとなる不純物添加をすることなく陽極酸化し、こ
の陽極酸化によるＴａ2 Ｏ5 の絶縁膜３１とゲート電極
３をマスクとしてイオン注入してもよい。この場合に
も、いわゆるオフセット構造となり、同様の効果が得ら
れる。
のゲート電極３をパターニングし、その後ドナー、アク
セプタとなる不純物添加をすることなく陽極酸化し、こ
の陽極酸化によるＴａ2 Ｏ5 の絶縁膜３１とゲート電極
３をマスクとしてイオン注入してもよい。この場合に
も、いわゆるオフセット構造となり、同様の効果が得ら
れる。
【００１８】
【発明の効果】以上、詳細に説明した通り本発明では、
ドナーあるいはアクセプタとなる不純物を添加した半導
体薄膜に対して、ゲート電極が所定量だけオフセットさ
れるので、薄膜トランジスタのオフ電流の低減が可能に
なる。そして、例えば酸化シリコンからなる第３の絶縁
膜を設けたので、これがコンタクト開孔プロセスにおい
てゲート絶縁膜と同時にエッチングされることになり、
従って製造プロセス中において、すでに確立された従来
のコンタクト開孔プロセスを使用することが可能にな
る。このため、製造上の歩留りを向上させ、低コスト化
を図ることができる。
ドナーあるいはアクセプタとなる不純物を添加した半導
体薄膜に対して、ゲート電極が所定量だけオフセットさ
れるので、薄膜トランジスタのオフ電流の低減が可能に
なる。そして、例えば酸化シリコンからなる第３の絶縁
膜を設けたので、これがコンタクト開孔プロセスにおい
てゲート絶縁膜と同時にエッチングされることになり、
従って製造プロセス中において、すでに確立された従来
のコンタクト開孔プロセスを使用することが可能にな
る。このため、製造上の歩留りを向上させ、低コスト化
を図ることができる。
【図１】実施例の薄膜トランジスタを製造するプロセス
図である。
図である。
【図２】従来技術および先願の技術の説明図である。
【図３】先願の技術の問題点を示すプロセス図である。
１…半導体薄膜、２…ゲート絶縁膜、３…ゲート電極、
３１…Ｔａ2 Ｏ5 の絶縁膜３１、１０…基板、７…Ｓｉ
Ｏ2 の絶縁膜、７１…ＳｉＯ2 の絶縁膜
３１…Ｔａ2 Ｏ5 の絶縁膜３１、１０…基板、７…Ｓｉ
Ｏ2 の絶縁膜、７１…ＳｉＯ2 の絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336
Claims (1)
- 【請求項１】 ソース、ドレイン及びチャネル領域を形
成すべき半導体薄膜と、 該半導体薄膜上に設けられたゲート絶縁膜となるべき第
1の絶縁膜と、該第１の絶縁膜を介して前記チャネル領
域となる前記半導体薄膜上に設けられたゲート電極と、
該ゲート電極の上面に設けられた前記第１の絶縁膜と同
一の材料からなる第３の絶縁膜とを順次形成する第１の
工程と、前記第３の絶縁膜と前記ゲート電極をマスクとして前記
半導体薄膜に不純物をドーピングすることにより、前記
半導体薄膜にソース領域及びドレイン領域を自己整合的
に形成する 第２の工程と、前記第２の工程の後に前記ゲート電極の側壁を酸化して
前記ゲート電極を細らせることにより、前記自己整合的
に形成された領域を前記ゲート電極からオフセットさせ
る 第３の工程と、 前記第１及び第３の絶縁膜上に第４の絶縁膜を形成する
第４の工程と、 コンタクト領域にて、前記第１、第３、及び第４の絶縁
膜をエッチングすることにより、前記半導体薄膜及び前
記ゲート電極を露出させる第５の工程と、を備えること
を特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01226392A JP3206069B2 (ja) | 1992-01-27 | 1992-01-27 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01226392A JP3206069B2 (ja) | 1992-01-27 | 1992-01-27 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206466A JPH05206466A (ja) | 1993-08-13 |
| JP3206069B2 true JP3206069B2 (ja) | 2001-09-04 |
Family
ID=11800486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01226392A Expired - Lifetime JP3206069B2 (ja) | 1992-01-27 | 1992-01-27 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206069B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6979882B1 (en) | 1996-07-16 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and method for manufacturing the same |
-
1992
- 1992-01-27 JP JP01226392A patent/JP3206069B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05206466A (ja) | 1993-08-13 |
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| EXPY | Cancellation because of completion of term | ||
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