JPS6393162A - パターン形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、例えば半導体基体の一生面上、特にゲート部
分に凹部が形成された電界効果トランジスタ（ＦＥＴ）
等の半導体装置のパターン形成方法に関するものである
。

近年、例えばＧａＡｓ化合物半導体を用いたＦＥＴにお
いて、その低雑音性や耐破壊電圧を改善する目的で、半
導体基体のゲート部分に凹部を設けることによりゲート
直下のみを薄くシた、いわゆるリセス構造の半導体装置
が用いられている。即ち、このような構造により、ゲー
ト直下のみを最適厚みにするとともに、それ以外の部分
の厚みを増して寄生抵抗を減少させ、特性の向上と強度
の向上とを図っている。

このようなリセス構造の半導体基板にゲート電極を形成
する従来の方法を第１図及び第２図に夫々示す。

第１図に示す方法においては、まず第１Ａ図に示すよう
に半導体基板１の表面に所定パターンの感光性樹脂層即
ちフォトレジストＮ２を形成する。

そしてこのフォトレジスト層２の開口部３を通じて、第
１Ｂ図に示すように、基板１をエソチングし、凹部４を
形成する。このとき基板１をアンダーエツチング、即ち
フォトレジスト層２の開口部３よりも大きくエツチング
することにより、図示の如く、フォトレジスト層２が凹
部４の開口部に突出したオーバーハング部５．６を夫々
形成させる。次いで、第１Ｃ図に示すように、このフォ
トレジスト層２をマスクとして利用し、ゲート金属７を
全面に蒸着する。ゲート電極７′はフォトレジスト層２
の開口部３を通じて凹部４内の所定位置に形成される。

しかる後、第１Ｄ図に示すように、フォトレジスト層２
及びその上に形成されたゲート金属７を除去する。

この方法においては、基板１に凹部４を形成するための
フォトレジスト層２をゲート金属蒸着時のマスクとして
も利用しているので、凹部４内でのゲート電極７′の位
置合せには有利である。ところがこのゲート電極７′と
、後に形成されるソース電極及びドレイン電極との間に
は何ら位置合せがなされていないため、ソース電極やド
レイン電極を形成するためのマスク合せが非常に面倒で
ある。またこのように基板１上に直接形成されたレジス
ト層２をマスクとしてゲート金属７を蒸着すると、レジ
ストＮ２が蒸着時の熱によって分解或いは変性してしま
ってショットキー特性等に悪影響を及ぼす虞れがある。

また蒸着した金属がはがれやすくなる虞れもある。

一方、第２図に示す方法においては、まず、第２Ａ図に
示すように、半導体基板１に凹部４を形成した後、第２
Ｂ図に示すように、ゲート金属７を基板１の全面に直接
蒸着する。次いで、第２Ｃ図に示すように、ゲート電極
として残したい部分にのみフォトレジスト層２′を形成
し、このレジスト層２′をマスクとしてゲート金属７を
エツチング除去する。しかる後、第２Ｄ図に示すように
、レジスト層２′を除去する。

この方法においても、ゲート電極７′とソース電極及び
ドレイン電極とは互いに位置合せされていない、しかも
この方法においては、レジスト層２′を寸法精度よく形
成する必要があり、通常１μ以下の微細なゲート電極７
′を凹部４内に精確に形成することは非常に困難である
。特に、特性をよくするために凹部４を深く形成したよ
うな場合には、ゲート電極７′の形成が一層困難になる
。

このため、この方法においては、凹部４の形状を工夫し
てレジスト層２′を形成し易（する等の必要があった。

またこの方法には、工程数が多くなるという欠点もあっ
た。

本発明はこのような問題点に鑑みてなされたものであっ
て、半導体基体に設けられた凹部内に精確かつ簡単に所
望の導電層を形成し得るような方法を提供しようとする
ものである。

以下、ＧａＡｓ　Ｆ　Ｅ　Ｔの製造方法に本発明を適用
した一実施例につき第３図を参照して説明する。

まず、第３Ａ図に示すように、ＧａＡｓ化合物半導体か
らなる基板１１の表面に凹部１４を形成する。

この凹部１４の形成方法は、第１図の例と同様であって
よい。ただし、エツチングマスクとして使用したフォト
レジスト層は、エツチング後、除去する。

次いで、第３Ｂ図に示すように、基板１１の全面に亘っ
てＡＩ等のゲート金属１７を蒸着する。

さらに、第３Ｃ図に示すように、このゲート金属１７上
にＡＺ（商品名）等のフォトレジスト層１２を形成する
。レジスト層１２の塗布は基板１１を回転させながら行
ない、このとき、基板１１の回転速度、レジスト層１２
の粘度等に留意してレジスト層１２がほぼ均等に塗布さ
れるようにする。従って、図示のように、凹部１４のと
ころではレジスト層１２が相対的に厚く形成される。

次いで、第３Ｄ図に示すように、フォトレジスト層１２
の窓あけを行なう。本例においては、ソース電極及びド
レイン電極に夫々対応した開口部１８．１９をレジスト
層１２に形成する。そして、ゲート電極に対応する部分
のレジスト層１２′を、図示のように、凹部１４とこの
凹部１４の周辺領域とを含んで残す。このとき、シース
ルー材のフォトマスクを用いて凹部１４を見ながらマス
ク合せを行う。

次いで、第３Ｅ図に示すように、レジスト層１２をマス
クとしてゲート金属１７をエツチング除去する。このと
き、ゲート金属１７をアンダーエツチング、即ち、レジ
スト層１２の開口部１８．１９よりも大きくエツチング
することにより、図示のように、凹部１４内にゲート電
極１７′を形成する。

このようにゲート金属１７をアンダーエツチングすると
、レジスト層１２′の部分においては、開口部１８の側
と開口部１９の側とからほぼ均等にゲート金属１７がエ
ツチングされて凹部１４内の所望の位置にゲート金属１
７′が残される。

本例においては、上述のようにしてゲート電極１７′を
形成した後、第３Ｆ図に示すように、ソース電極２０′
及びドレイン電極２０″を構成するオーミック金属２０
をレジスト層１２をマスクとして全面に蒸着する。

しかる後、第３Ｇ図に示すように、レジスト層１２とそ
の上に蒸着されたオーミック金属２０とをリフトオフす
る。

このように、本例においては、フォトレジスト層１２を
、ゲート電極１７′を形成するためのエツチングマスク
として使用すると同時に、ソース電極２０′及びドレイ
ン電極２０＃を形成するためのマスクとしても利用して
いる。このため、必然的にゲート電極１７′とソース電
極２０′及びドレイン電極２０＃とが互に位置合せされ
た状態で形成される。しかも、例えば第２図に示した従
来法と比較して、総工程数を減らすことができる。

また、例えば第１図に示した従来法のように、半導体素
子のショットキー特性等に悪影響を及ぼす虞れもない。

なお本発明においては、上記実施例のようにゲート電極
１７′の形成とソース電極２０′及びドレイン電極２０
“の形成とを連続的に行なう必要はなく、ゲート電極１
７′を形成した後、レジスト層１２を一旦除去してもよ
い。

また本発明は、上記実施例のようなＦＥＴに限らず、種
々の半導体装置の製造方法に適用可能である。

以上説明したように、本発明においては、（ａ）、凹部
を有する半導体基体の一主面上に導電層を形成する工程
、 （ｂ）、前記凹部と前記凹部の周辺領域とを含む領域の
前記導電層上に感光性樹脂層を形成する工程、 （ｃ）、前記感光性樹脂層をエツチングマスクとして前
記導電層をアンダーエツチングすることにより、前記凹
部内の所定位置に前記導電層を残す工程、 を夫々具備している。従って、凹部の形状にかかわらず
、凹部内の所望位置に精確に導電層を形成することがで
き、しかも従来のより簡単にマスク合せを行うことが可
能となる。また感光性樹脂層を、例えばソース電極及び
ドレイン電極形成用のマスクとしても利用すれば、ゲー
ト電極とソース電極及びドレイン電極とが必然的に位置
合せされるので、ソース電極及びドレイン電極のマスク
合せ工程を省略することができるとともに、総工程数を
減らすことができる。また素子のショットキー特性等に
悪影響を及ぼす虞れもない。

【図面の簡単な説明】

第１図は従来法によるＦＥＴの製造方法を工程順に示す
断面図、第２図は別の従来法を工程順に示す第１図と同
様の断面図である。 第３図は本発明の一実施例によるＦＥＴの製造方法を工
程順に示す断面図である。 なお図面に用いた符号において、 １１−・−−−−−一−−−−−−−−−−半導体基板
１２・−・−・−・・−・・・−フォトレジスト層１４
−・−・−・−・・−・−・−凹部１　’７’−−−−
−−−−−−−−−−一・ゲート金属である。

Claims (1)

1. 【特許請求の範囲】 （ａ）、凹部を有する基体上に第１の層を形成する工程
   、 （ｂ）、前記凹部を含み、前記凹部の中心部においてそ
   の厚さが周辺部より厚いマスク層を前記第１の層上に形
   成する工程、 （ｃ）、前記マスク層を用いて前記第１の層をエッチン
   グし、前記凹部の底部に第１のパターンを形成する工程
   、 （ｄ）、全面に第２の層を形成した後、前記マスク層を
   除去して第２のパターンを形成する工程、を夫々有する
   パターン形成方法。