JPH05165059A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】ｉ型半導体層の上にブロッキング層を設けるこ
となく、しかもｉ型半導体層のチャンネル領域にダメー
ジを与えることなくｎ型半導体層を電気的に分離して、
層間短絡のない薄膜トランジスタを歩留よく製造する。 【構成】ｎ型半導体層１４を、そのソース，ドレイン電
極Ｓ，Ｄ間の部分を酸化させて絶縁層１４ａとすること
によってソース側とドレイン側とに電気的に分離するこ
とにより、ｉ型半導体層１３の上にブロッキング層を設
けておかなくてもｉ型半導体層１３のチャンネル領域に
ダメージを与えることはないようにして前記ブロッキン
グ層を不要とし、ブロッキング層のパターニング時にゲ
ート絶縁膜にピンホール等の欠陥を発生させてしまう従
来の問題を解決した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関するものである。

【０００２】

【従来の技術】従来、薄膜トランジスタ（ＴＦＴ）は、
次のような構成となっている。

【０００３】図７は従来の薄膜トランジスタの断面図で
あり、ここでは、アクティブマトリックス液晶表示素子
に用いる薄膜トランジスタパネル（以下ＴＦＴパネルと
いう）に形成されているものを示している。

【０００４】上記ＴＦＴパネルは、ガラス等からなる透
明な基板１の上に、画素電極２と、その能動素子である
薄膜トランジスタ３とを形成したもので、前記薄膜トラ
ンジスタ３は一般に逆スタガー構造とされている。

【０００５】上記逆スタガー構造の薄膜トランジスタ３
は、基板１上に形成したゲート電極Ｇと、このゲート電
極Ｇを覆うゲート絶縁膜（透明膜）４と、このゲート絶
縁膜４の上に形成されたｉ型半導体層５と、このｉ型半
導体層５の上にｎ型半導体層６とコンタクト層７とを介
して形成されたソース電極Ｓおよびドレイン電極Ｄとで
構成されている。

【０００６】なお、ｉ型半導体層５はａ−Ｓi （アモル
ファスシリコン）で形成され、ｎ型半導体層６はｎ型不
純物をドープしたａ−Ｓi で形成され、コンタクト層７
はｎ型半導体層６とのオーミックコンタクト性がよいＣ
r （クロム）等の金属で形成されており、ｎ型半導体層
６とコンタクト層７は、ｉ型半導体層５のチャンネル領
域（ソース電極Ｓとドレイン電極Ｄとの間の領域）に対
応する部分において切離し分離されている。

【０００７】また、この薄膜トランジスタ３のゲート電
極Ｇは、基板１上に形成したゲートライン（図示せず）
に一体に形成されており、ゲート絶縁膜４はゲート電極
Ｇおよびゲートラインを覆って基板１のほぼ全面に形成
されている。このゲート絶縁膜４はＳi Ｎ（窒化シリコ
ン）等で形成されており、このゲート絶縁膜４の上に
は、ドレイン電極Ｄにつながるデータライン（図示せ
ず）が形成されている。なお、上記ゲート電極Ｇおよび
ゲートラインとドレイン電極Ｄおよびデータラインは、
Ａl （アルミニウム）またはＡl 合金等で形成されてい
る。

【０００８】また、上記ｉ型半導体層４のチャンネル領
域の上にはＳi Ｎ等からなるブロッキング層８が形成さ
れている。このブロッキング層８は、薄膜トランジスタ
３の製造に際してｉ型半導体層５の上に成膜したｎ型半
導体層６のチャンネル領域対応部分をエッチングにより
切離し分離するときに、ｉ型半導体層５のチャンネル領
域もエッチングされるのを防ぐために設けられている。

【０００９】一方、上記画素電極２は、上記薄膜トラン
ジスタ３を覆って上記ゲート絶縁膜４の上に形成したＳ
i Ｎ等からなる保護絶縁膜（透明膜）９の上に形成され
ている。この画素電極２はＩＴＯ等からなる透明導電膜
で形成されており、その端部は、保護絶縁膜９に設けた
コンタクト孔９ａにおいて薄膜トランジスタ３のソース
電極Ｓに接続されている。

【００１０】上記薄膜トランジスタ３は、次のような工
程で製造されている。

【００１１】［工程１］基板１上に、ゲート用金属膜を
成膜し、この金属膜をフォトリソグラフィ法によりパタ
ーニングしてゲート電極Ｇおよびゲートラインを形成す
る。

【００１２】［工程２］上記基板１上に、上記ゲート電
極Ｇおよびゲートラインを覆って、ゲート絶縁膜４と、
ｉ型半導体層５と、ブロッキング層８とを順次成膜す
る。

【００１３】［工程３］上記ブロッキング層８をフォト
リソグラフィ法によりｉ型半導体層５のチャンネル領域
を覆う形状にパターニングする。

【００１４】［工程４］ｎ型半導体層６とコンタクト層
７とを順次成膜する。

【００１５】［工程５］上記コンタクト層７とｎ型半導
体層６とｉ型半導体層５とをフォトリソグラフィ法によ
りトランジスタ素子領域の外形にパターニングする。

【００１６】［工程６］ソース，ドレイン用金属膜を成
膜する。

【００１７】［工程７］上記ソース，ドレイン用金属膜
をフォトリソグラフィ法によりパターニングしてソー
ス，ドレイン電極Ｓ，Ｄおよびデータラインを形成する
とともに、上記コンタクト層７をソース，ドレイン電極
Ｓ，Ｄと同じ形状にパターニングし、さらに、前記金属
膜およびコンタクト層７のパターニングに用いたレジス
トマスクを残したままｎ型半導体層６のソース，ドレイ
ン電極Ｓ，Ｄ間の部分をエッチングしてｎ型半導体層６
を切離し分離し、薄膜トランジスタ３を完成する。

【００１８】この場合、上記ｎ型半導体層６は、ｉ型半
導体層４の上に形成したブロッキング層８の上において
分離されるため、このｎ型半導体層６をエッチングする
ときに、ｉ型半導体層５のチャンネル領域がエッチング
されてダメージを受けることはない。ただし、ｎ型半導
体層６は、ソース，ドレイン電極Ｓ，Ｄ間の部分だけで
なく、ソース，ドレイン電極Ｓ，Ｄおよび画素電極端部
の外側に張出している部分も除去されるため、この部分
ではｉ型半導体層５もエッチングされるが、この部分は
薄膜トランジスタ３の特性に影響しないため、この部分
においてｉ型半導体層５の表面がエッチングされても、
あるいはｉ型半導体層５が除去されても、特に問題はな
い。

【００１９】また、上記ＴＦＴパネルは、上記工程で基
板１上に薄膜トランジスタ３を形成した後、次のような
工程で製造されている。

【００２０】［工程８］保護絶縁膜９を成膜する。

【００２１】［工程９］上記保護絶縁膜９に、上記薄膜
トランジスタ３のソース電極Ｓに対応するコンタクト孔
９ａと、データラインおよびゲートラインの端子部に対
応する開口（図示せず）とをフォトリソグラフィ法によ
って形成するとともに、同時にゲート絶縁膜４のゲート
ライン端子部上の部分に開口を形成する。

【００２２】［工程１０］透明導電膜を成膜する。

【００２３】［工程１１］上記透明導電膜をフォトリソ
グラフィ法によりパターニングし、上記コンタクト孔９
ａにおいて薄膜トランジスタ３のソース電極Ｓに接続さ
れた画素電極２を形成する。

【００２４】

【発明が解決しようとする課題】しかしながら、上記従
来の薄膜トランジスタ３は、ｉ型半導体層５のチャンネ
ル領域の上にゲート絶縁膜４と同系の絶縁材（Ｓi Ｎ
等）からなるブロッキング層８を設けているため、薄膜
トランジスタ３の製造工程において上記ブロッキング層
８をパターニングする際に、ｉ型半導体層５の下のゲー
ト絶縁膜４にピンホール等の欠陥を発生させてしまうこ
とがあった。

【００２５】これは、ｉ型半導体層５にピンホールが生
じていることがあるためであり、ｉ型半導体層５にピン
ホールがあってもその半導体特性はさほど変わらない
が、このｉ型半導体層５にピンホールがあると、ｉ型半
導体層５の上に成膜したブロッキング層８をパターニン
グする際に、そのエッチング液がｉ型半導体層５のピン
ホールを通ってゲート絶縁膜４に達する。そしてＳi Ｎ
等からなるブロッキング層８のパターニングはＢＨＦ等
の弗酸系エッチング液を用いて行われるため、このエッ
チング液がゲート絶縁膜４に達すると、このゲート絶縁
膜４もエッチングされてピンホール等の欠陥を発生す
る。

【００２６】なお、ｉ型半導体層５に欠陥がなければ、
ブロッキング層８のパターニング時にゲート絶縁膜４を
エッチングしてしまうことはないが、薄膜トランジスタ
の特性を上げるには、ｉ型半導体層５の層厚をできるだ
け薄くすることが望ましいため、欠陥のないｉ型半導体
層５を成膜することは困難である。

【００２７】そして、ｎ型半導体層６およびソース，ド
レイン電極Ｓ，Ｄは、上述したように、ブロッキング層
８をパターニングした後に形成されるため、ゲート絶縁
膜４に上記のようなピンホールが発生していると、ゲー
ト電極Ｇとソース，ドレイン電極Ｓ，Ｄとの間に層間短
絡が発生してしまう。なお、この層間短絡は、ゲートラ
インとデータラインとが交差する部分にも発生する。

【００２８】このため、上記従来の薄膜トランジスタ３
は、その製造過程で層間短絡を発生することが多く、し
たがって製造歩留が悪いという問題をもっていた。

【００２９】本発明の目的は、ｉ型半導体層の上にブロ
ッキング層を設けることなく、しかもｉ型半導体層のチ
ャンネル領域にダメージを与えることなくｎ型半導体層
を電気的に分離して、層間短絡のない薄膜トランジスタ
を歩留よく製造することができる薄膜トランジスタの製
造方法を提供することにある。

【００３０】

【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、基板上にゲート電極を形成する第１の
工程と、前記基板上に、ゲート絶縁膜とｉ型半導体層と
ｎ型半導体層とコンタクト層とを順次成膜する第２の工
程と、前記コンタクト層とｎ型半導体層とｉ型半導体層
とを、トランジスタ素子領域の外形にパターニングする
第３の工程と、ソース，ドレイン用金属膜とを成膜する
第４の工程と、前記ソース，ドレイン用金属膜をパター
ニングしてソース，ドレイン電極を形成するとともに、
前記コンタクト層を前記ソース，ドレイン電極の形状に
パターニングする第５の工程と、前記ソース，ドレイン
用金属膜およびコンタクト層のパターニングに用いたレ
ジストマスクを残したまま前記ｎ型半導体層の酸化処理
を行ない、このｎ型半導体層のソース，ドレイン電極間
の部分を酸化絶縁層とする第６の工程と、からなること
を特徴とするものである。

【００３１】

【作用】すなわち、本発明の薄膜トランジスタの製造方
法は、ｎ型半導体層を、そのソース，ドレイン電極間の
部分を酸化により絶縁層とすることによってソース側と
ドレイン側とに電気的に分離するものであり、この製造
方法は、ｎ型半導体層をエッチングして切離し分離する
ものではないため、ｉ型半導体層の上にブロッキング層
を設けておかなくても、ｉ型半導体層のチャンネル領域
にダメージを与えることはない。そして、この製造方法
によれば、ｉ型半導体層の上にブロッキング層を設ける
必要がないため、従来の薄膜トランジスタのように、ブ
ロッキング層のパターニング時にゲート絶縁膜にピンホ
ール等の欠陥を発生させてしまうことはなく、したがっ
て、ゲート電極とソース，ドレイン電極との間の層間短
絡を防いで、製造歩留を向上させることができる。

【００３２】

【実施例】以下、本発明の一実施例を、アクティブマト
リックス液晶表示素子に用いるＴＦＴパネルに形成され
る薄膜トランジスタの製造を例にとって図面を参照し説
明する。

【００３３】まず、この実施例の製造方法で製造された
薄膜トランジスタの構成を説明する。図３は上記ＴＦＴ
パネルの一部分の平面図、図４、図５および図６は図３
のIV−IV線、 V−V 線およびVI−VI線に沿う拡大断面図
である。

【００３４】このＴＦＴパネルは、ガラス等からなる透
明な基板１０の上に、画素電極２０と、その能動素子で
ある薄膜トランジスタ（ＴＦＴ）３０とを形成したもの
である。

【００３５】上記薄膜トランジスタ３０は、図３および
図４に示すように、基板１０上に形成したゲート電極Ｇ
と、このゲート電極Ｇを覆うゲート絶縁膜１２と、この
ゲート絶縁膜１２の上に形成されたｉ型半導体層１３
と、このｉ型半導体層１３の上にｎ型半導体層１４とコ
ンタクト層１５とを介して形成されたソース電極Ｓおよ
びドレイン電極Ｄとで構成されている。

【００３６】なお、ｉ型半導体層１３はａ−Ｓi で形成
され、ｎ型半導体層１４はｎ型不純物をドープしたａ−
Ｓi で形成され、コンタクト層１５はＣr 等の金属で形
成されている。

【００３７】上記ゲート電極Ｇは、基板１０上に形成し
たゲートラインＧＬに一体に形成されており、ゲート絶
縁膜１２はゲート電極ＧおよびゲートラインＧＬを覆っ
て基板１０のほぼ全面に形成されている。このゲート絶
縁膜１２はＳi Ｎ等で形成されており、このゲート絶縁
膜１２の上には、ドレイン電極Ｄにつながるデータライ
ンＤＬが形成されている。なお、上記ゲート電極Ｇおよ
びゲートラインＧＬはＡl またはＡl 合金等のゲート用
金属膜１１で形成され、またソース，ドレイン電極Ｓ，
ＤおよびデータラインＤＬはＡl またはＡl 合金等のソ
ース，ドレイン用金属膜１６で形成されている。

【００３８】また、上記コンタクト層１５は、ソース側
とドレイン側とに切離し分離されており、ソース側のコ
ンタクト層１５はソース電極Ｓと同じ形状に形成され、
ドレイン側のコンタクト層１５はドレイン電極Ｄと同じ
形状に形成されている。

【００３９】さらに、上記ｎ型半導体層１４は、ｉ型半
導体層１３の上にその全域にわたって形成されており、
このｎ型半導体層１４のソース，ドレイン電極Ｓ，Ｄ間
の部分は、この部分を層厚全体にわたって酸化させた酸
化絶縁層１４ａとされている。すなわち、このｎ型半導
体層１４は、そのソース，ドレイン電極Ｓ，Ｄ間の部分
を酸化絶縁層１４ａとすることによって、ソース側とド
レイン側とに電気的に分離されている。なお、上記ｉ型
半導体層１３およびｎ型半導体層１４の外周部はソー
ス，ドレイン電極Ｓ，Ｄの外側に張出しており、ｎ型半
導体層１４は、ドレイン電極Ｄの外側に張出す部分も酸
化されて酸化絶縁層１４ａとともに、ソース電極Ｓの外
側に張出す部分の表面も、図には示さないが僅かに酸化
されている。

【００４０】一方、上記画素電極２０は、上記薄膜トラ
ンジスタ３０を覆って上記ゲート絶縁膜１２の上に形成
したＳi Ｎ等からなる保護絶縁膜１７の上に形成されて
いる。この画素電極２０はＩＴＯ等からなる透明導電膜
１８で形成されており、その端部は、保護絶縁膜１７に
設けたコンタクト孔１７ａにおいて上記薄膜トランジス
タ３０のソース電極Ｓに接続されている。

【００４１】また、上記データラインＤＬの端子部ＤＬ
ａは、図３および図５に示すような二層構造とされてお
り、その下層膜は上記ソース，ドレイン用金属膜１６で
形成され、上層膜は上記透明導電膜１８で形成されてい
る。前記上層膜（透明導電膜）１８は、保護絶縁膜１７
に設けた開口１７ｂ内において上記下層膜（ソース，ド
レイン用金属膜）１６の上に積層されている。

【００４２】さらに、上記ゲートラインＧＬの端子部Ｇ
Ｌａは、図３および図６に示すような二層構造とされて
おり、その下層膜は上記ゲート用金属膜１１で形成さ
れ、上層膜は上記透明導電膜１８で形成されている。前
記上層膜（透明導電膜）１８は、ゲート絶縁膜１２およ
び保護絶縁膜１７に設けた開口１２ａ，１７ｃ内におい
て上記下層膜（ゲート用金属膜）１１の上に積層されて
いる。

【００４３】次に、上記ＴＦＴパネルの製造方法を説明
する。

【００４４】図１は上記薄膜トランジスタ１３の製造工
程図、図２は薄膜トランジスタ３０を製造した後のＴＦ
Ｔパネルの製造工程図であり、図１（ａ）〜（ｄ）およ
び図２（ｅ）〜（ｈ）はそれぞれ、ＴＦＴパネルの薄膜
トランジスタ部分とデータライン端子部およびデータラ
イン端子部の断面を示している。

【００４５】［工程１］まず、図１（ａ）に示すよう
に、ガラス等からなる透明な基板１０上にゲート電極Ｇ
およびゲートラインＧＬ（図３参照）を形成する。この
ゲート電極ＧおよびゲートラインＧＬは、基板１０上に
ゲート用金属膜１１を成膜し、この金属膜１１をフォト
リソグラフィ法によりパターニングして形成する。な
お、図１（ａ）において図上右端に示した金属膜１１
は、ゲートライン端子部ＧＬａの下層膜である。

【００４６】［工程２］次に、上記図１（ａ）に示した
ように、上記基板１０上に、上記ゲート電極Ｇおよびゲ
ートラインＧＬを覆って、ゲート絶縁膜１２と、ｉ型半
導体層１３と、ｎ型半導体層１４と、コンタクト層１５
とを順次成膜する。

【００４７】［工程３］次に、図１（ｂ）に示すよう
に、上記コンタクト層１５とｎ型半導体層１４とｉ型半
導体層１３とを、フォトリソグラフィ法によって、トラ
ンジスタ素子領域の外形にパターニングする。

【００４８】［工程４］次に、図１（ｃ）に示すよう
に、ゲート絶縁膜１２の上に、パターニングした各層１
５，１４，１３を覆ってソース，ドレイン用金属膜１６
を成膜する。

【００４９】［工程５］次に、図１（ｄ）に示すよう
に、上記ソース，ドレイン用金属膜１６をフォトリソグ
ラフィ法によりパターニングして、ソース，ドレイン電
極Ｓ，ＤおよびデータラインＤＬ（図３参照）を形成す
るとともに、このソース，ドレイン用金属膜１６のパタ
ーニングに用いたレジストマスク１９を利用して、上記
コンタクト層１５をソース，ドレイン電極Ｓ，Ｄの形状
にパターニングする。なお、図１（ｄ）において図上右
側に示した金属膜１６は、データライン端子部ＤＬａの
下層膜である。

【００５０】［工程６］次に、上記図１（ｄ）に示した
ように、上記ソース，ドレイン用金属膜１６およびコン
タクト層１５のパターニングに用いたレジストマスク１
９を残したまま、ｎ型半導体層１５の酸化処理を行なっ
てそのソース，ドレイン電極Ｓ，Ｄ間の部分をその層厚
全体にわたって酸化させた酸化絶縁層１４ａとし、この
酸化絶縁層１４ａによりｎ型半導体層１４をソース側と
ドレイン側とに電気的に分離して薄膜トランジスタ３０
を完成する。

【００５１】上記ｎ型半導体層１４の酸化処理は、例え
ば陽極酸化によって行なう、この陽極酸化は、基板１０
を電解液中に浸漬してｎ型半導体層１４を電解液中にお
いて対向電極（白金電極）と対向させ、ｎ型半導体層１
４を陽極とし、対向電極を陰極として、この両極間に電
圧を印加して行なう。このように電解液中においてｎ型
半導体層１４と対向電極の間に電圧を印加すると、陽極
であるｎ型半導体層１４のレジストマスク１９で覆われ
ていない領域（電解液中に接する領域）が化成反応を起
して陽極酸化され、このｎ型半導体層１４の酸化領域が
酸化絶縁層１４ａとなる。

【００５２】この場合、ｎ型半導体層１４はその表面側
から酸化されて行くが、その酸化深さは主に印加電圧に
よって決まるから、ｎ型半導体層１４の層厚に応じては
印加電圧を設定すれば、ｎ型半導体層１４の酸化領域を
その層厚全体にわたって酸化させることができる。

【００５３】また、上記陽極酸化におけるｎ型半導体層
１４への通電は、データラインＤＬを電流経路とし、こ
のデータラインＤＬからドレイン電極Ｄを介して行なう
ことができるから、データラインＤＬに沿って形成され
る全ての薄膜トランジスタ３０のｎ型半導体層１４を均
一に陽極酸化することができる。この場合、ドレイン電
極ＤおよびデータラインＤＬの側面はレジストマスク１
９で覆われていないため、このドレイン電極Ｄおよびデ
ータラインＤＬの側面も陽極酸化される（酸化層は図示
せず）が、このドレイン電極ＤおよびデータラインＤＬ
は、その側面が酸化絶縁層となるだけで、中央部は酸化
されない。

【００５４】なお、ｉ型半導体層１３およびｎ型半導体
層１４の外周部はソース，ドレイン電極Ｓ，Ｄの外側
（レジストマスク１９の外側）に張出しているため、上
記ｎ型半導体層１４は、ドレイン電極Ｄの外側に張出す
部分も酸化されて酸化絶縁層１４ａとなり、またソース
電極Ｓの外側に張出す部分の表面と、ソース電極Ｓの側
面も、図には示さないが僅かに酸化される。

【００５５】また、ｉ型半導体層１３の抵抗率（ゲート
電極Ｇにゲート電圧が印加されていない状態での抵抗
率）は、ｎ型半導体層１４の抵抗率に対して３桁以上大
きく、したがって、ｎ型半導体層１４を陽極酸化する際
にその下のｉ型半導体層１３も酸化されてしまうことは
ない。

【００５６】また、上記ＴＦＴパネルは、上記工程で基
板１１上に薄膜トランジスタ３０を形成した後、次のよ
うな工程で製造する。

【００５７】［工程７］まず、上記レジストマスク１９
を剥離し、この後、図２（ｅ）に示すように、ゲート絶
縁膜１２の上に上記薄膜トランジスタ３０を覆って保護
絶縁膜１７を成膜する。

【００５８】［工程８］次に、図２（ｆ）に示すよう
に、上記保護絶縁膜１７をフォトリソグラフィ法により
パターニングし、上記薄膜トランジスタ３０のソース電
極Ｓに対応するコンタクト孔１７ａと、データライン端
子部ＤＬａおよびゲートライン端子部ＧＬａに対応する
開口１７ｂ，１７ｃとを形成するとともに、ゲート絶縁
膜１２にも、上記ゲートライン端子部ＧＬａに対応する
開口１２ａを形成する。

【００５９】［工程９］次に、図２（ｇ）に示すよう
に、ＩＴＯ膜等の透明導電膜１８を成膜する。このと
き、透明導電膜１８は、上記保護絶縁膜１７に設けたコ
ンタクト孔１７ａと開口１７ｂ，１７ｃおよびゲート絶
縁膜１２の開口１２ａ内にも成膜され、薄膜トランジス
タ３０のソース電極Ｓ上と、データライン端子部ＤＬａ
およびゲートライン端子部ＧＬａの下層膜（ソース，ド
レイン用金属膜およびゲート用金属膜）１６，１１の上
に積層する。

【００６０】［工程１０］次に、図２（ｈ）に示すよう
に、上記透明導電膜１８をフォトリソグラフィ法により
画素電極２０とデータライン端子部ＤＬａおよびゲート
ライン端子部ＧＬａの上層膜の形状にパターニングし、
ＴＦＴパネルを完成する。

【００６１】すなわち、上記製造方法は、薄膜トランジ
スタ３０のｎ型半導体層１４を、そのソース，ドレイン
電極Ｓ，Ｄ間の部分を酸化させて絶縁層１４ａとするこ
とによってソース側とドレイン側とに電気的に分離する
ものであり、この製造方法は、従来のようにｎ型半導体
層をエッチングして切離し分離するものではないため、
ｉ型半導体層１４の上にブロッキング層を設けておかな
くても、ｉ型半導体層１４のチャンネル領域にダメージ
を与えることはない。

【００６２】そして、この製造方法によれば、ｉ型半導
体層１３の上にブロッキング層を設ける必要がないた
め、従来のように、ブロッキング層のパターニング時に
ゲート絶縁膜にピンホール等の欠陥を発生させてしまう
ことはなく、したがって、ゲート電極Ｇとソース，ドレ
イン電極Ｓ，Ｄとの間およびゲートラインＧＬとデータ
ラインＤＬとの間の層間短絡を防いで、製造歩留を向上
させることができる。

【００６３】なお、上記実施例では、ｎ型半導体層１４
のソース，ドレイン電極Ｓ，Ｄ間の部分を、電解液中で
化成反応を起させる酸化処理によって酸化させている
が、このｎ型半導体層１４の酸化処理は、ガス雰囲気中
で化成反応を起させるプラズマ酸化によって行なっても
よい。

【００６４】また、上記実施例では、アクティブマトリ
ックス液晶表示素子に用いるＴＦＴパネルに形成される
薄膜トランジスタの製造について説明したが、本発明
は、上記ＴＦＴパネルの薄膜トランジスタに限らず、種
々の回路基板等に形成される薄膜トランジスタの製造に
広く適用できる。

【００６５】

【発明の効果】本発明薄膜トランジスタの製造方法は、
ｎ型半導体層を、そのソース，ドレイン電極間の部分を
酸化させて絶縁層とすることによってソース側とドレイ
ン側とに電気的に分離するものであり、この製造方法
は、ｎ型半導体層をエッチングして切離し分離するもの
ではないため、ｉ型半導体層の上にブロッキング層を設
けておかなくても、ｉ型半導体層のチャンネル領域にダ
メージを与えることはない。そして、この製造方法によ
れば、ｉ型半導体層の上にブロッキング層を設ける必要
がないため、従来の薄膜トランジスタのように、ブロッ
キング層のパターニング時にゲート絶縁膜にピンホール
等の欠陥を発生させてしまうことはなく、したがって、
ゲート電極とソース，ドレイン電極との間の層間短絡を
防いで、製造歩留を向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すＴＦＴパネルに形成す
る薄膜トランジスタの製造工程図。

【図２】薄膜トランジスタを製造した後のＴＦＴパネル
の製造工程図。

【図３】製造されたＴＦＴパネルの一部分の平面図。

【図４】図３のVI−IV線に沿う拡大断面図。

【図５】図３の V−V 線に沿う拡大断面図。

【図６】図３のIV−IV線に沿う拡大断面図。

【図７】従来のＴＦＴパネルに形成されている薄膜トラ
ンジスタの断面図。

【符号の説明】

１０…基板、２０…画素電極、３０…薄膜トランジス
タ、１１…ゲート用金属膜、Ｇ…ゲート電極、ＧＬ…ゲ
ートライン、ＧＬａ…端子部、１２…ゲート絶縁膜、１
３…ｉ型半導体層、１４…ｎ型半導体層、１４ａ…酸化
絶縁層、１５…コンタクト層、１６…ソース，ドレイン
用金属膜、Ｓ…ソース電極、Ｄ…ドレイン電極、ＤＬ…
データライン、ＤＬａ…端子部、１７…保護絶縁膜、１
８…透明導電膜、１９…レジストマスク。

Claims (1)

【特許請求の範囲】
1. 【請求項１】基板上にゲート電極を形成する第１の工程
   と、 前記基板上に、ゲート絶縁膜とｉ型半導体層とｎ型半導
   体層とコンタクト層とを順次成膜する第２の工程と、 前記コンタクト層とｎ型半導体層とｉ型半導体層とを、
   トランジスタ素子領域の外形にパターニングする第３の
   工程と、 ソース，ドレイン用金属膜とを成膜する第４の工程と、 前記ソース，ドレイン用金属膜をパターニングしてソー
   ス，ドレイン電極を形成するとともに、前記コンタクト
   層を前記ソース，ドレイン電極の形状にパターニングす
   る第５の工程と、 前記ソース，ドレイン用金属膜およびコンタクト層のパ
   ターニングに用いたレジストマスクを残したまま前記ｎ
   型半導体層の酸化処理を行ない、このｎ型半導体層のソ
   ース，ドレイン電極間の部分を酸化絶縁層とする第６の
   工程と、からなることを特徴とする薄膜トランジスタパ
   ネルの製造方法。