JPH04302438A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH04302438A JPH04302438A JP8899391A JP8899391A JPH04302438A JP H04302438 A JPH04302438 A JP H04302438A JP 8899391 A JP8899391 A JP 8899391A JP 8899391 A JP8899391 A JP 8899391A JP H04302438 A JPH04302438 A JP H04302438A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- type semiconductor
- channel region
- thin film
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims description 52
- 239000004065 semiconductor Substances 0.000 claims abstract description 116
- 239000010408 film Substances 0.000 claims description 88
- 230000000903 blocking effect Effects 0.000 abstract description 28
- 238000004519 manufacturing process Methods 0.000 abstract description 25
- 229910052751 metal Inorganic materials 0.000 description 38
- 239000002184 metal Substances 0.000 description 38
- 238000005530 etching Methods 0.000 description 23
- 239000000758 substrate Substances 0.000 description 10
- 230000007547 defect Effects 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 239000011651 chromium Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000008151 electrolyte solution Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910001182 Mo alloy Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタに関す
るものである。
るものである。
【０００２】
【従来の技術】薄膜トランジスタとして、逆スタガー型
と呼ばれるものがある。
と呼ばれるものがある。
【０００３】図５は従来の逆スタガー型薄膜トランジス
タの断面図である。
タの断面図である。
【０００４】この薄膜トランジスタは、ガラス等からな
る絶縁性基板１上に形成されたゲート電極２と、このゲ
ート電極２を覆うゲート絶縁膜３と、このゲート絶縁膜
３の上にゲート電極２と対向させて形成されたｉ型半導
体層４と、このｉ型半導体層４の両側部の上にｎ型半導
体層５を介して形成されたソース電極６ｓおよびドレイ
ン電極６ｄとからなっており、上記ｎ型半導体層５は、
ｉ型半導体層４のチャンネル領域に対応する部分におい
て切り離されている。
る絶縁性基板１上に形成されたゲート電極２と、このゲ
ート電極２を覆うゲート絶縁膜３と、このゲート絶縁膜
３の上にゲート電極２と対向させて形成されたｉ型半導
体層４と、このｉ型半導体層４の両側部の上にｎ型半導
体層５を介して形成されたソース電極６ｓおよびドレイ
ン電極６ｄとからなっており、上記ｎ型半導体層５は、
ｉ型半導体層４のチャンネル領域に対応する部分におい
て切り離されている。
【０００５】ところで、上記薄膜トランジスタは、その
製造に際して、ｉ型半導体層４の上に成膜したｎ型半導
体層５のチャンネル領域対応部分をエッチング除去する
ときに、ｉ型半導体層４のチャンネル領域の表面もエッ
チングされてｉ型半導体層４がダメージを受け、製造さ
れた薄膜トランジスタの特性が悪くなってしまうという
問題をもっている。
製造に際して、ｉ型半導体層４の上に成膜したｎ型半導
体層５のチャンネル領域対応部分をエッチング除去する
ときに、ｉ型半導体層４のチャンネル領域の表面もエッ
チングされてｉ型半導体層４がダメージを受け、製造さ
れた薄膜トランジスタの特性が悪くなってしまうという
問題をもっている。
【０００６】このため、従来の薄膜トランジスタでは、
図５に示すように、ｉ型半導体層４のチャンネル領域の
上にブロッキング絶縁膜７を形成して、ｎ型半導体層５
のエッチング時にｉ型半導体層４の表面がエッチングさ
れるのを、上記ブロッキング絶縁膜７によって防いでい
る。
図５に示すように、ｉ型半導体層４のチャンネル領域の
上にブロッキング絶縁膜７を形成して、ｎ型半導体層５
のエッチング時にｉ型半導体層４の表面がエッチングさ
れるのを、上記ブロッキング絶縁膜７によって防いでい
る。
【０００７】この薄膜トランジスタは、基板１上にゲー
ト電極２を形成し、その上にゲート絶縁膜３とｉ型半導
体層４とブロッキング絶縁膜７とを順次成膜した後、前
記ブロッキング絶縁膜７をｉ型半導体層４のチャンネル
領域に対応する形状にパターニングするとともに、ｉ型
半導体層４を所定形状にパターニングし、この後、ｎ型
半導体層５とソース，ドレイン電極６ｓ，６ｄとなる金
属膜を順次成膜して、この金属膜をパターニングしてソ
ース，ドレイン電極６ｓ，６ｄを形成し、さらに上記ｎ
型半導体層５をソース，ドレイン電極６ｓ，６ｄに対応
する形状にパターニングする製造方法で製造されている
。
ト電極２を形成し、その上にゲート絶縁膜３とｉ型半導
体層４とブロッキング絶縁膜７とを順次成膜した後、前
記ブロッキング絶縁膜７をｉ型半導体層４のチャンネル
領域に対応する形状にパターニングするとともに、ｉ型
半導体層４を所定形状にパターニングし、この後、ｎ型
半導体層５とソース，ドレイン電極６ｓ，６ｄとなる金
属膜を順次成膜して、この金属膜をパターニングしてソ
ース，ドレイン電極６ｓ，６ｄを形成し、さらに上記ｎ
型半導体層５をソース，ドレイン電極６ｓ，６ｄに対応
する形状にパターニングする製造方法で製造されている
。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ようにｉ型半導体層４のチャンネル領域の上にブロッキ
ング絶縁膜７を形成している従来の薄膜トランジスタは
、その製造に際して、ブロッキング絶縁膜７の成膜およ
びそのパターニングを行なわなければならないため、製
造工程数が多く、したがって製造コストが高くなるとい
う問題をもっていた。
ようにｉ型半導体層４のチャンネル領域の上にブロッキ
ング絶縁膜７を形成している従来の薄膜トランジスタは
、その製造に際して、ブロッキング絶縁膜７の成膜およ
びそのパターニングを行なわなければならないため、製
造工程数が多く、したがって製造コストが高くなるとい
う問題をもっていた。
【０００９】しかも、上記ブロッキング絶縁膜７は、一
般に、ゲート絶縁膜３と同じ絶縁材料で形成されている
ため、ｉ型半導体層４にピンホールがあると、ブロッキ
ング絶縁膜７のパターニング時に、ブロッキング絶縁膜
７のエッチング液がｉ型半導体層４のピンホールを通っ
てゲート絶縁膜３に達し、ゲート絶縁膜３もエッチング
してしまう。
般に、ゲート絶縁膜３と同じ絶縁材料で形成されている
ため、ｉ型半導体層４にピンホールがあると、ブロッキ
ング絶縁膜７のパターニング時に、ブロッキング絶縁膜
７のエッチング液がｉ型半導体層４のピンホールを通っ
てゲート絶縁膜３に達し、ゲート絶縁膜３もエッチング
してしまう。
【００１０】このため、上記従来の薄膜トランジスタは
、その製造過程でゲート絶縁膜３にピンホール欠陥が発
生し、この部分で、ゲート電極２とソース，ドレイン電
極６ｓ，６ｄとが短絡してしまうとい問題ももっていた
。
、その製造過程でゲート絶縁膜３にピンホール欠陥が発
生し、この部分で、ゲート電極２とソース，ドレイン電
極６ｓ，６ｄとが短絡してしまうとい問題ももっていた
。
【００１１】本発明の目的は、ｉ型半導体層のチャンネ
ル領域の上にブロッキング絶縁膜を形成しておかなくて
も、製造過程でｉ型半導体層がダメージを受けるのを防
ぐことができるようにし、また上記ブロッキング絶縁膜
を不要として製造コストを低減することができ、しかも
製造過程でゲート絶縁膜にピンホール欠陥を発生させて
しまうこともない、薄膜トランジスタを提供することに
ある。
ル領域の上にブロッキング絶縁膜を形成しておかなくて
も、製造過程でｉ型半導体層がダメージを受けるのを防
ぐことができるようにし、また上記ブロッキング絶縁膜
を不要として製造コストを低減することができ、しかも
製造過程でゲート絶縁膜にピンホール欠陥を発生させて
しまうこともない、薄膜トランジスタを提供することに
ある。
【００１２】
【課題を解決するための手段】本発明の薄膜トランジス
タは、ｎ型半導体層を、ｉ型半導体層の上にそのチャン
ネル領域も覆って形成し、このｎ型半導体層の前記チャ
ンネル領域に対応する部分を、その膜厚全体にわたって
陽極酸化した酸化絶縁層としたことを特徴とするもので
ある。
タは、ｎ型半導体層を、ｉ型半導体層の上にそのチャン
ネル領域も覆って形成し、このｎ型半導体層の前記チャ
ンネル領域に対応する部分を、その膜厚全体にわたって
陽極酸化した酸化絶縁層としたことを特徴とするもので
ある。
【００１３】
【作用】すなわち、本発明の薄膜トランジスタは、ｎ型
半導体層のチャンネル領域対応部分をエッチング除去す
る代りに、ｎ型半導体層のチャンネル領域対応部分を膜
厚全体にわたって陽極酸化された酸化絶縁層として、こ
のｎ型半導体層をチャンネル領域において電気的に分離
したものである。
半導体層のチャンネル領域対応部分をエッチング除去す
る代りに、ｎ型半導体層のチャンネル領域対応部分を膜
厚全体にわたって陽極酸化された酸化絶縁層として、こ
のｎ型半導体層をチャンネル領域において電気的に分離
したものである。
【００１４】この薄膜トランジスタは、ｎ型半導体層の
チャンネル領域対応部分をエッチング除去するものでは
ないため、ｉ型半導体層のチャンネル領域の上にブロッ
キング絶縁膜を形成しておかなくても、製造過程でｉ型
半導体層がダメージを受けることはなく、したがって上
記ブロッキング絶縁膜は不要である。
チャンネル領域対応部分をエッチング除去するものでは
ないため、ｉ型半導体層のチャンネル領域の上にブロッ
キング絶縁膜を形成しておかなくても、製造過程でｉ型
半導体層がダメージを受けることはなく、したがって上
記ブロッキング絶縁膜は不要である。
【００１５】そして、この薄膜トランジスタは、ブロッ
キング絶縁膜の成膜およびそのパターニングを行なわず
に製造できるため、従来の薄膜トランジスタのように、
ブロッキング絶縁膜の成膜時にゲート絶縁膜にピンホー
ル欠陥を発生させてしまうこともない。
キング絶縁膜の成膜およびそのパターニングを行なわず
に製造できるため、従来の薄膜トランジスタのように、
ブロッキング絶縁膜の成膜時にゲート絶縁膜にピンホー
ル欠陥を発生させてしまうこともない。
【００１６】
【実施例】（第１の実施例）以下、本発明の第１の実施
例を図１および図２を参照して説明する。
例を図１および図２を参照して説明する。
【００１７】図１はこの実施例の薄膜トランジスタの断
面図であり、この薄膜トランジスタは、ガラス等からな
る絶縁性基板１１上に形成されたゲート電極１２と、こ
のゲート電極１２を覆うゲート絶縁膜１３と、このゲー
ト絶縁膜１３の上にゲート電極１２と対向させて形成さ
れたｉ型半導体層１４と、このｉ型半導体層１４の両側
部の上にｎ型半導体層１５を介して形成されたソース電
極１６ｓおよびドレイン電極１６ｄとからなっている。
面図であり、この薄膜トランジスタは、ガラス等からな
る絶縁性基板１１上に形成されたゲート電極１２と、こ
のゲート電極１２を覆うゲート絶縁膜１３と、このゲー
ト絶縁膜１３の上にゲート電極１２と対向させて形成さ
れたｉ型半導体層１４と、このｉ型半導体層１４の両側
部の上にｎ型半導体層１５を介して形成されたソース電
極１６ｓおよびドレイン電極１６ｄとからなっている。
【００１８】なお、上記ゲート電極１２は、Ｔａ （タ
ンタル），Ｔａ −Ｍｏ （モリブデン）合金，Ｃｒ
（クロム）等の金属で形成されており、ゲート絶縁膜１
３はＳｉ Ｎ（窒化シリコン）で形成されている。
ンタル），Ｔａ −Ｍｏ （モリブデン）合金，Ｃｒ
（クロム）等の金属で形成されており、ゲート絶縁膜１
３はＳｉ Ｎ（窒化シリコン）で形成されている。
【００１９】また、上記ｉ型半導体層１４は、ａ−Ｓｉ
（アモルファスシリコン）で形成され、ｎ型半導体層
１５は不純物をドープしたｎ型ａ−Ｓｉ で形成されて
おり、さらにソース，ドレイン電極１６ｓ，１６ｄは、
ｎ型半導体層１５とのコンタクト性がよいＣｒ 等の金
属で形成されている。
（アモルファスシリコン）で形成され、ｎ型半導体層
１５は不純物をドープしたｎ型ａ−Ｓｉ で形成されて
おり、さらにソース，ドレイン電極１６ｓ，１６ｄは、
ｎ型半導体層１５とのコンタクト性がよいＣｒ 等の金
属で形成されている。
【００２０】そして、上記ｎ型半導体層１５は、ｉ型半
導体層１４の上の全域にそのチャンネル領域も覆って形
成されており、このｎ型半導体層１５は、前記チャンネ
ル領域に対応する部分をその膜厚全体にわたって陽極酸
化された酸化絶縁層１５ａとすることによって、チャン
ネル領域において電気的に分離されている。
導体層１４の上の全域にそのチャンネル領域も覆って形
成されており、このｎ型半導体層１５は、前記チャンネ
ル領域に対応する部分をその膜厚全体にわたって陽極酸
化された酸化絶縁層１５ａとすることによって、チャン
ネル領域において電気的に分離されている。
【００２１】図２は薄膜トランジスタの製造方法を示す
製造工程図であり、上記薄膜トランジスタは、次のよう
な工程で製造する。
製造工程図であり、上記薄膜トランジスタは、次のよう
な工程で製造する。
【００２２】［工程１］まず、図２（ａ）に示すように
、基板１１上にゲート電極１２を形成する。このゲート
電極１２は、基板１上にＴａ ，Ｔａ −Ｍｏ 合金，
Ｃｒ 等の金属膜をスパッタ装置等によって成膜し、こ
の金属膜をエッチング法によりパターニングして形成す
る。
、基板１１上にゲート電極１２を形成する。このゲート
電極１２は、基板１上にＴａ ，Ｔａ −Ｍｏ 合金，
Ｃｒ 等の金属膜をスパッタ装置等によって成膜し、こ
の金属膜をエッチング法によりパターニングして形成す
る。
【００２３】［工程２］次に、図２（ｂ）に示すように
、上記ゲート電極１２を形成した基板１１上に、ゲート
絶縁膜（Ｓｉ Ｎ膜）１３と、ｉ型半導体層（ａ−Ｓｉ
層）１４と、ｎ型半導体層（ｎ型ａ−Ｓｉ 層）１５
とをプラズマＣＶＤ装置により連続して順次成膜する。
、上記ゲート電極１２を形成した基板１１上に、ゲート
絶縁膜（Ｓｉ Ｎ膜）１３と、ｉ型半導体層（ａ−Ｓｉ
層）１４と、ｎ型半導体層（ｎ型ａ−Ｓｉ 層）１５
とをプラズマＣＶＤ装置により連続して順次成膜する。
【００２４】［工程３］次に、図２（ｃ）に示すように
、上記ｎ型半導体層１５の上に、ｉ型半導体層１４のチ
ャンネル領域に対応する部分を除いてｎ型半導体層１５
の上面全体を覆うレジストマスク２０を形成し、この状
態で、上記ｎ型半導体層１５のチャンネル領域対応部分
を陽極酸化する。
、上記ｎ型半導体層１５の上に、ｉ型半導体層１４のチ
ャンネル領域に対応する部分を除いてｎ型半導体層１５
の上面全体を覆うレジストマスク２０を形成し、この状
態で、上記ｎ型半導体層１５のチャンネル領域対応部分
を陽極酸化する。
【００２５】このｎ型半導体層１５の陽極酸化は、基板
１１を電解液中に浸漬して、この基板１１上のｎ型半導
体層１５を電解液中において電極と対向させ、上記ｎ型
半導体層１５を陽極、上記電極を陰極として、この両電
極間に電圧を印加して行なう。
１１を電解液中に浸漬して、この基板１１上のｎ型半導
体層１５を電解液中において電極と対向させ、上記ｎ型
半導体層１５を陽極、上記電極を陰極として、この両電
極間に電圧を印加して行なう。
【００２６】このように電解液中で両電極間に電圧を印
加すると、陽極であるｎ型半導体層１５のレジストマス
ク２０で覆われていない部分が化成反応を起して陽極酸
化され、この部分が酸化絶縁層１５ａとなる。
加すると、陽極であるｎ型半導体層１５のレジストマス
ク２０で覆われていない部分が化成反応を起して陽極酸
化され、この部分が酸化絶縁層１５ａとなる。
【００２７】なお、このｎ型半導体層１５の膜厚方向に
対する陽極酸化の進行深さは、主に印加電界の強さによ
って決まるため、上記印加電圧を十分高くしておけば、
ｎ型半導体層１５のチャンネル領域対応部分をその膜厚
全体にわたって陽極酸化することができる。
対する陽極酸化の進行深さは、主に印加電界の強さによ
って決まるため、上記印加電圧を十分高くしておけば、
ｎ型半導体層１５のチャンネル領域対応部分をその膜厚
全体にわたって陽極酸化することができる。
【００２８】［工程４］次に、上記レジストマスク２０
を剥離し、この後、図２（ｄ）に示すように、上記ｎ型
半導体層１５の上に、Ｃｒ 等からなるソース，ドレイ
ン電極用金属膜１６をスパッタ装置等により成膜する。
を剥離し、この後、図２（ｄ）に示すように、上記ｎ型
半導体層１５の上に、Ｃｒ 等からなるソース，ドレイ
ン電極用金属膜１６をスパッタ装置等により成膜する。
【００２９】［工程５］この後は、図２（ｅ）に示すよ
うに、ソース，ドレイン電極用金属膜１６と、その下の
ｎ型半導体層１５およびｉ型半導体層１４をフォトエッ
チング法により所定の外形にパターニングし、さらに上
記ソース，ドレイン電極用金属膜１６のチャンネル領域
対応部分をフォトエッチング法により除去してこの金属
膜１６をソース電極１６ｓとドレイン電極１６ｄとに分
離し、薄膜トランジスタを完成する。
うに、ソース，ドレイン電極用金属膜１６と、その下の
ｎ型半導体層１５およびｉ型半導体層１４をフォトエッ
チング法により所定の外形にパターニングし、さらに上
記ソース，ドレイン電極用金属膜１６のチャンネル領域
対応部分をフォトエッチング法により除去してこの金属
膜１６をソース電極１６ｓとドレイン電極１６ｄとに分
離し、薄膜トランジスタを完成する。
【００３０】なお、上記金属膜１６のエッチングは、ａ
−Ｓｉ からなるｉ型およびｎ型半導体１４，１５との
エッチング選択比の大きなエッチング媒体（エッチング
ガスまたはエッチング液）を用いて行なう。
−Ｓｉ からなるｉ型およびｎ型半導体１４，１５との
エッチング選択比の大きなエッチング媒体（エッチング
ガスまたはエッチング液）を用いて行なう。
【００３１】このようなエッチング媒体を用いれば、上
記金属膜１６をソース電極１６ｓとドレイン電極１６ｄ
とに分離するエッチング時にｎ型半導体１５のチャンネ
ル領域対応部分（酸化絶縁層１５ａ）がエッチングされ
ることはほとんどないし、また、ｉ型半導体層１４のチ
ャンネル領域はｎ型半導体１５の酸化絶縁層１５ａで覆
われているため、このｉ型半導体層１４のチャンネル領
域がその表面をエッチングされてダメージを受けること
はない。
記金属膜１６をソース電極１６ｓとドレイン電極１６ｄ
とに分離するエッチング時にｎ型半導体１５のチャンネ
ル領域対応部分（酸化絶縁層１５ａ）がエッチングされ
ることはほとんどないし、また、ｉ型半導体層１４のチ
ャンネル領域はｎ型半導体１５の酸化絶縁層１５ａで覆
われているため、このｉ型半導体層１４のチャンネル領
域がその表面をエッチングされてダメージを受けること
はない。
【００３２】すなわち、上記実施例の薄膜トランジスタ
は、ｎ型半導体層１５のチャンネル領域対応部分を従来
のようにエッチング除去する代りに、ｎ型半導体層１５
のチャンネル領域対応部分を膜厚全体にわたって陽極酸
化した酸化絶縁層１５ａとして、このｎ型半導体層１５
をチャンネル領域において電気的に分離したものである
。
は、ｎ型半導体層１５のチャンネル領域対応部分を従来
のようにエッチング除去する代りに、ｎ型半導体層１５
のチャンネル領域対応部分を膜厚全体にわたって陽極酸
化した酸化絶縁層１５ａとして、このｎ型半導体層１５
をチャンネル領域において電気的に分離したものである
。
【００３３】この薄膜トランジスタは、ｎ型半導体層１
５のチャンネル領域対応部分をエッチング除去するもの
ではないため、従来のようにｉ型半導体層１４のチャン
ネル領域の上にブロッキング絶縁膜を形成しておかなく
ても、製造過程でｉ型半導体層１４がダメージを受ける
ことはなく、したがって上記ブロッキング絶縁膜は不要
であるから、従来の薄膜トランジスタに比べて、少ない
製造工程で低コストに製造することができる。
５のチャンネル領域対応部分をエッチング除去するもの
ではないため、従来のようにｉ型半導体層１４のチャン
ネル領域の上にブロッキング絶縁膜を形成しておかなく
ても、製造過程でｉ型半導体層１４がダメージを受ける
ことはなく、したがって上記ブロッキング絶縁膜は不要
であるから、従来の薄膜トランジスタに比べて、少ない
製造工程で低コストに製造することができる。
【００３４】そして、この薄膜トランジスタは、ブロッ
キング絶縁膜の成膜およびそのパターニングを行なわず
に製造できるため、従来の薄膜トランジスタのように、
ブロッキング絶縁膜の成膜時にゲート絶縁膜にピンホー
ル欠陥を発生させてしまうこともない。
キング絶縁膜の成膜およびそのパターニングを行なわず
に製造できるため、従来の薄膜トランジスタのように、
ブロッキング絶縁膜の成膜時にゲート絶縁膜にピンホー
ル欠陥を発生させてしまうこともない。
【００３５】なお、上記実施例では、ｉ型半導体層１４
とｎ型半導体層１５およびソース，ドレイン電極用金属
膜１６とを連続して成膜し、ソース，ドレイン電極用金
属膜１６とその下のｎ型半導体層１５の外形パターニン
グ時に、ｉ型半導体層１４の外形パターニングも行なっ
ているが、このｉ型半導体層１４は、ｎ型半導体層１５
およびソース，ドレイン電極用金属膜１６の成膜前に所
定の形状にパターニングしてもよく、その場合は、上記
ｎ型半導体層１５のエッチングによる外形パターニング
を行なわずに、このｎ型半導体層１５のソース，ドレイ
ン電極１６ｓ，１６ｄの下の部分を除く全域を陽極酸化
してもよい。
とｎ型半導体層１５およびソース，ドレイン電極用金属
膜１６とを連続して成膜し、ソース，ドレイン電極用金
属膜１６とその下のｎ型半導体層１５の外形パターニン
グ時に、ｉ型半導体層１４の外形パターニングも行なっ
ているが、このｉ型半導体層１４は、ｎ型半導体層１５
およびソース，ドレイン電極用金属膜１６の成膜前に所
定の形状にパターニングしてもよく、その場合は、上記
ｎ型半導体層１５のエッチングによる外形パターニング
を行なわずに、このｎ型半導体層１５のソース，ドレイ
ン電極１６ｓ，１６ｄの下の部分を除く全域を陽極酸化
してもよい。
【００３６】（第２の実施例）次に、本発明の第２の実
施例を図３および図４を参照して説明する。
施例を図３および図４を参照して説明する。
【００３７】この実施例の薄膜トランジスタは、図３に
示すように、ｎ型半導体層１５だけでなく、その上に形
成するソース，ドレイン電極用金属膜１６も、チャンネ
ル領域も覆って形成し、この金属膜１６のチャンネル領
域に対応する部分をその膜厚全体にわたって陽極酸化し
た酸化絶縁層１６ａとして、この金属膜１６からなるソ
ース電極１６ｓとドレイン電極１６ｄとを電気的に分離
したものである。
示すように、ｎ型半導体層１５だけでなく、その上に形
成するソース，ドレイン電極用金属膜１６も、チャンネ
ル領域も覆って形成し、この金属膜１６のチャンネル領
域に対応する部分をその膜厚全体にわたって陽極酸化し
た酸化絶縁層１６ａとして、この金属膜１６からなるソ
ース電極１６ｓとドレイン電極１６ｄとを電気的に分離
したものである。
【００３８】なお、この実施例の薄膜トランジスタは、
ソース，ドレイン電極１６ｓ，１６ｄを上記のような構
造とした点以外の構成は図１に示した第１の実施例の薄
膜トランジスタと同じであるから、その説明は図に同符
号を付して省略する。
ソース，ドレイン電極１６ｓ，１６ｄを上記のような構
造とした点以外の構成は図１に示した第１の実施例の薄
膜トランジスタと同じであるから、その説明は図に同符
号を付して省略する。
【００３９】図４は上記薄膜トランジスタの製造工程図
であり、この薄膜トランジスタは次のような工程で製造
する。
であり、この薄膜トランジスタは次のような工程で製造
する。
【００４０】［工程１］まず、図４（ａ）に示すように
、基板１１上に上記第１の実施例と同様にしてゲート電
極１２を形成する。
、基板１１上に上記第１の実施例と同様にしてゲート電
極１２を形成する。
【００４１】［工程２］次に、図４（ｂ）に示すように
、ゲート電極１２を形成した基板１１上に、ゲート絶縁
膜１３と、ｉ型半導体層１４と、ｎ型半導体層１５とを
プラズマＣＶＤ装置により連続して順次成膜し、さらに
その上に、ソース，ドレイン電極用金属膜１６をスパッ
タ装置等により成膜する。
、ゲート電極１２を形成した基板１１上に、ゲート絶縁
膜１３と、ｉ型半導体層１４と、ｎ型半導体層１５とを
プラズマＣＶＤ装置により連続して順次成膜し、さらに
その上に、ソース，ドレイン電極用金属膜１６をスパッ
タ装置等により成膜する。
【００４２】［工程３］次に、図４（ｃ）に示すように
、ソース，ドレイン電極用金属膜１６の上に、ｉ型半導
体層１４のチャンネル領域に対応する部分を除いて金属
膜１６全体を覆うレジストマスク２１を形成し、この状
態で、上記金属膜１６およびその下のｎ型半導体層１５
のチャンネル領域対応部分を陽極酸化する。
、ソース，ドレイン電極用金属膜１６の上に、ｉ型半導
体層１４のチャンネル領域に対応する部分を除いて金属
膜１６全体を覆うレジストマスク２１を形成し、この状
態で、上記金属膜１６およびその下のｎ型半導体層１５
のチャンネル領域対応部分を陽極酸化する。
【００４３】この金属膜１６およびｎ型半導体層１５の
陽極酸化も、基板１１を電解液中に浸漬し、金属膜１６
とｎ型半導体層１５とを陽極として、対向する電極（陰
極）との間に電圧を印加して行なう。
陽極酸化も、基板１１を電解液中に浸漬し、金属膜１６
とｎ型半導体層１５とを陽極として、対向する電極（陰
極）との間に電圧を印加して行なう。
【００４４】この場合、印加電界を十分高くすれば、上
記金属膜１６およびｎ型半導体層１５のチャンネル領域
対応部分をその膜厚全体にわたって陽極酸化することが
できる。
記金属膜１６およびｎ型半導体層１５のチャンネル領域
対応部分をその膜厚全体にわたって陽極酸化することが
できる。
【００４５】［工程４］次に、上記レジストマスク２１
を剥離し、この後、図４（ｄ）に示すように、ソース，
ドレイン電極用金属膜１６と、その下のｎ型半導体層１
５およびｉ型半導体層１４をフォトエッチング法により
所定の外形にパターニングして、薄膜トランジスタを完
成する。
を剥離し、この後、図４（ｄ）に示すように、ソース，
ドレイン電極用金属膜１６と、その下のｎ型半導体層１
５およびｉ型半導体層１４をフォトエッチング法により
所定の外形にパターニングして、薄膜トランジスタを完
成する。
【００４６】この場合、この実施例では、上記金属膜１
６をソース電極１６ｓとドレイン電極１６ｄとに分離す
るエッチングも行なわないため、ｉ型半導体層１４のチ
ャンネル領域はもちろん、ｎ型半導体１５のチャンネル
領域対応部分もエッチングによるダメージを受けること
はない。
６をソース電極１６ｓとドレイン電極１６ｄとに分離す
るエッチングも行なわないため、ｉ型半導体層１４のチ
ャンネル領域はもちろん、ｎ型半導体１５のチャンネル
領域対応部分もエッチングによるダメージを受けること
はない。
【００４７】すなわち、この実施例の薄膜トランジスタ
は、ｎ型半導体層１５のチャンネル領域対応部分をその
膜厚全体にわたって陽極酸化した酸化絶縁層１５ａとし
て、このｎ型半導体層１５をチャンネル領域において電
気的に分離するだけでなく、その上に形成するソース，
ドレイン電極用金属膜１６も、チャンネル領域も覆って
形成し、この金属膜１６のチャンネル領域に対応する部
分をその膜厚全体にわたって陽極酸化した酸化絶縁層１
６ａとして、この金属膜１６からなるソース電極１６ｓ
とドレイン電極１６ｄとを電気的に分離したものである
。
は、ｎ型半導体層１５のチャンネル領域対応部分をその
膜厚全体にわたって陽極酸化した酸化絶縁層１５ａとし
て、このｎ型半導体層１５をチャンネル領域において電
気的に分離するだけでなく、その上に形成するソース，
ドレイン電極用金属膜１６も、チャンネル領域も覆って
形成し、この金属膜１６のチャンネル領域に対応する部
分をその膜厚全体にわたって陽極酸化した酸化絶縁層１
６ａとして、この金属膜１６からなるソース電極１６ｓ
とドレイン電極１６ｄとを電気的に分離したものである
。
【００４８】この薄膜トランジスタも、ｎ型半導体層１
５のチャンネル領域対応部分をエッチング除去するもの
ではないため、従来のようにｉ型半導体層１４のチャン
ネル領域の上にブロッキング絶縁膜を形成しておかなく
ても、製造過程でｉ型半導体層１４がダメージを受ける
ことはなく、したがって上記ブロッキング絶縁膜は不要
であるから、従来の薄膜トランジスタに比べて、少ない
製造工程で低コストに製造することができるし、また、
ブロッキング絶縁膜の成膜およびそのパターニングを行
なわずに製造できるため、従来の薄膜トランジスタのよ
うに、ブロッキング絶縁膜の成膜時にゲート絶縁膜にピ
ンホール欠陥を発生させてしまうこともない。
５のチャンネル領域対応部分をエッチング除去するもの
ではないため、従来のようにｉ型半導体層１４のチャン
ネル領域の上にブロッキング絶縁膜を形成しておかなく
ても、製造過程でｉ型半導体層１４がダメージを受ける
ことはなく、したがって上記ブロッキング絶縁膜は不要
であるから、従来の薄膜トランジスタに比べて、少ない
製造工程で低コストに製造することができるし、また、
ブロッキング絶縁膜の成膜およびそのパターニングを行
なわずに製造できるため、従来の薄膜トランジスタのよ
うに、ブロッキング絶縁膜の成膜時にゲート絶縁膜にピ
ンホール欠陥を発生させてしまうこともない。
【００４９】しかも、この実施例の薄膜トランジスタは
、ソース，ドレイン電極用金属膜１６とｎ型半導体層１
５のチャンネル領域対応部分を同じレジストマスク２１
を用いて陽極酸化しているため、陽極酸化工程数は１工
程でよいし、また上記第１の実施例のようにソース，ド
レイン電極用金属膜１６のチャンネル領域対応部分をエ
ッチング除去してソース電極１６ｓとドレイン電極１６
ｄに切り離す必要がないため、上記第１の実施例の薄膜
トランジスタよりもさらに少ない製造工程で製造するこ
とができる。
、ソース，ドレイン電極用金属膜１６とｎ型半導体層１
５のチャンネル領域対応部分を同じレジストマスク２１
を用いて陽極酸化しているため、陽極酸化工程数は１工
程でよいし、また上記第１の実施例のようにソース，ド
レイン電極用金属膜１６のチャンネル領域対応部分をエ
ッチング除去してソース電極１６ｓとドレイン電極１６
ｄに切り離す必要がないため、上記第１の実施例の薄膜
トランジスタよりもさらに少ない製造工程で製造するこ
とができる。
【００５０】なお、この実施例の薄膜トランジスタにお
いても、ｉ型半導体層１４は、ｎ型半導体層１５および
ソース，ドレイン電極用金属膜１６の成膜前に所定の形
状にパターニングしてもよく、その場合は、上記ソース
，ドレイン電極用金属膜１６およびｎ型半導体層１５の
エッチングによる外形パターニングを行なわずに、この
金属膜１６およびｎ型半導体層１５のソース，ドレイン
電極部分を除く全域を（ただし、ソース，ドレイン電極
１６ｓ，１６ｄとそのリード部を同じ金属膜１６で形成
する場合は、リード部も除く領域）を陽極酸化してもよ
い。
いても、ｉ型半導体層１４は、ｎ型半導体層１５および
ソース，ドレイン電極用金属膜１６の成膜前に所定の形
状にパターニングしてもよく、その場合は、上記ソース
，ドレイン電極用金属膜１６およびｎ型半導体層１５の
エッチングによる外形パターニングを行なわずに、この
金属膜１６およびｎ型半導体層１５のソース，ドレイン
電極部分を除く全域を（ただし、ソース，ドレイン電極
１６ｓ，１６ｄとそのリード部を同じ金属膜１６で形成
する場合は、リード部も除く領域）を陽極酸化してもよ
い。
【００５１】
【発明の効果】本発明の薄膜トランジスタは、ｎ型半導
体層を、ｉ型半導体層の上にそのチャンネル領域も覆っ
て形成し、このｎ型半導体層の前記チャンネル領域に対
応する部分を、その膜厚全体にわたって陽極酸化した酸
化絶縁層としたものであるから、ｉ型半導体層のチャン
ネル領域の上にブロッキング絶縁膜を形成しておかなく
ても、製造過程でｉ型半導体層がダメージを受けるのを
防ぐことができ、したがって、上記ブロッキング絶縁膜
を不要として製造コストを低減することができるし、し
かも、製造過程でゲート絶縁膜にピンホール欠陥を発生
させてしまうこともない。
体層を、ｉ型半導体層の上にそのチャンネル領域も覆っ
て形成し、このｎ型半導体層の前記チャンネル領域に対
応する部分を、その膜厚全体にわたって陽極酸化した酸
化絶縁層としたものであるから、ｉ型半導体層のチャン
ネル領域の上にブロッキング絶縁膜を形成しておかなく
ても、製造過程でｉ型半導体層がダメージを受けるのを
防ぐことができ、したがって、上記ブロッキング絶縁膜
を不要として製造コストを低減することができるし、し
かも、製造過程でゲート絶縁膜にピンホール欠陥を発生
させてしまうこともない。
【図１】本発明の第１の実施例を示す薄膜トランジスタ
の断面図。
の断面図。
【図２】上記薄膜トランジスタの製造工程図。
【図３】本発明の第２の実施例を示す薄膜トランジスタ
の断面図。
の断面図。
【図４】上記薄膜トランジスタの製造工程図。
【図５】従来の薄膜トランジスタの断面図。
１１…基板、１２…ゲート電極、１３…ゲート絶縁膜、
１４…ｉ型半導体層、１５…ｎ型半導体層、１５ａ…酸
化絶縁層、１６…ソース，ドレイン電極用金属膜、１６
ｓ…ソース電極、１６ｄ…ドレイン電極、１６ａ…酸化
絶縁層、２０，２１…レジストマスク。
１４…ｉ型半導体層、１５…ｎ型半導体層、１５ａ…酸
化絶縁層、１６…ソース，ドレイン電極用金属膜、１６
ｓ…ソース電極、１６ｄ…ドレイン電極、１６ａ…酸化
絶縁層、２０，２１…レジストマスク。
Claims (1)
- 【請求項１】 ゲート電極と、このゲート電極を覆う
ゲート絶縁膜と、このゲート絶縁膜の上に前記ゲート電
極と対向させて形成されたｉ型半導体層と、このｉ型半
導体層の両側部の上にｎ型半導体層を介して形成された
ソース電極およびドレイン電極とからなる薄膜トランジ
スタにおいて、前記ｎ型半導体層を、前記ｉ型半導体層
の上にそのチャンネル領域も覆って形成し、このｎ型半
導体層の前記チャンネル領域に対応する部分を、その膜
厚全体にわたって陽極酸化した酸化絶縁層としたことを
特徴とする薄膜トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8899391A JPH04302438A (ja) | 1991-03-29 | 1991-03-29 | 薄膜トランジスタ |
| US07/856,509 US5352907A (en) | 1991-03-29 | 1992-03-24 | Thin-film transistor |
| EP92105373A EP0506117A3 (en) | 1991-03-29 | 1992-03-27 | Thin-film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8899391A JPH04302438A (ja) | 1991-03-29 | 1991-03-29 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302438A true JPH04302438A (ja) | 1992-10-26 |
Family
ID=13958338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8899391A Pending JPH04302438A (ja) | 1991-03-29 | 1991-03-29 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302438A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429456B1 (en) | 1997-04-23 | 2002-08-06 | Nec Corporation | Thin-film transistor elements and methods of making same |
| JP2010186861A (ja) * | 2009-02-12 | 2010-08-26 | Fujifilm Corp | 薄膜トランジスタ及びその製造方法 |
| JP2013128131A (ja) * | 2009-02-20 | 2013-06-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1991
- 1991-03-29 JP JP8899391A patent/JPH04302438A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429456B1 (en) | 1997-04-23 | 2002-08-06 | Nec Corporation | Thin-film transistor elements and methods of making same |
| US6566174B1 (en) | 1997-04-23 | 2003-05-20 | Nec Corporation | Thin-film transistor elements and methods of making same |
| JP2010186861A (ja) * | 2009-02-12 | 2010-08-26 | Fujifilm Corp | 薄膜トランジスタ及びその製造方法 |
| JP2013128131A (ja) * | 2009-02-20 | 2013-06-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US8987822B2 (en) | 2009-02-20 | 2015-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, method for manufacturing the same, and semiconductor device |
| US9209283B2 (en) | 2009-02-20 | 2015-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, method for manufacturing the same, and semiconductor device |
| US9443981B2 (en) | 2009-02-20 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, method for manufacturing the same, and semiconductor device |
| US9859306B2 (en) | 2009-02-20 | 2018-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, method for manufacturing the same, and semiconductor device |
| US10096623B2 (en) | 2009-02-20 | 2018-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, method for manufacturing the same, and semiconductor device |
| US10586811B2 (en) | 2009-02-20 | 2020-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, method for manufacturing the same, and semiconductor device |
| US11011549B2 (en) | 2009-02-20 | 2021-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, method for manufacturing the same, and semiconductor device |
| US11824062B2 (en) | 2009-02-20 | 2023-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, method for manufacturing the same, and semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5430320A (en) | Thin film transistor having a lightly doped drain and an offset structure for suppressing the leakage current | |
| KR19990023185A (ko) | 게이트 구조 및 그의 제조 방법, 박막 트랜지스터 구조 및 그의 제조 방법, 인버티드 트랜지스터 구조 | |
| KR0139573B1 (ko) | 이중 채널 박막트랜지스터 및 그 제조방법 | |
| JPH0669233A (ja) | 半導体装置の製造方法 | |
| JPH0475670B2 (ja) | ||
| JPH04302438A (ja) | 薄膜トランジスタ | |
| JPH05165059A (ja) | 薄膜トランジスタの製造方法 | |
| JPH03217059A (ja) | 薄膜トランジスタ | |
| US7135707B1 (en) | Semiconductor device having insulated gate electrode | |
| JPH02177563A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH07131023A (ja) | 液晶表示用ｔｆｔアレイ基板の製造方法 | |
| JPS60177676A (ja) | 薄膜トランジスタ素子およびその製造方法 | |
| JPH03185840A (ja) | 薄膜トランジスタ | |
| JP3175225B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2752983B2 (ja) | 液晶表示用薄膜トランジスタの製造方法 | |
| JP3114303B2 (ja) | 薄膜トランジスタパネル及びその製造方法 | |
| JP3168648B2 (ja) | 薄膜トランジスタパネルの製造方法 | |
| KR970006254B1 (ko) | 박막트랜지스터의 제조방법 | |
| JPS6184065A (ja) | 薄膜トランジスタの製造方法 | |
| JPS61176157A (ja) | ２重ゲ−ト型薄膜トランジスタとその製造方法 | |
| JPH05203990A (ja) | 薄膜トランジスタパネル | |
| JPH04302474A (ja) | 薄膜トランジスタ | |
| JPH06244417A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3104356B2 (ja) | 薄膜トランジスタパネルおよびその製造方法 | |
| JP2762383B2 (ja) | 薄膜トランジスタ |