KR19990023185A - 게이트 구조 및 그의 제조 방법, 박막 트랜지스터 구조 및 그의 제조 방법, 인버티드 트랜지스터 구조 - Google Patents
게이트 구조 및 그의 제조 방법, 박막 트랜지스터 구조 및 그의 제조 방법, 인버티드 트랜지스터 구조 Download PDFInfo
- Publication number
- KR19990023185A KR19990023185A KR1019980027434A KR19980027434A KR19990023185A KR 19990023185 A KR19990023185 A KR 19990023185A KR 1019980027434 A KR1019980027434 A KR 1019980027434A KR 19980027434 A KR19980027434 A KR 19980027434A KR 19990023185 A KR19990023185 A KR 19990023185A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- insulating substrate
- gate
- metal
- gate electrode
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 62
- 239000002184 metal Substances 0.000 claims abstract description 62
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 53
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims abstract description 29
- 230000008021 deposition Effects 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 41
- 239000010408 film Substances 0.000 claims description 38
- 238000000151 deposition Methods 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 29
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 2
- 238000005530 etching Methods 0.000 abstract description 7
- 150000002739 metals Chemical class 0.000 abstract description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 238000011109 contamination Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000002048 anodisation reaction Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- ZLMJMSJWJFRBEC-UHFFFAOYSA-N Potassium Chemical compound [K] ZLMJMSJWJFRBEC-UHFFFAOYSA-N 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001721 carbon Chemical class 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 239000011591 potassium Substances 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/914—Polysilicon containing oxygen, nitrogen, or carbon, e.g. sipos
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
게이트 유전체 층은 게이트 전극에 정렬되며 그 전극을 연속적으로 덮는 탄소 막을 포함한다. 탄소 유전체 막은 아주 다양한 게이트 금속에 증착되며, 게이트 금속을 에칭시키지 않는 에칭 공정에 의해서 쉽게 에칭된다. 바람직한 실시예에 있어서, 자기 정렬된 탄소 게이트 유전체는 플라즈마 증착 및 이에 후속하는 여분의 게이트 유전체 증착에 의해서 증착된다.
Description
본 발명은 반도체 트랜지스터 구조에 관한 것으로서, 특히 액정 디스플레이 제품에 사용하기에 적합한 박막 트랜지스터에 관한 것이다.
비정질의 실리콘(a-Si:H) 박막 트랜지스터(TFT)는 고성능 액정 디스플레이(LCD) 제품에 중요한 소자이다. 또한, TFT는 다른 이차원 이미저(imager), 센서 및 전자 장비에 적용될 수 있다. 그러므로, TFT 개발은 현재 및 미래의 전자 산업에 있어 기반 기술이다. 현재, a-Si:H TFT를 생산하는데 있어서의 심각한 문제는 전도 층들 간의 단락(short) 특히 도 1을 참조하여 후술하는 바와 같이 게이트 금속과 소스/드레인 금속 간의 단락으로 인해서 수율이 낮아지게 된다는 것이다. 각 층을 가능한 얇게 해야 한다는 요건 때문에, 금속 스텝(metal step) 상에서의 유전체 층 스텝 커버리지(step coverage)가 불량하면, 금속 층이 단절되거나 상부 금속과 하부 금속이 단락될 가능성이 있다. 그 결과, 제품은 사용될 수 없게 된다.
a-Si:H TFT의 일반적인 프로파일(profile)은 도 1에 도시된 바와 같은 인버티드 스태거(inverted stagger) 구조이다. 유리 또는 실리콘 웨이퍼로 된 기판(10) 위에는 금속 게이트(11)가 형성되며, 이 금속 게이트(11)는 얇은 게이트 유전체 층(12)으로 피복된다. 게이트 유전체 층(12) 위에는 활성(active) 비정질 실리콘 층(16)이 증착된다. 비정질 실리콘 층(16) 위에는 유전체 층(15)이 증착되고 패터닝되며, 이 구성 위에 소스 및 드레인 금속(13,14)이 증착되고 패터닝된다. 소스 및 드레인 금속의 증착 전에는 통상 얇은 n+ 층(도 1에는 도시하지 않음)이 증착된다. 이 예시된 TFT의 변형 예로서는, Applied Physics Letters(Vol. 67, No. 21, 1995년 11월)의 3174쪽 내지 3176쪽에 본 발명자가 “Single-gate multichannel amorphous silicon thin-film transistors”란 제목으로 게재한 논문에서 설명하고 있는 형태의 멀티채널(multichannel) TFT 및 Journal of the Electrochemical Society(Vol. 143, No. 8, 1996년 8월)의 2680쪽 내지 2682쪽에 본 발명자가“Horizontally Redundant, Split-Gate a-Si:H Thin Film transistors”란 제목으로 게재한 논문에서 설명하고 있는 형태의 분리-게이트 TFT가 있다. 이들 알려진 모든 TFT는 게이트와 소스 및/또는 드레인 영역 간에서 금속-금속 단락(metal-metal short)이 발생하기 쉬운데, 이것은 금속 라인(metal line)에 대한 게이트 유전체 스텝 커버리지가 불량하기 때문에 또는 게이트 라인의 하부 코너(bottom line)에 있는 게이트 유전체 막이 후속 공정 동안 에칭제(etchant)에 의해서 쉽게 영향을 받기 때문이다.
트랜지스터의 게이트와 소스/드레인 영역 간에서 금속-금속 단락이 발생되는 것과 관련된 문제점을 극복하기 위해 제안된 종래 해결책의 예로서는 게이트 금속 커버리지를 향상시키기 위해서 여분의(redundant) 게이트 유전체 층을 제공하는 것을 들 수 있다. 여분의 게이트 유전체 층을 제공함에 있어서는, 흔히 두 개의 다른 게이트 유전체 재료를 사용하여 제 1 증착 층 내에 어떤 핀홀 또는 약한 영역(pinholes or weak areas)이 복제 또는 전파될 가능성을 감소시킨다. 문헌에서 개시하고 있는 게이트 유전체 층들의 조합은 예를 들어 SiNX/SiO2, SiNX/Ta2O5및 SiNX/Al2O3이 있다. 각 예에 있어서, SiNX층은, 두 재료 간의 상태 경계 밀도(interface density of states)가 낮기 때문에, a-Si:H 층에 인접하게 증착하는 것이 바람직하다. SiO2를 사용하는 경우에는, 게이트 유전체를 기판 및 게이트 구조 상에 블랭킷(blanket) 증착해야만 하므로, 그 결과, 게이트 유전체가 게이트 금속에 대해 자기 정렬되지 않는다(is not self-aligned). LCD 응용에 있어서, TFT의 제조 전에 ITO를 증착하는 경우에는, SiO2층을 SiNX과 함께 에칭하여 접점 비아(contact vias)를 만들어야만 하므로 추가적인 처리 단계가 요구된다. SiO2사용시의 또다른 단점은 SiO2가 차후-증착되는 SiNX를 에칭하는데 필요한 불화수소산 용액(hydrofluoric acid solution)에 의해 에칭될 수 있다는 것이다. 따라서, 여분 층의 에칭이 우발적으로 발생되어 SiO2층이 단절되므로, 그 층이 방지할 것으로 생각했던 금속-금속 단락이 발생된다.
알려진 여분의 금속 산화물 게이트 유전체 재료인 Ta2O5및 Al2O3의 양자는 자기 정렬된 게이트 유전체가 게이트 금속에 바로 인접하게 제공되는 방식으로 증착된다. 또한, 이들 재료의 각각은 SiO2보다 불화수소산에 대해 더 큰 내식성(etch resistance)을 나타낸다. 그러나, 게이트 상에 자기 정렬 금속 산화 막을 성장시키기 위해서는 양극화 처리(anodization)가 필요한데, 이 양극화 처리를 수용액 중에서 수행하므로, 다공성(porous) 금속 산화 막 내에 포획(trap)될 수 있는 나트륨(sodium) 및 칼륨(potassium) 등과 같은 오염원이 상당히 많이 도입된다. 또한, 금속 산화물 층은 습식 또는 건식 공정으로 에칭하기가 어려운데, 금속 산화물 층의 에칭은 구동 집적 회로를 게이트 및 데이터 라인에 연결하기 위한 비아 영역에서 반드시 필요하다.
또한 주목해야 할 것은, Ta2O5는 게이트 금속이 탄탈(tantalum)을 포함할 것을 필요로 하는데, 이 탄탈은 높은 저항률을 갖기 때문에 대면적(large area) 응용에 있어 게이트 물질로서 사용하기에는 일반적으로 부적합한 것으로 생각된다는 것이다. 이와 유사하게, Al2O3은 게이트 금속이 알루미늄을 함유하는 것을 필요로 한다. 알루미늄 또는 알루미늄 합금 게이트가 바람직한 전기적 특성을 갖고 있기는 하나, 전술한 바와 같이 구멍이 존재하고 또한 오염되기 쉽다는 단점 때문에 바람직하지 않다.
본 발명의 목적은 오염 가능성이 최소화되며 비-다공성의(non-porous) 게이트 커버리지(gate coverage)를 제공하는 자기 정렬된(self-aligned) 유전체 층을 가진 박막 트랜지스터 구조를 제공하는데 있다.
본 발명의 다른 목적은 인접하는 재료들에 대한 충격을 최소화하면서 쉽게 증착 및 에칭될 수 있는 게이트 유전체를 제공하는데 있다.
도 1은 종래의 인버티드 트랜지스터 구조의 단면도,
도 2는 본 발명에 따른 비정질 실리콘 박막 트랜지스터의 단면도,
도 3a 내지 도 3f는 본 발명에 따라 비정질 실리콘 박막 트랜지스터를 제조하는 공정 단계들을 도시한 공정도.
도면의 주요 부분에 대한 부호의 설명
20, 30 : 기판 21, 31 : 게이트
22, 32 : 제 1 유전체 층 23, 33 : 제 2 유전체 층
24, 34 : 활성 층 25, 35 : SiNX층
26, 36 : n+ 실리콘 층 27, 37 : 상부 금속
이들 및 기타 다른 목적은 플라즈마 공정을 이용하여 증착한 탄소 막(carbon film)을 포함하는 자기 정렬된(self-aligned) 게이트 유전체를 포함하는 본 발명에 의해서 이루어진다. 이 탄소 막은, 바람직하게는, 아주 다양한 게이트 금속들에 자기 정렬되는 방식으로 고착되며, 또한 게이트 금속을 에칭시키지 않는 에칭 공정에 의해서 쉽게 에칭된다.
이제, 도면을 참조해서 본 발명을 상세히 설명하겠다.
본 발명의 구조는, 도 2에 도시된 바와 같이, 유리 기판(20) 상에 형성된 박막 트랜지스터를 포함한다. 박막 트랜지스터는 크롬, 몰리브덴, 알루미늄, 탄탈, 티타늄(chromium, molybdenum, tantalum, titanium) 등으로 구성된 금속 게이트(21) 및 그 위에 증착된 게이트 유전체를 포함한다. 게이트 유전체는 제 1 증착 탄소 유전체(first-deposited carbon dielectric) 층(22)과 그 다음의 제 2 유전체 층(23)을 포함한다. 탄소 유전체 층(22)은 순수한 탄소를 포함하는 것이 바람직하지만, 탄소와 소량의 다른 물질 예로서 Si와 O 및/또는 N을 포함할 수도 있다. 더욱이, 탄소 유전체 층(22)은 핀홀(pinhole)이 없으며(또는 핀홀의 수가 최소이며) 막의 에지(edge) 상에 (균열과 같은) 단절 영역이 없는 연속적인 막이 바람직하다. 또한, 탄소 유전체 층(22)은 (유리 또는 다른 유전체 표면 위가 아닌) 게이트 라인의 표면 위에서만 성장되도록 자기 정렬되는 것이 바람직하다.
이와는 달리, 탄소 유전체 층(22)을 금속 게이트(21)와 이것에 의해 덮여지지 않은 기판 부분에 증착할 수도 있는데, 이 경우에는, 탄소 유전체 층(22)이 금속 게이트(21)에 정렬되게 하는 패턴으로 그 탄소 유전체 층을 에칭할 수 있다.
제 2 유전체 층(23)은 SiNX(또는 SiO2)를 포함케 하고, 탄소 유전체 층(22)과 게이트 및 게이트 유전체 구조를 둘러싸는 기판의 노출면을 덮게 하는 것이 바람직하다.
SiNX층 위에는, 비정질 실리콘 또는 폴리실리콘(amorphous silicon or polysilicon)의 제 1 부합 활성 층(first conformal active layer)(24)과, 이 활성 층 상에 증착되고 게이트 영역 위에 잔류하도록 패터닝되는 SiNX또는 SiO2의 층(25)과, 이 SiNX층 및 비정질 실리콘의 노출 영역을 덮는 n+도핑된 실리콘의 부합 층(26)과, 이 n+도핑된 실리콘 층 위에 중첩하는 부합적으로 증착된 상부 금속(27)을 대표적으로 포함하는 a-Si:H TFT 구조의 나머지가 증착된다. n+도핑된 실리콘 층(26)과 상부 금속(27)은 SiNX층(25)의 표면까지 또한 (도시하지 않은 영역내의) SiNX층(23)까지 하향 에칭(etch down)되어, 개구의 양측(either side of the opening)에 소스 영역 및 드레인 영역이 형성되게 한다. 당업자라면 알 수 있듯이, 본 발명의 방법 및 구조는 수많은 트랜지스터 프로파일(profile)로 구현될 수 있다. 본 발명자는, 탄소함유(carbonaceous) 게이트 유전체의 사용이 3-층(tri-layer) TFT 뿐만 아니라 2-층(bi-layer) TFT 및 다른 인버티드(inverted) 트랜지스터 구조에도 마찬가지로 도입될 수 있으므로, 탄소함유 게이트 유전체의 사용이 3-층 TFT 구조에만 국한되는 것을 바라지 않는다.
도 3a 내지 3f는 본 발명의 3-층 TFT 구조를 제조하기 위한 본 발명의 공정 흐름을 도시한 것이다. 도 3a에 도시한 바와 같이, 유전체 기판(30)상에는 금속 게이트(31)가 형성된다. 이 금속 게이트의 금속은, 유리 기판 위에 블랭킷 층(blanket layer)으로 증착된 후에 에칭되어 게이트 구조를 형성하는, 예로서 1000Å의 몰리브덴(molybdenum)일 수도 있다.
다음, 게이트 구조 위에 자기 정렬된 순수한 탄소의 연속적인 층을 도 3b에 (32)로 도시한 바와 같이 증착한다. 탄소 층(32)은 플라즈마 증착법에 의해 게이트 금속 위에 증착된 연속적인 막인 것이 바람직하다. 특히, 플라즈마 반응기에는, 순수한 탄소가 금속 위에는 증착되게 하나 그 금속을 둘러싸는 노출된 유전체 기판 위에는 증착되지 않게 하는 조건 하에서, 탄소함유 유기 가스(carbonaceous organic gas)(예로서, CH4또는 C2H6)를 도입한다. 전력, 압력 및 온도 등의 변수에 관한 프로세스 윈도우(process window)는 상당히 광범위하다. 바람직한 플라즈마 증착 조건의 예로서, 100m Torr의 압력, 300W의 파워 및 250℃의 증착 온도에서 50sccm의 유속으로 CH4를 도입한다. 주목해야 할 것은, H2또는 He 등의 다른 가스를 플라즈마에 부가해서, 막 특성의 변경, 대면적 균일도(large-area uniformity)의 제어 및/또는 선택도의 향상을 꾀할 수 있는 점이다. 반응기는 13.5MHz RF 구동 전극 상에 기판이 적재되는 평행 판 반응기(parallel plate reactor)로 해도 좋다. 이 예의 조건하에서, 핀홀이 없는 탄소의 1000Å 층을 게이트 금속 위에 자기 정렬되는 방식으로 선택적으로 증착할 것이다. 플라즈마 탄소 증착을 진공 하에서 수행하면, 오염 가능성이 최소화된다. 증착 속도를 느리게 할 수 있기 때문에, 최종 막의 핀홀 밀도는 최소로 될 것이다.
상술한 것과는 달리, 탄소 유전체 층(22)을 금속 게이트(21) 및 이것에 덮여지지 않은 기판 부분 위에 증착시켜 형성할 수도 있는데, 이 경우에는, 탄소 유전체 층(22)이 금속 게이트(21)와 정렬되게 하는 패턴으로 그 탄소 유전체 층을 에칭할 수도 있다.
후속하는 에칭 단계들(도시 안함) 동안, 탄소 게이트 유전체와 그 하부 금속 간의 에칭 선택도는 높다. 적절한 공정 조건 하에서는 하부 금속에 상당한 영향을 미치지 않고 탄소를 에칭하게 될, O2를 함유하는 플라즈마로 탄소 막을 쉽게 에칭할 수 있다. 적절한 양의 불소 함유 가스 예로서 CF4또는 SF6을 사용하면, 탄소 에칭 속도는 빠르게 하고 게이트 금속 에칭 속도는 매우 느리게 할 수 있다.
탄소 게이트 유전체 증착에 후속하여, SiNX/a-Si:H/SiNX층(33, 34, 35)을 예를 들어 250℃의 PECVD 반응기에서 종래 기법에 따라 2000Å/500Å/2000Å의 대표적인 두께로 증착하여 도 3c에 도시한 구조를 제공한다. 다음, SiNX의 상부 층(35)을, 예를 들어 종래기술에서 언급한 유형의 백라이트 리소그라피(backlight lithography) 법을 이용하는 완충된 불화수소산 용액(buffered hydrofluoric acid solution)으로 에칭하여, 그 패터닝된 SiNX층을 형성할 수 있다. 다음, 도 3e에 도시한 바와 같이, n+실리콘 층(36)을 증착한 후 상부 금속(37)을 증착한다. 마지막으로, 도 3f에 도시한 바와 같이, 마스크를 통해 층(36 및 37)을 패터닝함으로써 소스 및 드레인 영역을 규정한다. LCD 용도의 TFT 어레이를 완성하기 위해서, 부가적인 층 및 패터닝 단계(도시되지 않음) 예로서 ITO 픽셀(pixel) 형성 및 접점 비아(contact via) 패턴 에칭을 종래 기법에 따라 행할 것이다.
본 발명을 몇 개의 특정 실시예를 참조하여 설명하였으나, 당업자라면 알 수 있듯이, 특허청구범위에서 개시한 본 발명의 사상과 범주를 벗어나지 않는 범위 내에서 각종 변형이 가능할 수 있다.
본 발명에 의하면, 오염 가능성이 최소화되며 비-다공성의 게이트 커버리지를 제공하는 자기 정렬된 유전체 층을 가진 박막 트랜지스터 구조가 제공되며 인접하는 재료들에 대한 충격을 최소화하면서도 쉽게 증착 및 에칭될 수 있는 게이트 유전체가 제공된다.
Claims (24)
- 절연 기판 상에 형성된 반도체 트랜지스터의 게이트 구조에 있어서,상기 절연 기판 표면의 제 1 부분 상에 형성된 게이트 전극 ― 상기 절연 기판 표면의 나머지 부분은 노출됨 ― 와,상기 게이트 전극 상에 배치된 연속적인 탄소 막(continuous carbon film)을 포함하는 게이트 구조.
- 제 1 항에 있어서,상기 게이트 구조는 자기 정렬된(self-aligned) 상기 연속적인 탄소 막 및 상기 절연 기판 표면의 노출된 부분에 배치된 여분의(redundant) 게이트 유전체를 더 포함하는 게이트 구조.
- 박막 트랜지스터 구조에 있어서,① 절연 기판,② 상기 절연 기판 표면의 제 1 부분 상에 형성된 게이트 전극 ― 상기 절연 기판 표면의 나머지 부분은 노출됨 ―,③ 상기 게이트 전극 상에 배치된 연속적인 탄소 막,④ 상기 연속적인 탄소 막과 상기 절연 기판 표면의 노출된 부분 상에 부합적으로(conformally) 증착된 제 1 절연 막,⑤ 상기 제 1 절연 막 상에 증착된 반도체 층,⑥ 상기 반도체 층 상에 증착되어 소스 및 드레인 전극을 형성하되, 상기 소스와 드레인 전극 간의 패턴 개구(pattern opening) 내에 상기 반도체 층의 노출 영역이 위치되게 하는, 패터닝된 금속 층을 포함하는 박막 트랜지스터 구조.
- 제 3 항에 있어서,상기 반도체 층은 비정질 실리콘(amorphous silicon)을 포함하는 박막 트랜지스터 구조.
- 제 3 항에 있어서,상기 반도체 층은 폴리실리콘(polysilicon)을 포함하는 박막 트랜지스터 구조.
- 제 3 항에 있어서,상기 제 1 절연 막은 SiNX를 포함하는 박막 트랜지스터 구조.
- 제 3 항에 있어서,상기 패터닝된 금속 층은 n+ 도핑된 실리콘의 제 1 층과 이 제 1 n+ 층 상에 중첩하는 제 2 금속 층을 포함하는 박막 트랜지스터 구조.
- 인버티드(inverted) 트랜지스터에 있어서,① 절연 기판,② 상기 절연 기판 표면의 제 1 부분 상에 형성된 게이트 전극 ― 상기 절연 기판 표면의 나머지 부분은 노출됨 ―,③ 상기 게이트 전극 상에 배치된 연속적인 탄소 막,④ 상기 연속적인 탄소 막과 상기 절연 기판 표면의 노출된 부분 상에 부합적으로 증착된 제 1 절연 막,⑤ 상기 제 1 절연 막 상에 증착된 반도체 층,⑥ 상기 게이트 전극 위의 영역 내에 있는 상기 반도체 상에 증착된 제 2 절연 막,⑦ 상기 반도체 층 및 상기 제 2 절연 막 상에 증착되어 소스 및 드레인 전극을 형성하되, 상기 소스와 드레인 전극 간의 패턴 개구 내에 상기 반도체 층의 노출 영역이 위치되게 하는, 패터닝된 금속 층을 포함하는 인버티드 트랜지스터.
- 제 8 항에 있어서,상기 패터닝된 금속 층은 n+ 도핑된 실리콘의 제 1 층과 이 제 1 n+ 층 상에 중첩하는 제 2 금속 층을 포함하는 인버티드 트랜지스터.
- 반도체 트랜지스터 용의 절연 기판 상에 게이트 구조를 제조하는 방법에 있어서,상기 절연 기판 표면의 제 1 부분 상에 게이트 전극을 제공하는 단계 ― 상기 절연 기판 표면의 나머지 부분은 노출됨 ― 및상기 게이트 전극 상에 연속적인 탄소 막을 선택적으로 증착하는 단계를 포함하는 게이트 구조 제조 방법.
- 제 10 항에 있어서,상기 연속적인 탄소 막과 상기 절연 기판 표면의 노출된 부분 상에 제 1 절연 막을 부합적으로 증착함으로써 여분의 게이트 유전체를 형성하는 단계를 더 포함하는 게이트 구조 제조 방법.
- 제 10 항에 있어서,상기 절연 기판 표면의 제 1 부분 상에 게이트 전극을 제공하는 단계,상기 절연 기판 표면 상에 게이트 금속의 블랭킷 층(blanket layer)을 증착하는 단계와,상기 게이트 금속의 블랭킷 층을 패터닝하여 상기 전극을 형성하기 위한 단계를 포함하는 게이트 구조 제조 방법.
- 제 10 항에 있어서,상기 게이트 전극 상에 연속적인 탄소 막을 선택적으로 증착하는 단계는 탄소함유 가스(carbonaceous gas)로부터 자기 정렬된 탄소의 플라즈마 증착에 의해 수행되는 게이트 구조 제조 방법.
- 제 10 항에 있어서,상기 게이트 전극 상에 연속적인 탄소 막을 선택적으로 증착하는 단계는,상기 게이트 전극과 상기 기판의 노출된 표면 상에 탄소의 블랭킷 층을 증착하는 단계 및상기 게이트 전극에 정렬된 마스크를 이용하여 상기 증착된 탄소를 상기 기판의 표면이 재노출되게 패터닝하는 단계를 포함하는 게이트 구조 제조 방법.
- 절연 기판 상에 박막 트랜지스터를 제조하는 방법에 있어서,① 상기 절연 기판 표면의 제 1 부분 상에 게이트 전극을 제공하는 단계 ― 상기 절연 기판 표면의 나머지 부분은 노출됨 ― ,② 상기 게이트 전극 상에 연속적인 탄소 막을 선택적으로 증착하는 단계,③ 상기 연속적인 탄소 막과 상기 절연 기판 표면의 노출된 부분 상에 제 1 절연 막을 부합적으로 증착하는 단계,④ 상기 제 1 절연 막 상에 반도체 층을 증착하는 단계,⑤ 상기 반도체 층 상에 소스 및 드레인 전극을 형성하되, 상기 소스와 드레인 전극 간에 상기 반도체 층의 노출 영역이 위치되게 하는 단계를 포함하는 박막 트랜지스터 제조 방법.
- 제 15 항에 있어서,상기 절연 기판 표면의 제 1 부분에 게이트 전극을 제공하는 단계는,상기 절연 기판 표면 상에 게이트 금속의 블랭킷 층을 증착하는 단계,상기 게이트 금속의 블랭킷 층을 패터닝하여 상기 전극을 형성하기 위한 단계를 포함하는 박막 트랜지스터 제조 방법.
- 제 15 항에 있어서,상기 반도체 층 상에 상기 소스 및 드레인 전극을 형성하는 단계는,상기 반도체 층 상에 금속 블랭킷 층을 증착하는 단계,상기 금속 블랭킷 층을 패터닝하여 상기 금속 층 내의 상기 반도체 층의 영역을 노출시켜 상기 소스 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법.
- 제 15 항에 있어서,상기 반도체 층 상에 상기 소스 및 드레인 전극을 형성하는 단계는,상기 반도체 층 상에 n+ 도핑된 실리콘의 블랭킷 층을 증착하는 단계,상기 n+ 도핑된 실리콘 상에 금속 블랭킷 층을 증착하는 단계,상기 금속 블랭킷 층과 n+ 도핑된 실리콘의 블랭킷 층을 패터닝하여 상기 반도체 층의 영역을 노출시켜 상기 소스 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법.
- 절연 기판 상에 박막 트랜지스터를 제조하는 방법에 있어서,① 상기 절연 기판 표면의 제 1 부분 상에 게이트 전극을 제공하는 단계 ― 상기 절연 기판 표면의 나머지 부분은 노출됨 ―,② 상기 게이트 전극 상에 연속적인 탄소 막을 선택적으로 증착하는 단계,③ 상기 연속적인 탄소 막과 상기 절연 기판 표면의 노출된 부분 상에 제 1 절연 막을 부합적으로 증착하는 단계,④ 상기 제 1 절연 막 상에 반도체 층을 증착하는 단계,⑤ 상기 게이트 전극에 의해 규정되는 영역내의 상기 반도체 층 위에 제 2 절연 층을 증착하는 단계,⑥ 상기 반도체 층 상에 소스 및 드레인 전극을 형성하되, 상기 소스와 드레인 전극 간에 상기 반도체 층의 노출 영역이 위치되게 하는 단계를 포함하는 박막 트랜지스터 제조 방법.
- 제 19 항에 있어서,상기 절연 기판 표면의 제 1 부분 상에 게이트 전극을 제공하는 단계는,상기 절연 기판 표면 상에 게이트 금속의 블랭킷 층을 증착하는 단계,상기 게이트 금속의 블랭킷 층을 패터닝하여 상기 전극을 형성하기 위한 단계를 포함하는 박막 트랜지스터 제조 방법.
- 제 19 항에 있어서,상기 반도체 층 상에 상기 소스 및 드레인 전극을 형성하는 단계는,상기 반도체 층과 상기 제 2 절연 층 상에 금속 블랭킷 층을 증착하는 단계,상기 금속 블랭킷 층을 패터닝하여 상기 금속 층 내의 상기 제 2 절연 층의 영역을 노출시켜 상기 소스 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법.
- 제 19 항에 있어서,상기 반도체 층 상에 상기 소스 및 드레인 전극을 형성하는 단계는,상기 반도체 층과 상기 제 2 절연 층 상에 n+ 도핑된 실리콘의 블랭킷 층을 증착하는 단계,상기 n+ 도핑된 실리콘 상에 금속 블랭킷 층을 증착하는 단계,상기 금속 블랭킷 층과 n+ 도핑된 실리콘의 블랭킷 층을 패터닝하여 상기 제 2 절연 층의 영역을 노출시켜 상기 소스 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법.
- 제 19 항에 있어서,상기 게이트 전극 상에 연속적인 탄소 막을 선택적으로 증착하는 단계는 탄소 함유 가스로부터 자기 정렬된 탄소의 플라즈마 증착에 의해 수행되는 박막 트랜지스터 제조 방법.
- 제 19 항에 있어서,상기 선택적으로 증착하는 단계는,탄소의 블랭킷 층을 플라즈마 증착하는 단계,상기 증착된 탄소를 게이트 전극에 정렬된 마스크를 통해 패터닝하는 단계를 포함하는 박막 트랜지스터 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/906,492 US5874745A (en) | 1997-08-05 | 1997-08-05 | Thin film transistor with carbonaceous gate dielectric |
| US8/906,492 | 1997-08-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990023185A true KR19990023185A (ko) | 1999-03-25 |
Family
ID=25422533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980027434A KR19990023185A (ko) | 1997-08-05 | 1998-07-08 | 게이트 구조 및 그의 제조 방법, 박막 트랜지스터 구조 및 그의 제조 방법, 인버티드 트랜지스터 구조 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5874745A (ko) |
| KR (1) | KR19990023185A (ko) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100225098B1 (ko) * | 1996-07-02 | 1999-10-15 | 구자홍 | 박막트랜지스터의 제조방법 |
| US7067442B1 (en) * | 1995-12-26 | 2006-06-27 | Micron Technology, Inc. | Method to avoid threshold voltage shift in thicker dielectric films |
| US6462394B1 (en) * | 1995-12-26 | 2002-10-08 | Micron Technology, Inc. | Device configured to avoid threshold voltage shift in a dielectric film |
| US6207995B1 (en) * | 1999-02-23 | 2001-03-27 | Advanced Micro Devices, Inc. | High K integration of gate dielectric with integrated spacer formation for high speed CMOS |
| US6303047B1 (en) * | 1999-03-22 | 2001-10-16 | Lsi Logic Corporation | Low dielectric constant multiple carbon-containing silicon oxide dielectric material for use in integrated circuit structures, and method of making same |
| US6524974B1 (en) | 1999-03-22 | 2003-02-25 | Lsi Logic Corporation | Formation of improved low dielectric constant carbon-containing silicon oxide dielectric material by reaction of carbon-containing silane with oxidizing agent in the presence of one or more reaction retardants |
| JP2000275663A (ja) * | 1999-03-26 | 2000-10-06 | Hitachi Ltd | 液晶表示装置とその製造方法 |
| US6204192B1 (en) | 1999-03-29 | 2001-03-20 | Lsi Logic Corporation | Plasma cleaning process for openings formed in at least one low dielectric constant insulation layer over copper metallization in integrated circuit structures |
| US6232658B1 (en) | 1999-06-30 | 2001-05-15 | Lsi Logic Corporation | Process to prevent stress cracking of dielectric films on semiconductor wafers |
| US6114259A (en) * | 1999-07-27 | 2000-09-05 | Lsi Logic Corporation | Process for treating exposed surfaces of a low dielectric constant carbon doped silicon oxide dielectric material to protect the material from damage |
| JP4038309B2 (ja) * | 1999-09-10 | 2008-01-23 | セイコーエプソン株式会社 | 半導体装置の製造方法、アクティブマトリクス基板の製造方法 |
| US6423628B1 (en) | 1999-10-22 | 2002-07-23 | Lsi Logic Corporation | Method of forming integrated circuit structure having low dielectric constant material and having silicon oxynitride caps over closely spaced apart metal lines |
| US6756674B1 (en) | 1999-10-22 | 2004-06-29 | Lsi Logic Corporation | Low dielectric constant silicon oxide-based dielectric layer for integrated circuit structures having improved compatibility with via filler materials, and method of making same |
| US6391795B1 (en) * | 1999-10-22 | 2002-05-21 | Lsi Logic Corporation | Low k dielectric composite layer for intergrated circuit structure which provides void-free low k dielectric material between metal lines while mitigating via poisoning |
| US6316354B1 (en) | 1999-10-26 | 2001-11-13 | Lsi Logic Corporation | Process for removing resist mask of integrated circuit structure which mitigates damage to underlying low dielectric constant silicon oxide dielectric layer |
| US6147012A (en) * | 1999-11-12 | 2000-11-14 | Lsi Logic Corporation | Process for forming low k silicon oxide dielectric material while suppressing pressure spiking and inhibiting increase in dielectric constant |
| GB2358082B (en) * | 2000-01-07 | 2003-11-12 | Seiko Epson Corp | Semiconductor transistor |
| US6346490B1 (en) | 2000-04-05 | 2002-02-12 | Lsi Logic Corporation | Process for treating damaged surfaces of low k carbon doped silicon oxide dielectric material after plasma etching and plasma cleaning steps |
| US6426286B1 (en) | 2000-05-19 | 2002-07-30 | Lsi Logic Corporation | Interconnection system with lateral barrier layer |
| US6506678B1 (en) | 2000-05-19 | 2003-01-14 | Lsi Logic Corporation | Integrated circuit structures having low k porous aluminum oxide dielectric material separating aluminum lines, and method of making same |
| US6346488B1 (en) | 2000-06-27 | 2002-02-12 | Lsi Logic Corporation | Process to provide enhanced resistance to cracking and to further reduce the dielectric constant of a low dielectric constant dielectric film of an integrated circuit structure by implantation with hydrogen ions |
| US6492731B1 (en) | 2000-06-27 | 2002-12-10 | Lsi Logic Corporation | Composite low dielectric constant film for integrated circuit structure |
| US6350700B1 (en) | 2000-06-28 | 2002-02-26 | Lsi Logic Corporation | Process for forming trenches and vias in layers of low dielectric constant carbon-doped silicon oxide dielectric material of an integrated circuit structure |
| US6368979B1 (en) | 2000-06-28 | 2002-04-09 | Lsi Logic Corporation | Process for forming trenches and vias in layers of low dielectric constant carbon-doped silicon oxide dielectric material of an integrated circuit structure |
| US6489242B1 (en) | 2000-09-13 | 2002-12-03 | Lsi Logic Corporation | Process for planarization of integrated circuit structure which inhibits cracking of low dielectric constant dielectric material adjacent underlying raised structures |
| US6391768B1 (en) | 2000-10-30 | 2002-05-21 | Lsi Logic Corporation | Process for CMP removal of excess trench or via filler metal which inhibits formation of concave regions on oxide surface of integrated circuit structure |
| US6423630B1 (en) | 2000-10-31 | 2002-07-23 | Lsi Logic Corporation | Process for forming low K dielectric material between metal lines |
| US6537923B1 (en) | 2000-10-31 | 2003-03-25 | Lsi Logic Corporation | Process for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines |
| US6420277B1 (en) | 2000-11-01 | 2002-07-16 | Lsi Logic Corporation | Process for inhibiting crack formation in low dielectric constant dielectric films of integrated circuit structure |
| US6858195B2 (en) | 2001-02-23 | 2005-02-22 | Lsi Logic Corporation | Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material |
| US6572925B2 (en) | 2001-02-23 | 2003-06-03 | Lsi Logic Corporation | Process for forming a low dielectric constant fluorine and carbon containing silicon oxide dielectric material |
| US6649219B2 (en) | 2001-02-23 | 2003-11-18 | Lsi Logic Corporation | Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material characterized by improved resistance to oxidation |
| JP2002280354A (ja) * | 2001-03-19 | 2002-09-27 | Osaka Prefecture | 炭素薄膜のエッチング方法及びエッチング装置 |
| US6503840B2 (en) | 2001-05-02 | 2003-01-07 | Lsi Logic Corporation | Process for forming metal-filled openings in low dielectric constant dielectric material while inhibiting via poisoning |
| US6559048B1 (en) | 2001-05-30 | 2003-05-06 | Lsi Logic Corporation | Method of making a sloped sidewall via for integrated circuit structure to suppress via poisoning |
| US6583026B1 (en) | 2001-05-31 | 2003-06-24 | Lsi Logic Corporation | Process for forming a low k carbon-doped silicon oxide dielectric material on an integrated circuit structure |
| US6562700B1 (en) | 2001-05-31 | 2003-05-13 | Lsi Logic Corporation | Process for removal of resist mask over low k carbon-doped silicon oxide dielectric material of an integrated circuit structure, and removal of residues from via etch and resist mask removal |
| US6566171B1 (en) | 2001-06-12 | 2003-05-20 | Lsi Logic Corporation | Fuse construction for integrated circuit structure having low dielectric constant dielectric material |
| US6930056B1 (en) * | 2001-06-19 | 2005-08-16 | Lsi Logic Corporation | Plasma treatment of low dielectric constant dielectric material to form structures useful in formation of metal interconnects and/or filled vias for integrated circuit structure |
| US6559033B1 (en) | 2001-06-27 | 2003-05-06 | Lsi Logic Corporation | Processing for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines |
| US6673721B1 (en) | 2001-07-02 | 2004-01-06 | Lsi Logic Corporation | Process for removal of photoresist mask used for making vias in low k carbon-doped silicon oxide dielectric material, and for removal of etch residues from formation of vias and removal of photoresist mask |
| US6723653B1 (en) | 2001-08-17 | 2004-04-20 | Lsi Logic Corporation | Process for reducing defects in copper-filled vias and/or trenches formed in porous low-k dielectric material |
| US6881664B2 (en) * | 2001-08-28 | 2005-04-19 | Lsi Logic Corporation | Process for planarizing upper surface of damascene wiring structure for integrated circuit structures |
| US6528423B1 (en) | 2001-10-26 | 2003-03-04 | Lsi Logic Corporation | Process for forming composite of barrier layers of dielectric material to inhibit migration of copper from copper metal interconnect of integrated circuit structure into adjacent layer of low k dielectric material |
| US6613665B1 (en) | 2001-10-26 | 2003-09-02 | Lsi Logic Corporation | Process for forming integrated circuit structure comprising layer of low k dielectric material having antireflective properties in an upper surface |
| US7297621B2 (en) * | 2003-04-15 | 2007-11-20 | California Institute Of Technology | Flexible carbon-based ohmic contacts for organic transistors |
| DE10359889A1 (de) * | 2003-12-19 | 2005-07-14 | Infineon Technologies Ag | Steg-Feldeffekttransistor-Speicherzelle, Steg-Feldeffekttransistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Steg-Feldeffekttransistor-Speicherzelle |
| US7713854B2 (en) * | 2006-10-20 | 2010-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate dielectric layers and methods of fabricating gate dielectric layers |
| US9468750B2 (en) * | 2006-11-09 | 2016-10-18 | Greatbatch Ltd. | Multilayer planar spiral inductor filter for medical therapeutic or diagnostic applications |
| JP2009130209A (ja) * | 2007-11-26 | 2009-06-11 | Fujifilm Corp | 放射線撮像素子 |
| CN101710586B (zh) * | 2009-01-09 | 2011-12-28 | 深超光电（深圳）有限公司 | 提高开口率的储存电容及其制作方法 |
| US8969154B2 (en) * | 2011-08-23 | 2015-03-03 | Micron Technology, Inc. | Methods for fabricating semiconductor device structures and arrays of vertical transistor devices |
| US10134878B2 (en) * | 2016-01-14 | 2018-11-20 | Applied Materials, Inc. | Oxygen vacancy of IGZO passivation by fluorine treatment |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU411037A1 (ru) * | 1971-10-28 | 1974-08-05 | В. М. Гол ЯНОВ , А. П. Демидов | Способ получения искусственных алмазов |
| JPS63157476A (ja) * | 1986-12-22 | 1988-06-30 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| US4994401A (en) * | 1987-01-16 | 1991-02-19 | Hosiden Electronics Co., Ltd. | Method of making a thin film transistor |
| US4849797A (en) * | 1987-01-23 | 1989-07-18 | Hosiden Electronics Co., Ltd. | Thin film transistor |
| US4972250A (en) * | 1987-03-02 | 1990-11-20 | Microwave Technology, Inc. | Protective coating useful as passivation layer for semiconductor devices |
| US5210045A (en) * | 1987-10-06 | 1993-05-11 | General Electric Company | Dual dielectric field effect transistors for protected gate structures for improved yield and performance in thin film transistor matrix addressed liquid crystal displays |
| US5101288A (en) * | 1989-04-06 | 1992-03-31 | Ricoh Company, Ltd. | LCD having obliquely split or interdigitated pixels connected to MIM elements having a diamond-like insulator |
| JPH03185841A (ja) * | 1989-12-15 | 1991-08-13 | Nippon Mining Co Ltd | 半導体装置の製造方法 |
| JPH04204717A (ja) * | 1990-11-30 | 1992-07-27 | Ricoh Co Ltd | アクティブマトリックス用基板 |
| JPH05304320A (ja) * | 1991-03-27 | 1993-11-16 | Semiconductor Energy Lab Co Ltd | 超伝導薄膜トランジスタ及びその作製方法 |
| FR2675947A1 (fr) * | 1991-04-23 | 1992-10-30 | France Telecom | Procede de passivation locale d'un substrat par une couche de carbone amorphe hydrogene et procede de fabrication de transistors en couches minces sur ce substrat passive. |
| US5391510A (en) * | 1992-02-28 | 1995-02-21 | International Business Machines Corporation | Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps |
| US5614731A (en) * | 1993-03-15 | 1997-03-25 | Kabushiki Kaisha Toshiba | Thin-film transistor element having a structure promoting reduction of light-induced leakage current |
| US5622880A (en) * | 1994-08-18 | 1997-04-22 | Sun Microsystems, Inc. | Method of making a low power, high performance junction transistor |
| JPH0864824A (ja) * | 1994-08-24 | 1996-03-08 | Toshiba Corp | 薄膜トランジスタおよびその製造方法 |
| JPH0895505A (ja) * | 1994-09-22 | 1996-04-12 | Ricoh Co Ltd | 硬質炭素膜、薄膜二端子素子及びこれを用いた液晶表示装置 |
| US5532512A (en) * | 1994-10-03 | 1996-07-02 | General Electric Company | Direct stacked and flip chip power semiconductor device structures |
-
1997
- 1997-08-05 US US08/906,492 patent/US5874745A/en not_active Expired - Fee Related
-
1998
- 1998-07-08 KR KR1019980027434A patent/KR19990023185A/ko not_active Application Discontinuation
-
1999
- 1999-02-03 US US09/243,828 patent/US6235559B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5874745A (en) | 1999-02-23 |
| US6235559B1 (en) | 2001-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR19990023185A (ko) | 게이트 구조 및 그의 제조 방법, 박막 트랜지스터 구조 및 그의 제조 방법, 인버티드 트랜지스터 구조 | |
| EP0419160B1 (en) | Amorphous silicon semiconductor devices | |
| US7687809B2 (en) | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor | |
| US6081308A (en) | Method for manufacturing liquid crystal display | |
| US6329672B1 (en) | Thin film transistor having a second gate metal layer preventing formation of hillocks | |
| US6395586B1 (en) | Method for fabricating high aperture ratio TFT's and devices formed | |
| US5895937A (en) | Tapered dielectric etch in semiconductor devices | |
| JPH0887033A (ja) | アクティブマトリクス表示装置の製造方法 | |
| US10361261B2 (en) | Manufacturing method of TFT substrate, TFT substrate, and OLED display panel | |
| KR0154817B1 (ko) | 액정 표시 장치용 박막 트랜지스터 및 그 제조 방법 | |
| JP3270674B2 (ja) | 半導体集積回路の作製方法 | |
| JPS6086863A (ja) | 絶縁ゲ−ト型薄膜トランジスタ | |
| US5623161A (en) | Electronic element and method of producing same | |
| JPH0774360A (ja) | 垂直形薄膜トランジスターの製造方法 | |
| EP0329274A1 (en) | A method of forming anodised regions on an anodisable metal layer | |
| EP0334052B1 (en) | Thin film transistor | |
| US5523187A (en) | Method for the fabrication of liquid crystal display device | |
| US8647980B2 (en) | Method of forming wiring and method of manufacturing semiconductor substrates | |
| JPH09232585A (ja) | 陽極酸化膜を有する電子デバイス、および陽極酸化膜のエッ チング方法 | |
| KR20020076934A (ko) | 박막트랜지스터 액정표시장치 및 그 제조방법 | |
| KR950006491B1 (ko) | 수직형 박막트랜지스터의 제조방법 | |
| KR100272579B1 (ko) | 박막트랜지스터 제조방법 | |
| JP2594114B2 (ja) | 液晶表示パネル用電極基板の製造方法 | |
| JPH05315329A (ja) | アルミニウム配線または電極の形成方法および薄膜トランジスタマトリックスの製造方法 | |
| CN114678427A (zh) | 金属氧化物薄膜晶体管及其制作方法、阵列基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |