JPH06224432A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH06224432A
JPH06224432A JP50A JP2974493A JPH06224432A JP H06224432 A JPH06224432 A JP H06224432A JP 50 A JP50 A JP 50A JP 2974493 A JP2974493 A JP 2974493A JP H06224432 A JPH06224432 A JP H06224432A
Authority
JP
Japan
Prior art keywords
wiring
oxide
substrate
film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP50A
Other languages
English (en)
Inventor
Shunpei Yamazaki
舜平 山崎
Kouyuu Chiyou
宏勇 張
Hideki Uoji
秀貴 魚地
Yasuhiko Takemura
保彦 竹村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP50A priority Critical patent/JPH06224432A/ja
Priority to US08/014,455 priority patent/US5485019A/en
Priority to KR1019930001669A priority patent/KR960008133B1/ko
Publication of JPH06224432A publication Critical patent/JPH06224432A/ja
Priority to US08/455,156 priority patent/US5849611A/en
Priority to US09/151,269 priority patent/US6147375A/en
Priority to US09/660,385 priority patent/US6476447B1/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/13624Active matrix addressed cells having more than one switching element per pixel
    • G02F1/136245Active matrix addressed cells having more than one switching element per pixel having complementary transistors
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00Aspects of the constitution of display devices
    • G09G2300/08Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809Several active elements per pixel in active matrix panels
    • G09G2300/0823Several active elements per pixel in active matrix panels used to establish symmetry in driving, e.g. with polarity inversion
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/161Tapered edges
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/163Thick-thin oxides

Abstract

(57)【要約】 【目的】 MIS型トランジスタやキャパシタ等を有
し、特性の良好な半導体集積回路およびその製造におい
て最適な方法を提供する。 【構成】 配線の全てもしくは一部の表面を酸化するこ
とによって、この酸化物をMIS型トランジスタのソー
ス、ドレインの不純物領域の形成の際のマスクとして用
いたり、配線間の絶縁材料として用いたり、あるいはキ
ャパシタの誘電体として用いたりするとともに、酸化物
をそれらの目的に適合するような厚さに選択的に形成す
ることによって、半導体集積回路を形成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、絶縁ゲイト型電界効果
トランジスタ等の半導体装置、半導体集積回路およびそ
の製造方法に関するものである。
【0002】
【従来の技術】従来、絶縁ゲイト型電界効果トランジス
タ等の半導体装置(半導体素子)やそれを多数用いた半
導体集積回路は、その配線材料もしくは電極材料とし
て、単層もしくは多層の導体材料を用いていた。そし
て、そのような配線を絶縁被膜をはさんで重ねることに
よって、比較的自由に配線を形成することが出来た。
【0003】従来の方法では配線間の絶縁は、厚させい
ぜい1μmの絶縁被膜(多くの場合は単層)によって担
われてきただけなので、上下配線間のショート(短絡)
が多発することが問題であった。これは絶縁膜に生じる
気泡、穴(ピンホール)、ほこり等によるものが主であ
った。従来は、特にシリコン単結晶基板上に形成される
半導体集積回路では、絶縁膜をリンガラス等の材料によ
って形成し、これを1000℃程度の高温で半溶融状態
として、これらの気泡、ピンホールをなくし、よって配
線間の絶縁性を向上させた。また、この工程によって、
各薄膜プロセス(成膜、エッチング等)によって基板上
に生じていた急峻な段差がなだらかなものとなり、特に
その絶縁膜の上に形成される金属配線の断線を防止する
上で効果が顕著であった。
【0004】
【発明が解決しようする課題】しかしながら、この方法
はいかなる半導体装置、集積回路にも適用できるもので
はない。当然のことではあるが、このような高温に耐え
られない材料を使用する半導体装置、集積回路において
は上記の方法を採用することができない。例えば、石英
やシリコンウェファーのような高価な基板の代わりに用
いられる安価なガラス基板は一般に歪み点が750℃以
下であり、上記手法は用いることが出来ない。また、配
線材料として抵抗を減じるためにアルミニウムのごとき
材料を用いる場合も同様であった。
【0005】また、一般にプロセス温度を高めること
は、工程における装置に耐熱性を求めることであるの
で、そのために設備投資が巨大なものとなり、特に、こ
れは基板等の被処理物体が大きくなればなるほど指数関
数的に増大した。例えば、大型の液晶ディスプレーに用
いるために薄膜トランジスタ(TFT)を製造する場合
には、基板の大きさは300mm角以上であり、実際に
1000℃もの高温プロセスを採用することは不可能で
あった。本発明は、上記の問題点に鑑みてなされたもの
であり、さらに、従来には考えられていなかった全く独
創的な方法によって、より大きな効果を得ることを課題
とする。
【0006】
【課題を解決するための手段】本発明は少なくとも1つ
の配線の周囲にその配線の材料によって形成された絶縁
性の被膜を設けることを特徴とする。このような絶縁性
の被膜は、気泡やピンホールを生じさせないように、該
配線材料を酸化せしめて形成することが望ましい。酸化
の手法としては陽極酸化法、プラズマ酸化法、熱酸化法
等が好ましい。また、このような構成を得る上で望まし
い配線の材料としては、シリコン、アルミニウム、タン
タル、チタン、タングステン、モリブテン等の単体の金
属や半導体、もしくはこれらの合金、さらに、窒化タン
タル、窒化チタン、珪化タングステン、珪化モリブテン
等の非酸化状態の金属化合物が挙げられる。例えば、窒
化タンタル等の窒化物は陽極酸化によって、酸化タンタ
ルに変化する。
【0007】このような酸化物は絶縁性に優れているた
めに、これに化学的気相成長(CVD)法等の手段によ
って、さらに絶縁被膜を形成すれば、より一層絶縁性が
向上することは当然である。しかし、本発明の特徴は、
このような配線材料の周囲に形成される酸化物絶縁膜の
厚さを基板全面にわたって一様とするのではなく、場所
によって変化させ、目的に適するようにすることであ
る。
【0008】本発明の第1は、このような配線酸化物を
マスクとしてMIS(金属−絶縁体−半導体構造)型ト
ランジスタ、およびそれを作製する技術に関するもので
ある。公知のセルフアライン(自己整合)法によって、
MIS型トランジスタの不純物領域(ソース、ドレイ
ン)を作製する場合には、ゲイト電極をマスクとして不
純物を導入したために、ゲイト電極とソース領域、ドレ
イン領域の間にわずかの重なりが生じることがあった。
このような場合には、電界がドレインとゲイト電極の接
近している部分に集中して、結果として、その近辺のゲ
イト絶縁膜を破壊してしまうことがあった。
【0009】本発明人は、このときにドレイン領域とゲ
イト電極を500〜5000Å程度離してオフセット状
態とすると、このような電界集中を緩和せしめることが
でき、よって、ゲイト絶縁膜の破壊を防止することがで
きることを発見した。もっとも、このような微小なオフ
セット状態を再現性良く得ることは通常の方法では困難
であった。そこで、本発明人は不純物導入の際のマスク
として、ゲイト電極以外に、その周囲の酸化物も用いる
こととし、さらにこの酸化物の厚さを目的のオフセット
の大きさに厳密に制御することによって上記目的を達成
できることを見いだした。
【0010】さらに、このとき実現されるオフセットの
大きさによってMIS型トランジスタの特性が変化する
ことも発見した。一般的に、オフセットが大きいと、得
られるトランジスタの耐圧は高く、さらにソース−ドレ
イン間のリーク電流も小さかったものの、移動度は低
く、逆にオフセットが小さいと移動度は高いが、耐圧は
低かった。
【0011】例えば、1枚の基板内には耐圧の高いトラ
ンジスタと、高速動作できるトランジスタの双方が必要
とされることがあったが、従来は、このような場合には
それぞれを作り分けることはされてこなかった。本発明
の第1は、このような異なった特性のトランジスタをオ
フセットの大小(すなわち配線(=ゲイト電極)の酸化
物の厚さ)によって制御し、目的に応じたトランジスタ
を同一基板上に形成することを特徴とするものである。
【0012】例えば、TFTアクティブマトリクス方式
の液晶ディスプレーにおいて、同一基板上にオフセット
の大きなトランジスタを形成して、これをアクティブマ
トリクス用のTFTとし、一方、オフセットの小さなト
ランジスタも形成して、これを高速動作が要求される周
辺回路用のTFTとするものである。さらには、周辺回
路においても、論理回路をオフセットの小さなトランジ
スタを用いて形成し、出力段のトランジスタをオフセッ
トの大きなものとする構成も取りうる。
【0013】本発明の第2は、MIS型トランジスタ
と、それに接続する配線に関するもので、MIS型トラ
ンジスタのゲイト電極と同じ層内の配線において、この
配線の、特に、上部配線と交差する部分の酸化物を厚く
し、一方で、ゲイト電極の配線の酸化膜を薄くするか、
全く設けないものである。この場合には、トランジスタ
はオフセットが小さいために高速動作が可能であり、一
方、配線の交差部では、その酸化物が厚いために絶縁性
に優れるという効果が得られる。
【0014】本発明の第3は、半導体回路の中に設けら
れたキャパシタや、そのようなキャパシタを有する集積
回路に関するものであり、配線の一部をキャパシタの電
極とし、その電極の周囲をその酸化物で被覆したもので
あり、一方、配線の他の部分において、上部の配線と交
差する部分にも配線の周囲を酸化物で被覆された構造を
有する。そして、キャパシタの電極を構成する部分の酸
化物を薄くすることによって、キャパシタの容量を大き
くするとともに、配線の交差する部分の酸化物を厚くす
ることにより、また、その酸化物に加えて別な酸化物被
膜を堆積することにより、配線間の絶縁性を向上させ、
また、配線間の容量結合を減少させるものである。
【0015】本発明の第4は、このような酸化物を形成
するにあたっての、配線の酸化方法に関するものであ
り、さらに3つの方法がある。第1の方法は、図5にそ
の概要が示される。まず、図5(A)に示すように、基
板50に直接、もしくは必要であれば下地酸化膜51を
堆積した後、配線52を形成し、上部の配線とコンタク
トを形成する部分にマスク材53を設ける。マスク材と
しては酸化作用を阻止する機能を有することが重要で、
酸化方法によって選択される。例えば、数100℃の高
温を要する熱酸化の方法においては耐熱性が要求され
る。この場合には、例えば、窒化珪素のように成膜が容
易で耐熱性、耐酸化性の優れた材料が好ましい。それよ
りも低温で酸化される場合には、さらに選択の幅が拡が
る。例えば、400℃以下のプロセスであれば、ポリイ
ミド等の有機材料を用いることができる。ポリイミド
は、成膜に真空装置を必要としないので極めて低コスト
で成膜でき、しかも、量産性も優れている。特に、感光
性ポリイミド(商品名フォトニース)は、パターニング
を通常のフォトリソグラフィー法によっておこなえるの
で扱いやすい。
【0016】そして、この状態で酸化をおこない、図5
(B)に示すように配線の周囲に薄い酸化膜が形成され
る。次に、先にマスク材53を形成した領域の周囲に同
じくマスク材55を形成して、同様に酸化をおこない、
図5(C)に示すように厚い酸化物56を形成する。こ
のようにして、本発明の特徴である厚さの異なる酸化物
が得られる。
【0017】このマスク材を除去したら、図5(D)に
示すようにコンタクトホール57が形成されているが、
注目すべきことはそのコンタクトホールへ達するまでに
酸化物の厚さが段階的に変化していることである。その
結果、コンタクトホールへの段差を緩和できるのであ
る。図5(E)および(F)には、このようなコンタク
トホール57へ、上部配線59を接続する場合について
示している。層間絶縁物58と配線酸化物54、56の
エッチング選択比が十分であり、かつ、コンタクト形成
領域の面積に余裕があれば、図5(E)に示すように、
さらに段差を緩やかに形成することができる。層間絶縁
物58は必ずしも必要とされるものではない。上部配線
59の下にある酸化物の厚さがコンタクトホールへ向か
って段階的に小さくなっているため、上部配線とコンタ
クト部分の段差は徐々に減少し、したがって、上部配線
の断線は発生しにくい。本方法は配線の酸化物がエッチ
ングが困難な場合、あるいは他の材料との選択比が十分
に得られない場合、等の理由によって実質的にエッチン
グできない場合に有効である。
【0018】第2の方法は、図6に示される。図6
(A)に示すように、基板60に直接、もしくは必要で
あれば下地酸化膜61を堆積した後、配線62を形成
し、その表面を酸化して、薄い酸化物63を形成する。
そして、図6(B)のようにコンタクトホールを形成す
る部分にマスク材64を設ける。そして、この状態で酸
化をおこない、図6(C)に示すようにマスク材で覆わ
れた部分は薄い酸化物66のままであるが、その他の部
分には厚い酸化膜65が形成される。このようにして、
本発明の特徴である厚さの異なる酸化物が得られる。
【0019】次に、図6(D)のように薄い酸化物で覆
われた領域66をエッチングして、コンタクトホール6
7を形成する。この場合にも、コンタクトホールへ達す
るまでに酸化物の厚さが段階的に変化している。その結
果、コンタクトホールへの段差を緩和できるのである。
図6(E)および(F)には、このようなコンタクトホ
ール67へ、上部配線69を接続する場合について示し
ている。層間絶縁物68は必ずしも必要とされるもので
はない。
【0020】第3の方法は、図7に示される。図7
(A)に示すように、基板70に直接、もしくは必要で
あれば下地酸化膜71を堆積した後、配線72を形成
し、その表面を酸化して、厚い酸化物73を形成する。
そして、図7(B)のようにフォトリソグラフィー法に
よってに厚い酸化物をエッチングし、薄い酸化物75を
設ける。このようにして、本発明の特徴である厚さの異
なる酸化物が得られる。
【0021】さらに、薄い酸化物を形成した部分にコン
タクトホール76を形成する。この場合にも、コンタク
トホールへ達するまでに酸化物の厚さが段階的に変化
し、コンタクトホールへの段差を緩和できるのである。
図7(D)および(E)には、このようなコンタクトホ
ール76へ、上部配線78を接続する場合について示し
ている。層間絶縁物77は必ずしも必要とされるもので
はない。なお、この方法では厚い酸化物73をエッチン
グして薄い酸化物75とする際に、エッチングレートが
均一でないと厚さにばらつきが生じることとなる。した
がって、実用化するには酸化物のエッチング技術が重要
である。これに対し、第1および第2の方法では、配線
の選択的な酸化によって酸化物の厚さを決定している。
例えば、熱酸化の場合にはその温度と時間によって、ま
た、陽極酸化の場合には印加される電圧によって絶対的
に酸化物の厚さが決定され、これらのパラメータが一定
であるかぎり酸化物の厚さは一定である。したがって、
第3の方法に比べると安定な方法であり、信頼性が高
い。
【0022】
【実施例】〔実施例1〕 図1に本発明の1実施例を示
す。基板はコーニング7059、石英等の無アルカリガ
ラス基板を用いた。あるいはその他の基板材料であって
もよい。さらに、基板の表面を窒化アルミニウムのごと
き熱伝導度の良好な材料で被覆しておくことも好まし
い。すなわち、本実施例では後の工程で陽極酸化をおこ
なうが、この際に陽極酸化部分にのみ発熱が生じ、ま
た、通常のガラス基板は熱伝導性が高くないので、蓄熱
の結果、ピーリングその他の悪影響をもたらすからであ
る。もし、基板に窒化アルミニウム、酸化アルミニウム
等の熱伝導度の大きな材料が用いられておればそのよう
なことは生じない。
【0023】基板101上には下地酸化珪素膜102を
厚さ200〜2000Å形成し、さらに、島状結晶性シ
リコン膜103および104を形成した。このシリコン
膜の厚さは300〜1500Åとした。ここで、103
は高速動作TFT用、104は低リーク電流TFT用で
ある。前者は、演算回路、画像情報処理回路、シフトレ
ジスタ等の目的に好ましく、また、後者は液晶表示装置
のアクティブマトリクス素子の目的に好ましかった。
【0024】島状結晶性シリコンの作製方法はここでは
概略だけを記す。プラズマCVD法もしくは減圧CVD
法等の成膜方法によってアモルファスシリコン膜を目的
の厚さだけ形成した。結晶化させるには2つの方法があ
る。1つの方法は500〜650℃の温度で2〜48時
間アニールする方法で、この場合には、前記のアモルフ
ァスシリコン膜は、750Å以上の厚さがあることが求
められ、これにキャップ膜として厚さ100〜1000
Åの酸化珪素膜を重ね、これを電気炉でアニールした。
そして、アニール終了後、これをパターニングして、目
的の島状シリコン膜とした。
【0025】他の方法はレーザーもしくはフラッシュラ
ンプのような強力な光エネルギーを照射することによっ
て瞬時にシリコン膜を結晶化せしめる方法である。この
場合にはアモルファスシリコン膜の厚さは750Å以下
であることが好ましく、また、熱膨張の違いによる応力
を避けるために、キャップ膜等は形成せずに、島状にパ
ターニングした状態でレーザーもしくはフラッシュラン
プ等の強力な光エネルギーを照射して結晶化させる。
【0026】このようにして、島状シリコン膜を得たの
ち、ゲイト絶縁膜として、厚さ500〜1500Åの酸
化珪素膜105を全面に形成した。この酸化珪素膜の形
成方法としては、スパッタ法やプラズマCVD法が適し
ていた。また、基板の耐熱性が許せば、島状シリコンの
熱酸化法によって得られる酸化珪素膜は非常に優れた特
性を示し、好ましかった。酸化珪素膜をプラズマCVD
法によって形成する場合には、テトラ・エトキシ・シラ
ン(TEOS)を用いるとステップカバレージに優れた
膜が得られた。さらに特性を向上せしめるためには、窒
素、アルゴン等の不活性ガス雰囲気中で、450〜55
0℃のアニールをおこなうとよい。
【0027】その後、スパッタ法によって第1の配線、
すなわち、TFTのゲイト配線となる配線を形成した。
配線材料としてはアルミニウムを用いた。アルミニウム
は純粋なアルミニウムだけでなく、0.5〜2%のシリ
コンを含んでいてもよい。このアルミニウムをパターニ
ングしてゲイト電極106、107を形成した。なお、
このときに形成されたアルミニウムの配線は全て接続さ
れていた。(図1(A))
【0028】次に基板を1〜5%の酒石酸のエチレング
リコール溶液(pH≒7.0)に浸し、アルミニウムの
配線を陽極に接続し、また、白金の電極を陰極とし、電
流を印加することによってアルミニウムの配線に陽極酸
化物を形成した。このとき、最初は一定電流を印加して
酸化を進め、所定の電圧まで上昇したら、その電圧を維
持し、電流が100μA/cm2 以下になるまで保持し
た。最初の定電流状態においては、電圧の上昇速度によ
って酸化膜の表面状態が大きく影響された。一般に上昇
速度が大きいほど表面が荒れた。また、含有されるシリ
コンの量も表面状態に影響を及ぼした。本発明人の知見
では、純粋なアルミニウムでは2V/分以下、2%のシ
リコンを含有するアルミニウムでは1.5V/分以下が
好ましいことが明らかになった。本実施例では、1.2
V/分の速度で、電圧を100Vまで上昇させた。この
結果、厚さ1000Åの陽極酸化物(酸化アルミニウ
ム)108、109が形成された。(図1(B))
【0029】次いで、基板全面にフォトニース(東レU
R3800)をスピンコータによって塗布した。回転数
は2500rpmであった。そして、80℃の窒素雰囲
気中で1時間乾燥させた後、このフォトニースを通常の
露光法によってパターニングした。この場合には、高速
TFTの部分(図の左側)のみを残存させた。最後に、
このようにして残ったフォトニース110を300℃、
0.5〜2時間ベーキングすることによってポリイミド
化させた。その後、上記の陽極酸化手段を用いて、再び
陽極酸化をおこなった。この場合にはポリイミド110
で覆われている部分では陽極酸化は進行しない。したが
って、図1(C)に示すように、配線107でのみ陽極
酸化がおこった。ここでは印加電圧を220Vまで上昇
させた。そのため、厚さ2500Åの厚い陽極酸化物1
11が配線107の周囲に形成された。(図1(C))
【0030】その後、イオン注入法、もしくはプラズマ
ドーピング法によってゲイト電極とその周囲の酸化物を
マスクとして自己整合的に不純物(リンもしくはボロ
ン)をシリコン膜中に導入し、不純物領域112および
113を形成した。このとき、不純物領域とゲイト電極
との間のオフセットの大きさは、図1(D)に示すよう
に、陽極酸化物の厚さによって決定される。すなわち、
図の左側のTFT(高速動作用)では、陽極酸化物10
8が薄いのでオフセットaは小さく、一方、右側のTF
T(低リーク電流用)では、陽極酸化物111が厚いの
でオフセットbは大きい。すなわち、a<bの関係があ
る。(図1(D))
【0031】その後、不純物領域の導電性を改善するた
めに、レーザーもしくはフラッシュランプ等の強力な光
エネルギーを照射することによって不純物領域の結晶性
を改善せしめ、さらに、公知の多層配線技術を使用して
2層目の配線を形成した。すなわち、層間絶縁物114
として、厚さ2000〜6000Åの酸化珪素膜をプラ
ズマCVD法によって堆積し、これにコンタクトホール
を形成して、さらに金属被膜、例えば、窒化チタン(厚
さ200〜1000Å)とアルミニウム(500〜50
00Å)の多層被膜をスパッタ法等によって堆積し、こ
れをパターニングして、電極・配線115、116、1
17、118を形成した。(図1(E))
【0032】このようにして作製された回路において、
高速TFTを用いてシフトレジスタを作製したところ、
ドレイン電圧10Vにおいて、6.2MHz、20Vに
おいて、11.5MHzの動作を確認した。一方、低リ
ーク電流TFTの移動度は、NMOSで50〜110c
2 /Vsであったが、リーク電流はNMOSにおいて
ゲイト電圧0V、ドレイン電圧1Vの条件で10fA以
下であった。
【0033】〔実施例2〕 図2に本発明の1実施例を
示す。基板はコーニング7059、石英等の無アルカリ
ガラス基板を用いた。あるいはその他の基板材料であっ
てもよい。また、実施例1で説明したように、基板の表
面を窒化アルミニウムのごとき熱伝導度の良好な材料で
被覆しておくことも好ましい。基板201上には下地酸
化珪素膜202を厚さ200〜2000Å形成し、さら
に、島状結晶性シリコン膜204を形成した。このシリ
コン膜の厚さは300〜1500Åとした。島状シリコ
ン膜を得たのち、ゲイト絶縁膜として、厚さ500〜1
500Åの酸化珪素膜203を全面に形成した。
【0034】その後、スパッタ法によって第1の配線、
すなわち、TFTのゲイト配線となる配線を形成した。
配線材料としてはアルミニウムを用いた。アルミニウム
は純粋なアルミニウムだけでなく、0.5〜2%のシリ
コンを含んでいてもよい。このアルミニウムをパターニ
ングしてゲイト電極205および同じ層内の配線206
を形成した。(図2(A))
【0035】次に基板を1〜5%の酒石酸のエチレング
リコール溶液(pH≒7.0)に浸し、アルミニウムの
配線を陽極に接続し、また、白金の電極を陰極とし、電
流を印加することによってアルミニウムの配線に陽極酸
化物を形成した。ここでは厚さ1000Åの陽極酸化物
(酸化アルミニウム)207、208が形成された。
(図2(B))
【0036】次いで、基板全面にフォトニース(東レU
R3800)をスピンコータによって塗布し、乾燥させ
た後、このフォトニースをパターニングした。この場合
には、TFTの部分(図の左側)のみを残存させた。最
後に、このようにして残ったフォトニース209を30
0℃、0.5〜2時間ベーキングすることによってポリ
イミド化させた。その後、上記の陽極酸化手段を用い
て、再び陽極酸化をおこなった。この場合にはポリイミ
ド209で覆われている部分では陽極酸化は進行しな
い。したがって、図2(C)に示すように、配線206
でのみ陽極酸化がおこった。ここでは印加電圧を220
Vまで上昇させ、厚さ2500Åの厚い陽極酸化物21
0が配線206の周囲に形成された。(図2(C))
【0037】その後、イオン注入法、もしくはプラズマ
ドーピング法によってゲイト電極とその周囲の酸化物を
マスクとして自己整合的に不純物(リンもしくはボロ
ン)をシリコン膜中に導入し、不純物領域211を形成
した。このとき、不純物領域とゲイト電極との間のオフ
セットの大きさは、図2(D)に示すように、陽極酸化
物の厚さによって決定される。この場合には約1000
Åのオフセットが形成された。(図2(D))
【0038】その後、不純物領域の導電性を改善するた
めに、レーザーもしくはフラッシュランプ等の強力な光
エネルギーを照射することによって不純物領域の結晶性
を改善せしめ、さらに、公知の多層配線技術を使用して
2層目の配線を形成した。すなわち、層間絶縁物212
として、厚さ2000〜6000Åの酸化珪素膜をプラ
ズマCVD法によって堆積し、これにコンタクトホール
を形成して、さらに金属被膜、例えば、窒化チタン(厚
さ200〜1000Å)とアルミニウム(500〜50
00Å)の多層被膜をスパッタ法等によって堆積し、こ
れをパターニングして、電極・配線213、214を形
成した。(図2(E))
【0039】図に示すように、配線214は配線206
と交差するが、この交差する箇所においては層間絶縁物
212が存在するだけでなく、絶縁性の高い陽極酸化物
210も存在した。この陽極酸化物はその作製プロセス
上、200Vの印加電圧においても十分な絶縁性を示す
ことが期待される。一方、TFTではゲイト電極の周辺
の陽極酸化物207の厚さが1000Å程度であるので
TFTの高速動作には何ら問題とならず、実際にこのT
FTの移動度はNMOSで、80〜150cm2 /Vs
であった。
【0040】〔実施例3〕 図3に本発明の1実施例を
示す。基板はコーニング7059、石英等の無アルカリ
ガラス基板を用いた。あるいはその他の基板材料であっ
てもよい。また、実施例1で説明したように、基板の表
面を窒化アルミニウムのごとき熱伝導度の良好な材料で
被覆しておくことも好ましい。基板301上には下地酸
化珪素膜302を厚さ200〜2000Å形成し、さら
に、島状結晶性シリコン膜303を形成した。このシリ
コン膜の厚さは300〜1500Åとした。島状シリコ
ン膜を得たのち、ゲイト絶縁膜として、厚さ500〜1
500Åの酸化珪素膜304を全面に形成した。
【0041】その後、スパッタ法によって第1の配線、
すなわち、TFTのゲイト配線となる配線を形成した。
配線材料としてはタンタルを用いた。金属タンタルの代
わりに窒化タンタルを用いてもよい。成膜方法はスパッ
タ法を用いた。このタンタルをパターニングしてゲイト
電極305および同じ層内の配線306を形成した。
(図3(A))
【0042】次に基板を1〜5%のクエン酸のエチレン
グリコール溶液(pH≒7.0)に浸し、タンタルの配
線を陽極に接続し、また、白金の電極を陰極とし、電流
を印加することによってタンタルの配線に陽極酸化物を
形成した。ここでは厚さ2000Åの陽極酸化物(酸化
タンタル)307、308が形成された。(図3
(B))
【0043】その後、イオン注入法、もしくはプラズマ
ドーピング法によってゲイト電極とその周囲の酸化物を
マスクとして自己整合的に不純物(リンもしくはボロ
ン)をシリコン膜中に導入し、不純物領域309を形成
した。このとき、不純物領域とゲイト電極との間のオフ
セットの大きさは、図3(C)に示すように、陽極酸化
物の厚さによって決定される。この場合には約2000
Åのオフセットが形成された。(図3(C))
【0044】次いで、基板全面にフォトニースを塗布
し、パターニング、ポリイミド化した。この場合には、
TFTの部分(図の左側)のみを除去した。そして、こ
のようにして残ったフォトニース310をマスクとし
て、四フッ化炭素と酸素のプラズマ雰囲気中において酸
化タンタルのエッチングおこなった。この際には雰囲気
ガスが酸素を含んでいうので、フォトニースもエッチン
グされるが、その厚さを1〜5μmとしておけば、陽極
酸化物307が全てエッチングされるまで耐えることが
できた。エッチングは緩衝フッ酸によってもよいが、そ
の場合には、フォトニースはエッチングされないもの
の、ゲイト酸化膜や下地酸化膜、基板がエッチングされ
る。このようにして、ゲイト電極の陽極酸化物307を
1000Å以上、好ましくは全てエッチングした。(図
3(D))
【0045】その後、不純物領域の導電性を改善するた
めに、レーザーもしくはフラッシュランプ等の強力な光
エネルギーを照射することによって不純物領域の結晶性
を改善せしめた。実施例1および2では、陽極酸化物が
存在しているため、不純物領域と真性半導体領域(チャ
ネル形成領域)の界面には光エネルギーが当たりにくか
ったので、その点で信頼性に問題が生じることがあっ
た。しかし、本実施例のように、陽極酸化物が除去され
た状態では、そのような境界にも十分に光エネルギーが
照射され、十分な信頼性が得られた。
【0046】その後、公知の多層配線技術を使用して2
層目の配線を形成した。すなわち、層間絶縁物311と
して、厚さ2000〜6000Åの酸化珪素膜をプラズ
マCVD法によって堆積し、これにコンタクトホールを
形成して、さらに金属被膜、例えば、窒化チタン(厚さ
200〜1000Å)とアルミニウム(500〜500
0Å)の多層被膜をスパッタ法等によって堆積し、これ
をパターニングして、電極・配線312、313を形成
した。(図2(E)) 実施例2同様に、配線313は配線306と交差する
が、この交差する箇所においては層間絶縁物311が存
在するだけでなく、絶縁性の高い陽極酸化物308も存
在し、結果として十分な絶縁性を示した。
【0047】〔実施例4〕 図4(A)に本発明の1実
施例を示す。本実施例は、実施例1〜3で示された技術
を用いて実施したもので、液晶ディスプレーやイメージ
センサーの駆動回路に使用されるCMOS回路の例であ
る。図の左側のTFT401はPMOS、右側のTFT
402はNMOSである。第1層の配線は、403、4
04、405、406で、うち403と404はゲイト
電極であり、高速TFTに適するようにその陽極酸化物
の厚さは薄い(〜1000Å)。また、配線406は、
第2層配線407とコンタクトするために、その部分の
陽極酸化物は、ゲイト電極の部分と同様に薄く(〜10
00Å)、さらに、コンタクトホールが形成されてい
る。コンタクトホールの形成にあたっては、図5〜図7
で示された手法のいずれかを採用すればよいが、図5、
もしくは図6の方法が実施しやすかった。一方、配線4
05は、第2層配線407と交差するので、その陽極酸
化物は厚く(〜2500Å)、十分な絶縁性が得られ
た。
【0048】〔実施例5〕 図4(B)に本発明の1実
施例を示す。本実施例は、実施例1〜3で示された技術
を用いて実施したもので、液晶ディスプレーやイメージ
センサーの駆動回路に使用される信号出力段周辺の回路
の例である。図の左側のTFT411は大電流制御用の
TFTで、典型的にはチャネル幅が500〜1mmの大
きなものである。一方、右側のTFT412は論理回路
用のTFTで、典型的にはそのチャネル幅は、5〜50
μmの比較的小さなものである。
【0049】第1層の配線は、413、414、415
で、うち413と414はゲイト電極であり、414は
高速TFTに適するようにその陽極酸化物の厚さは薄い
(〜1000Å)。一方、ゲイト電極413の陽極酸化
物は、TFT411が高耐圧、大電力用のTFTである
ので、厚く(〜3000Å)、また、配線415は、第
2層配線416とコンタクトするために、その部分の陽
極酸化物は、ゲイト電極の部分と同様に薄く(〜100
0Å)、コンタクトホールが形成されている。コンタク
トホールの形成にあたっては、図5〜図7で示された手
法のいずれかを採用すればよいが、図5、もしくは図6
の方法が実施しやすかった。なお、配線415はゲイト
配線413と連続している。
【0050】〔実施例6〕 図4(C)に本発明の1実
施例を示す。本実施例は、実施例1〜3で示された技術
を用いて実施したもので、液晶ディスプレーの画素制御
用TFT周辺の回路の例である。図のTFT421は低
リーク電流のTFTである。第1層の配線は、422、
423、424で、うち423はゲイト電極であり、T
FT421が低リーク電流であることを要求されるの
で、その陽極酸化物は厚い(〜2000Å)。また、配
線422も第2層配線425と交差するので、絶縁性を
高めるためにその陽極酸化物を厚く(〜2000Å)し
ている。一方、配線424は、TFTのドレインから延
びている透明導電膜とキャパシタを構成している。そし
て、静電容量を高めるために、層間絶縁物を間に設け
ず、誘電体は陽極酸化物(酸化アルミニウム)だけで、
しかもその厚さは1000Å程度の薄いものとした。
【0051】〔実施例7〕 図8に本実施例を示す。本
実施例は特に陽極酸化される配線と上部配線とを接触さ
れる技術に関したものである。石英、コーニング705
9等の基板801上に下地酸化珪素膜802を堆積し、
結晶性の島状シリコン膜803、ゲイト絶縁膜として酸
化珪素膜804を堆積し、さらに、アルミニウムによっ
てTFTのゲイト電極・配線805、その他の配線80
6、807を形成した。そして、配線807は上部の配
線とコンタクトを形成する必要があるのでフォトニース
によって、マスク材808を形成した。(図8(A)) そして、配線805〜807に電解溶液中で電流を流
し、マスク材で被覆された部分以外の表面に薄い(厚さ
1000Å)陽極酸化物(酸化アルミニウム)の被膜8
09を形成した。(図8(B)) その後、TFTのゲイト電極805および先に形成され
たフォトニースのマスク808を覆って、新たにフォト
ニースによってマスク810、811を形成した。(図
8(C))
【0052】そして、再び、陽極酸化をおこない、マス
ク材で被覆された部分以外に厚い(2500Å)陽極酸
化物812を形成した。このときには、配線807のコ
ンタクトホールの形成される周辺ではコンタクトホール
に向かって陽極酸化物の厚さが段階的に減少していく。
(図8(D)) その後、不純物領域813を形成し、層間絶縁物814
を堆積した。通常は絶縁性を高めるために層間絶縁物の
厚さは5000Å以上が好ましいのであるが、本実施例
では配線の交差する部分には厚い陽極酸化物が形成され
ているので、層間絶縁物の厚さは1000〜3000Å
でも十分であった。この層間絶縁物をパターニングし
て、TFTのソース、ドレインおよび配線807にコン
タクトホールを形成した。そして、さらに金属被膜を堆
積し、これをパターニングすることによって金属配線8
15、816、817を形成した。このとき、配線81
7は下部の配線807と接続するが、コンタクトホール
の周囲では段差が緩やかに形成されており、さらに層間
絶縁物の厚さも通常より薄いので、上部配線817の断
線等は起こりにくかった。一方、配線816は配線80
6と交差するが、配線の交差する部分には厚い陽極酸化
物812が形成されているので、これと層間絶縁物によ
って十分な絶縁性が得られた。
【0053】〔実施例8〕 図9に本実施例を示す。本
実施例は特に陽極酸化される配線と上部配線とを接触さ
れる技術に関したものである。石英、コーニング705
9等の基板901上に下地酸化珪素膜902を堆積し、
結晶性の島状シリコン膜903、ゲイト絶縁膜として酸
化珪素膜904を堆積し、さらに、アルミニウムによっ
てTFTのゲイト電極・配線905、その他の配線90
6、907を形成し、これらの配線に電解溶液中で電流
を流し、表面に薄い(厚さ1000Å)陽極酸化物(酸
化アルミニウム)の被膜908を形成した。(図9
(A)) その後、TFTのゲイト電極905および配線907の
コンタクトホールを設ける部分を覆って、フォトニース
によってマスク909、910を形成した。(図9
(B))
【0054】そして、再び、陽極酸化をおこない、マス
ク材で被覆された部分以外に厚い(2500Å)陽極酸
化物911を形成した。(図9(C)) その後、マスク909、910を除去し、不純物領域9
12を形成し、さらに、配線907の上面にある薄い陽
極酸化膜908のコンタクトホールを形成した。(図9
(D)) そして、層間絶縁物914を堆積し、この層間絶縁物を
パターニングして、TFTのソース、ドレインおよび配
線907にコンタクトホールを形成した。そして、さら
に金属被膜を堆積し、これをパターニングすることによ
って金属配線915、916、917を形成した。この
とき、配線917は下部の配線907と接続するが、コ
ンタクトホールの周囲では段差が緩やかに形成されてお
り、上部配線917の断線等は起こりにくかった。一
方、配線916は配線906と交差するが、配線の交差
する部分には厚い陽極酸化物911が形成されているの
で、これと層間絶縁物によって十分な絶縁性が得られ
た。
【0055】
【発明の効果】本発明の効果は、第1に同一基板上に異
なった特性を有するMISトランジスタを実質的に同一
プロセスにて形成できることである。実施例1から明ら
かなように、2種類のTFTを形成するためには、 フォトニースの塗布・パターニング 2度目の陽極酸化 という2つの工程が追加するだけであり、さらに歩留り
を決定するフォトリソグラフィー工程はだけであるの
で、歩留りの低下はほとんどなかった。
【0056】本発明の第2の効果は、実施例2に見られ
るように配線の交差部における短絡を著しく減少させ、
かつ、MISトランジスタの特性(例えば、高速動作)
を維持するということである。これも実質的に上記、
のプロセスを追加するだけでなされるものであり、む
しろ歩留りの向上に寄与した。
【0057】本発明の第3の効果は、図5〜図7および
それに対応する文章に示されるように、第1層配線と第
2層配線のコンタクトの近傍で、陽極酸化物の厚さを段
階的に変化させることによって、コンタクトホールによ
る段差を緩和し、第2層配線の断線等を防止することで
ある。以上のように、本発明の効果は十分に大きく、本
発明は工業上、有益な発明である。
【図面の簡単な説明】
【図1】 本発明の実施例(作製工程)を示す。
【図2】 本発明の実施例(作製工程)を示す。
【図3】 本発明の実施例(作製工程)を示す。
【図4】 本発明の応用例を示す。
【図5】 本発明におけるコンタクトの形成方法に関す
る作製工程例を示す。
【図6】 本発明におけるコンタクトの形成方法に関す
る作製工程例を示す。
【図7】 本発明におけるコンタクトの形成方法に関す
る作製工程例を示す。
【図8】 本発明の実施例(作製工程)を示す。
【図9】 本発明の実施例(作製工程)を示す。
【符号の説明】
101・・・基板 102・・・下地酸化珪素膜 103・・・島状シリコン膜(高速TFT用) 104・・・島状シリコン膜(低リーク電流用) 105・・・ゲイト絶縁膜(酸化珪素) 106、107・・・ゲイト電極(アルミニウム) 108、109・・・薄い陽極酸化物(酸化アルミニウ
ム) 110・・・フォトニース 111・・・厚い陽極酸化物(酸化アルミニウム) 112、113・・・不純物領域 114・・・層間絶縁物(酸化珪素) 115、116、117、118・・・電極・配線(窒
化チタン/アルミニウムの多層膜)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹村 保彦 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 1枚の基板上に形成された第1および第
    2のMIS型トランジスタを有する半導体装置におい
    て、第1のMIS型トランジスタのゲイト電極の側面お
    よび/または上面に存在するゲイト電極を構成する材料
    の酸化物からなる物体の厚さが、第2のMIS型トラン
    ジスタのものと異なることを特徴とする半導体装置。
  2. 【請求項2】 請求項1において、請求項1の半導体装
    置をアクティブマトリクス型液晶表示装置の駆動素子と
    して用いたことを特徴とする半導体装置。
  3. 【請求項3】 1枚の基板上に形成された少なくとも1
    つのMIS型トランジスタと、前記MIS型トランジス
    タのゲイト電極と同じ層内の少なくとも1つの第1の配
    線と、前記第1の配線とは異なる層内に存在する第2の
    配線とが存在し、かつ、前記第1および第2の配線が交
    点Aにおいて交差している半導体装置において、前記M
    IS型トランジスタのゲイト電極の側面および/または
    上面に存在するゲイト電極を構成する材料の酸化物から
    なる物体の厚さが、前記交点Aにおける前記第1の配線
    の側面および/または上面に存在するものと異なること
    を特徴とする半導体装置。
  4. 【請求項4】 1枚の基板上に形成された少なくとも1
    つのキャパシタと、前記キャパシタの第1の電極と同じ
    層内の第1の配線と、前記キャパシタの第2の電極と同
    じ層内に存在する第2の配線とが存在し、かつ、前記第
    1および第2の配線がキャパシタ以外の交点Bにおいて
    も交差している半導体装置において、前記キャパシタの
    第1の電極の上面に存在し、該第1の電極を構成する材
    料の酸化物からなる物体の厚さが、前記交点Bにおける
    前記第1の配線の側面および/または上面に存在するも
    のと異なることを特徴とする半導体装置。
  5. 【請求項5】 基板上に形成された第1の配線に選択的
    に第1のマスク材を形成した後、第1の配線を酸化する
    工程と、 前記第1のマスク材の少なくとも一部を含む領域に第2
    のマスク材を形成した後、第1の配線を酸化する工程
    と、 前記第1および第2のマスク材を除去した後、少なくと
    も第1のマスク材が形成された領域の一部に第2の配線
    を形成する工程とを有することを特徴とする半導体装置
    の作製方法。
  6. 【請求項6】 基板上に形成され、その表面が酸化され
    た第1の配線に選択的にマスク材を形成した後、第1の
    配線を酸化する工程と、 前記マスク材を除去した後、少なくともマスク材が形成
    された領域の一部にコンタクトホールを形成する工程
    と、 前記コンタクトホールの少なくとも一部に第2の配線を
    形成する工程とを有することを特徴とする半導体装置の
    作製方法。
  7. 【請求項7】 基板上に形成され、その表面が酸化され
    た第1の配線を選択的にエッチングした後、層間絶縁物
    を形成する工程と、 前記層間絶縁物にコンタクトホールを形成した後、第2
    の配線を形成する工程とを有することを特徴とする半導
    体装置の作製方法。
JP50A 1992-02-05 1993-01-26 半導体装置およびその製造方法 Pending JPH06224432A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP50A JPH06224432A (ja) 1993-01-26 1993-01-26 半導体装置およびその製造方法
US08/014,455 US5485019A (en) 1992-02-05 1993-02-03 Semiconductor device and method for forming the same
KR1019930001669A KR960008133B1 (ko) 1992-02-05 1993-02-05 반도체장치와 그 제작방법
US08/455,156 US5849611A (en) 1992-02-05 1995-05-31 Method for forming a taper shaped contact hole by oxidizing a wiring
US09/151,269 US6147375A (en) 1992-02-05 1998-09-11 Active matrix display device
US09/660,385 US6476447B1 (en) 1992-02-05 2000-09-12 Active matrix display device including a transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP50A JPH06224432A (ja) 1993-01-26 1993-01-26 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH06224432A true JPH06224432A (ja) 1994-08-12

Family

ID=12284615

Family Applications (1)

Application Number Title Priority Date Filing Date
JP50A Pending JPH06224432A (ja) 1992-02-05 1993-01-26 半導体装置およびその製造方法

Country Status (2)

Country Link
JP (1) JPH06224432A (ja)
KR (1) KR960008133B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001033824A (ja) * 1999-05-20 2001-02-09 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US7701541B2 (en) 1999-05-20 2010-04-20 Semiconductor Energy Laboratory Co., Ltd. In-plane switching display device having electrode and pixel electrode in contact with an upper surface of an organic resin film

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW334581B (en) 1996-06-04 1998-06-21 Handotai Energy Kenkyusho Kk Semiconductor integrated circuit and fabrication method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001033824A (ja) * 1999-05-20 2001-02-09 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US7701541B2 (en) 1999-05-20 2010-04-20 Semiconductor Energy Laboratory Co., Ltd. In-plane switching display device having electrode and pixel electrode in contact with an upper surface of an organic resin film

Also Published As

Publication number Publication date
KR960008133B1 (ko) 1996-06-20
KR930018736A (ko) 1993-09-22

Similar Documents

Publication Publication Date Title
US5430320A (en) Thin film transistor having a lightly doped drain and an offset structure for suppressing the leakage current
US6081308A (en) Method for manufacturing liquid crystal display
EP0645802B1 (en) Semiconductor device and method for manufacturing the same
US5814529A (en) Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor
US6338988B1 (en) Method for fabricating self-aligned thin-film transistors to define a drain and source in a single photolithographic step
JPH1195261A (ja) 液晶表示装置およびその作製方法
JPH07106594A (ja) 半導体装置およびその作製方法
KR19990023185A (ko) 게이트 구조 및 그의 제조 방법, 박막 트랜지스터 구조 및 그의 제조 방법, 인버티드 트랜지스터 구조
US5757030A (en) Thin film transistor with an insulating film having an increased thickness on a periphery of a semiconductor island
JPS62124775A (ja) 傾斜エツチングによる薄膜トランジスタの製造方法および薄膜トランジスタ
JP2700277B2 (ja) 薄膜トランジスタの作製方法
US20160372581A1 (en) Thin film transistor and method for manufacturing the same, array substrate and display device
JPH0832079A (ja) 半導体装置およびその作製方法
JP3349356B2 (ja) 薄膜トランジスタおよびその製造方法
US20050148119A1 (en) Method of manufacturing thin film transistor, method of manufacturing flat panel display, thin film transistor, and flat panel display
JP3565993B2 (ja) 半導体装置の製造方法
JPH06224432A (ja) 半導体装置およびその製造方法
JPH08330593A (ja) 薄膜トランジスタの製造方法
JP2698724B2 (ja) 薄膜トランジスタ及びその製造方法
JP2752983B2 (ja) 液晶表示用薄膜トランジスタの製造方法
US6512270B2 (en) Thin film transistor substrate and process for producing the same
JP3238072B2 (ja) 薄膜トランジスタ
JP3291069B2 (ja) 半導体装置とその作製方法
KR0124385Y1 (ko) 다결정 실리콘 박막 트랜지스터 액정표시소자
JPS63172469A (ja) 薄膜トランジスタ