JPS63164A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS63164A JPS63164A JP14325786A JP14325786A JPS63164A JP S63164 A JPS63164 A JP S63164A JP 14325786 A JP14325786 A JP 14325786A JP 14325786 A JP14325786 A JP 14325786A JP S63164 A JPS63164 A JP S63164A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は絶縁ゲート薄膜トランジスタ(以下TPTと略
す)に関し、特に液晶表示装置の駆動に使用されるTP
Tの構成に関するものである。
す)に関し、特に液晶表示装置の駆動に使用されるTP
Tの構成に関するものである。
従来の技術
従来の一般的なTPTの構造及びその形成法を第4図に
基づいて説明する。絶縁性基板21上にゲート電極22
が選択的に形成され、該ゲート電極22上にゲート絶縁
層23.非単結晶半導体層26を形成し、非単結晶半導
体層24上にソース電極26.ドレイン電極26を所定
間隔をおいて形成することによりTPTが形成される。
基づいて説明する。絶縁性基板21上にゲート電極22
が選択的に形成され、該ゲート電極22上にゲート絶縁
層23.非単結晶半導体層26を形成し、非単結晶半導
体層24上にソース電極26.ドレイン電極26を所定
間隔をおいて形成することによりTPTが形成される。
絶縁性基板21としては一般的に安価なガラス基板が用
いられる。ゲート電極22としてはMt Cr tAu
等の金属やポリシリコン等が用いられる。ゲート絶線層
24の材料としては、酸化シリコン、窒化シリコン、T
a2O5等が用いられる。非単結晶半導体層24の材料
としてはアモルファスシリコン等が用いられる。ソース
電極26.ドレイン電極26としてはAl、Cτ、Au
、Ni等が用いられる。
いられる。ゲート電極22としてはMt Cr tAu
等の金属やポリシリコン等が用いられる。ゲート絶線層
24の材料としては、酸化シリコン、窒化シリコン、T
a2O5等が用いられる。非単結晶半導体層24の材料
としてはアモルファスシリコン等が用いられる。ソース
電極26.ドレイン電極26としてはAl、Cτ、Au
、Ni等が用いられる。
発明が解決しようとする問題点
前述の構造のTPTを用いた液晶表示装置を大型化する
場合、デイスプレィのデータ信号を伝えるソース電極の
ライン、及びアドレス信号を送るゲート電極のラインが
長くなり、ソース電極及びドレイン電極の配線抵抗が増
大する。配線抵抗が増大するとデータ信号あるいはアド
レス信号の波形が給電端より遠くなるに従い変形し、デ
イスプレィの表示品質を低下させる。この配線抵抗の増
大を抑える為、ゲート電極あるいはソース電極の材料と
しては体積抵抗率のはいAlが用いられる。
場合、デイスプレィのデータ信号を伝えるソース電極の
ライン、及びアドレス信号を送るゲート電極のラインが
長くなり、ソース電極及びドレイン電極の配線抵抗が増
大する。配線抵抗が増大するとデータ信号あるいはアド
レス信号の波形が給電端より遠くなるに従い変形し、デ
イスプレィの表示品質を低下させる。この配線抵抗の増
大を抑える為、ゲート電極あるいはソース電極の材料と
しては体積抵抗率のはいAlが用いられる。
しかしながらゲート電極としてAlを用いた場合、ゲー
ト絶縁層23として窒化シリコンあるいは酸化シリコン
をプラズマCVD法等で形成した場合、あるいはTa2
05 をスノくツタ法などで形成した場合、第3図に
示す様に絶縁層形成時の基板温度の上昇あるいはプラズ
マから受ける損傷により、ゲート電極のM表面の凹凸2
7が激しくなる。
ト絶縁層23として窒化シリコンあるいは酸化シリコン
をプラズマCVD法等で形成した場合、あるいはTa2
05 をスノくツタ法などで形成した場合、第3図に
示す様に絶縁層形成時の基板温度の上昇あるいはプラズ
マから受ける損傷により、ゲート電極のM表面の凹凸2
7が激しくなる。
このM表面の凹凸27により部分的に絶縁層の極めて薄
い部分が生じ、ゲート電極22とソース電極26間のシ
ョートが発生したり、ゲート絶縁膜23の容量の不均一
によりトランジスタ特性のばらつきが生じる。また液晶
表示装置の大型化に伴いTPTのON電流も増加させる
必要が生じ、そのためにゲート絶縁容量を大きくしなけ
ればならないが、前述したA1表面の凹凸により、ゲー
ト絶縁層の膜厚を薄くしてゲート絶縁容量を増加させる
には限界がある。
い部分が生じ、ゲート電極22とソース電極26間のシ
ョートが発生したり、ゲート絶縁膜23の容量の不均一
によりトランジスタ特性のばらつきが生じる。また液晶
表示装置の大型化に伴いTPTのON電流も増加させる
必要が生じ、そのためにゲート絶縁容量を大きくしなけ
ればならないが、前述したA1表面の凹凸により、ゲー
ト絶縁層の膜厚を薄くしてゲート絶縁容量を増加させる
には限界がある。
問題点を解決するだめの手段
本発明は液晶表示パネルの大型化にかかる上記の問題を
解決すべくなされるものであり、ゲート電極材料をAI
にした場合に起こる電極表面の凹凸を抑え、ゲート電極
とソース電極間の短絡等の欠点を防ぐ構造を与えている
。
解決すべくなされるものであり、ゲート電極材料をAI
にした場合に起こる電極表面の凹凸を抑え、ゲート電極
とソース電極間の短絡等の欠点を防ぐ構造を与えている
。
作 用
本発明におけるTPTでは、ゲート電極としてAlを用
い、ゲート絶縁膜を作成する際に、ゲート電極表面を陽
極酸化して表面に酸化アルミニウム層を数十〜数百へ形
成しMの表面を平担にすることにより、陽極i化工程に
続く単層あるいは複層のゲート絶縁膜を堆積しても、ゲ
ート絶縁膜の膜厚の不均一が存在しない。
い、ゲート絶縁膜を作成する際に、ゲート電極表面を陽
極酸化して表面に酸化アルミニウム層を数十〜数百へ形
成しMの表面を平担にすることにより、陽極i化工程に
続く単層あるいは複層のゲート絶縁膜を堆積しても、ゲ
ート絶縁膜の膜厚の不均一が存在しない。
実施例
以下第1図に従い具体的な実施夕1]を説明する。
ガラス基板11上に、TPTのゲート電極となるAlを
スパッタ法あるいは電子ビーム蒸着法を用いて1000
A蒸着した後1選択エツチングすることによりゲート電
極パターン12を形成する。
スパッタ法あるいは電子ビーム蒸着法を用いて1000
A蒸着した後1選択エツチングすることによりゲート電
極パターン12を形成する。
電極パターン12の形成後、第2図に示す陽極酸化法を
用いてゲート電極12上に酸化アルミニウム膜13を2
00〜300人形成する。この場合電解液31としては
クエン酸、酒石酸ナトリウム等を用いる。30はカソー
ド電極、33は電圧源である。
用いてゲート電極12上に酸化アルミニウム膜13を2
00〜300人形成する。この場合電解液31としては
クエン酸、酒石酸ナトリウム等を用いる。30はカソー
ド電極、33は電圧源である。
続いてプラズマCVD法を用いてゲート絶縁層14とし
て窒化シリコンを4000人堆積し、続いて半導体層1
6であるアモルファスシリコン層をSOO人堆積し、A
7をスパッタ法により1000人堆積した後、選択エツ
チングを行いソース電極16及びドレイン電極17を形
成する。このようにして作成されたTPTはゲート電極
であるMの表面が酸化アルミニウム層で覆われている為
に、CVD法あるいはスパッタ法を用いて絶縁膜を作成
し麺場合にみられる電極表面上の凹凸が無く、ゲート電
極とソース電極のショートを防ぐことが出来る。
て窒化シリコンを4000人堆積し、続いて半導体層1
6であるアモルファスシリコン層をSOO人堆積し、A
7をスパッタ法により1000人堆積した後、選択エツ
チングを行いソース電極16及びドレイン電極17を形
成する。このようにして作成されたTPTはゲート電極
であるMの表面が酸化アルミニウム層で覆われている為
に、CVD法あるいはスパッタ法を用いて絶縁膜を作成
し麺場合にみられる電極表面上の凹凸が無く、ゲート電
極とソース電極のショートを防ぐことが出来る。
陽極酸化には上述の電解液中で行うウェット法の他に0
2プラズマ中で酸化を行うプラズマ酸化法が知られてい
る。
2プラズマ中で酸化を行うプラズマ酸化法が知られてい
る。
次にこのプラズマ酸化法を用いて酸化アルミニウムを形
成した実施例を第3図に従い説明する。
成した実施例を第3図に従い説明する。
真空装置41内に02を流量50SCCM導入し圧力を
50mToτrとする。放電用高圧電圧源42によるプ
ラズマ放電電圧は1Kvである。試料43(ゲート電極
12の形成された基板11)にはアース電位である真空
装置との間に数Vないし数十Vの正のバイアス電圧を印
加する。44はノくイアスミ源、45はカソード電極、
46はアノード電極である。このようにして酸化アルミ
ニウム層を200〜300人形成する。以下の工程は前
述のウニ・ソト法と同様である。
50mToτrとする。放電用高圧電圧源42によるプ
ラズマ放電電圧は1Kvである。試料43(ゲート電極
12の形成された基板11)にはアース電位である真空
装置との間に数Vないし数十Vの正のバイアス電圧を印
加する。44はノくイアスミ源、45はカソード電極、
46はアノード電極である。このようにして酸化アルミ
ニウム層を200〜300人形成する。以下の工程は前
述のウニ・ソト法と同様である。
このプラズマ陽極酸化を用いた他の実施例としてゲート
絶縁層14として高誘電率材料であるT a 205
を用いる場合、Ta2O5は反応性スノ(、フタ法を
用いて形成するのであるが、金属Ta ターゲットの
スパッタガスとしてA19反応性ガスとしてQ2 を用
いる。まずo2 のみを真空装置内に導入し、o2
プラズマを発生させ前述のプラズマ陽極酸化法と同様ゲ
ート電極のA1表面に酸化アルミニウムを形成した後、
真空を破ることなく、Aτを装置内に導入し反応性スパ
ッタを行う事よりゲート絶縁膜を形成する。これにより
前記酸化アルミニウム層とゲート絶縁層でおるTlk2
05 との界面準位密度が非常に低く経時変化の小さ
い特性の良好なTPTを形成することが出来る。しかじ
ながら、ゲート絶縁膜をTa2O5のみで形成した場合
、T a 205 のり−り電流が大きい為にTa2
O5上に第2のゲート絶縁層として窒化シリコンあるい
は酸化シリコンをプラズマCVD法等で形成してもよい
。
絶縁層14として高誘電率材料であるT a 205
を用いる場合、Ta2O5は反応性スノ(、フタ法を
用いて形成するのであるが、金属Ta ターゲットの
スパッタガスとしてA19反応性ガスとしてQ2 を用
いる。まずo2 のみを真空装置内に導入し、o2
プラズマを発生させ前述のプラズマ陽極酸化法と同様ゲ
ート電極のA1表面に酸化アルミニウムを形成した後、
真空を破ることなく、Aτを装置内に導入し反応性スパ
ッタを行う事よりゲート絶縁膜を形成する。これにより
前記酸化アルミニウム層とゲート絶縁層でおるTlk2
05 との界面準位密度が非常に低く経時変化の小さ
い特性の良好なTPTを形成することが出来る。しかじ
ながら、ゲート絶縁膜をTa2O5のみで形成した場合
、T a 205 のり−り電流が大きい為にTa2
O5上に第2のゲート絶縁層として窒化シリコンあるい
は酸化シリコンをプラズマCVD法等で形成してもよい
。
発明の効果
以上述べた構造を有するTPTは、かかる液晶表示装置
の大型化に伴う陵線抵抗の増大の問題を解決することが
可能で、その技術的意義は大きい。
の大型化に伴う陵線抵抗の増大の問題を解決することが
可能で、その技術的意義は大きい。
第1図(A)はゲート電極作成後プラズマCVD法を行
った場合のTFTO平面構成図、第1図(B)は同(A
)のI−I/線断面図、第2図はウェットの陽極酸化法
の概略図、第3図はプラズマ陽極酸化法の概略図、第4
図は従来のTPTの基本的購成図、第5図はゲート電極
としてMを用いた場合に、M表面に発生する凹凸の様子
を示したものの図である。 11・・・・・・ガラス基板、12・・・・・・アルミ
ニウムゲート電極、13・・・・・・酸化アルミニウム
層、14・・・・・・T a 206ゲ一ト絶縁層、1
6・・・・・・非単結晶半導体層16・・・・・・ソー
ス電極、17・・・・・・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第3図 第4図 第5図
った場合のTFTO平面構成図、第1図(B)は同(A
)のI−I/線断面図、第2図はウェットの陽極酸化法
の概略図、第3図はプラズマ陽極酸化法の概略図、第4
図は従来のTPTの基本的購成図、第5図はゲート電極
としてMを用いた場合に、M表面に発生する凹凸の様子
を示したものの図である。 11・・・・・・ガラス基板、12・・・・・・アルミ
ニウムゲート電極、13・・・・・・酸化アルミニウム
層、14・・・・・・T a 206ゲ一ト絶縁層、1
6・・・・・・非単結晶半導体層16・・・・・・ソー
ス電極、17・・・・・・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第3図 第4図 第5図
Claims (4)
- (1)絶縁性基板上に形成されたアルミニウムゲート電
極の表面を陽極酸化することにより形成した酸化アルミ
ニウム層と、前記アルミニウム酸化膜に積層した一層あ
るいは複数より成る絶縁膜を有するゲート絶縁層と、前
記ゲート絶縁層上に形成された非単結晶半導体層と、前
記非単結晶上に形成されるソース電極およびドレイン電
極パターンより成る薄膜トランジスタ。 - (2)アルミニウムゲート電極の表面を陽極酸化する方
法がプラズマ陽極酸化法によることを特徴とする特許請
求の範囲第1項記載の薄膜トランジスタ。 - (3)酸化アルミニウム層に続いて積層される絶縁膜が
Ta_2O_5より成る特許請求の範囲第1項記載の薄
膜トランジスタ。 - (4)酸化アルミニウム層に続いて積層される絶縁膜が
プラズマ陽極酸化を行った装置中でプラズマ陽極酸化工
程に続く反応性スパッタ法を用いて形成したTa_2O
_5膜より成る特許請求の範囲第1項記載の薄膜トラン
ジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14325786A JPS63164A (ja) | 1986-06-19 | 1986-06-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14325786A JPS63164A (ja) | 1986-06-19 | 1986-06-19 | 薄膜トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63164A true JPS63164A (ja) | 1988-01-05 |
JPH0546990B2 JPH0546990B2 (ja) | 1993-07-15 |
Family
ID=15334539
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14325786A Granted JPS63164A (ja) | 1986-06-19 | 1986-06-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63164A (ja) |
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US6500703B1 (en) | 1993-08-12 | 2002-12-31 | Semicondcutor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
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1986
- 1986-06-19 JP JP14325786A patent/JPS63164A/ja active Granted
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