JPS63164A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS63164A JPS63164A JP61143257A JP14325786A JPS63164A JP S63164 A JPS63164 A JP S63164A JP 61143257 A JP61143257 A JP 61143257A JP 14325786 A JP14325786 A JP 14325786A JP S63164 A JPS63164 A JP S63164A
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- gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
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- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は絶縁ゲート薄膜トランジスタ（以下ＴＰＴと略
す）に関し、特に液晶表示装置の駆動に使用されるＴＰ
Ｔの構成に関するものである。
す）に関し、特に液晶表示装置の駆動に使用されるＴＰ
Ｔの構成に関するものである。
従来の技術
従来の一般的なＴＰＴの構造及びその形成法を第４図に
基づいて説明する。絶縁性基板２１上にゲート電極２２
が選択的に形成され、該ゲート電極２２上にゲート絶縁
層２３．非単結晶半導体層２６を形成し、非単結晶半導
体層２４上にソース電極２６．ドレイン電極２６を所定
間隔をおいて形成することによりＴＰＴが形成される。
基づいて説明する。絶縁性基板２１上にゲート電極２２
が選択的に形成され、該ゲート電極２２上にゲート絶縁
層２３．非単結晶半導体層２６を形成し、非単結晶半導
体層２４上にソース電極２６．ドレイン電極２６を所定
間隔をおいて形成することによりＴＰＴが形成される。
絶縁性基板２１としては一般的に安価なガラス基板が用
いられる。ゲート電極２２としてはＭｔ Ｃｒ ｔＡｕ
等の金属やポリシリコン等が用いられる。ゲート絶線層
２４の材料としては、酸化シリコン、窒化シリコン、Ｔ
ａ２Ｏ５等が用いられる。非単結晶半導体層２４の材料
としてはアモルファスシリコン等が用いられる。ソース
電極２６．ドレイン電極２６としてはＡｌ、Ｃτ、Ａｕ
、Ｎｉ等が用いられる。
いられる。ゲート電極２２としてはＭｔ Ｃｒ ｔＡｕ
等の金属やポリシリコン等が用いられる。ゲート絶線層
２４の材料としては、酸化シリコン、窒化シリコン、Ｔ
ａ２Ｏ５等が用いられる。非単結晶半導体層２４の材料
としてはアモルファスシリコン等が用いられる。ソース
電極２６．ドレイン電極２６としてはＡｌ、Ｃτ、Ａｕ
、Ｎｉ等が用いられる。
発明が解決しようとする問題点
前述の構造のＴＰＴを用いた液晶表示装置を大型化する
場合、デイスプレィのデータ信号を伝えるソース電極の
ライン、及びアドレス信号を送るゲート電極のラインが
長くなり、ソース電極及びドレイン電極の配線抵抗が増
大する。配線抵抗が増大するとデータ信号あるいはアド
レス信号の波形が給電端より遠くなるに従い変形し、デ
イスプレィの表示品質を低下させる。この配線抵抗の増
大を抑える為、ゲート電極あるいはソース電極の材料と
しては体積抵抗率のはいＡｌが用いられる。
場合、デイスプレィのデータ信号を伝えるソース電極の
ライン、及びアドレス信号を送るゲート電極のラインが
長くなり、ソース電極及びドレイン電極の配線抵抗が増
大する。配線抵抗が増大するとデータ信号あるいはアド
レス信号の波形が給電端より遠くなるに従い変形し、デ
イスプレィの表示品質を低下させる。この配線抵抗の増
大を抑える為、ゲート電極あるいはソース電極の材料と
しては体積抵抗率のはいＡｌが用いられる。
しかしながらゲート電極としてＡｌを用いた場合、ゲー
ト絶縁層２３として窒化シリコンあるいは酸化シリコン
をプラズマＣＶＤ法等で形成した場合、あるいはＴａ２
０５ をスノくツタ法などで形成した場合、第３図に
示す様に絶縁層形成時の基板温度の上昇あるいはプラズ
マから受ける損傷により、ゲート電極のＭ表面の凹凸２
７が激しくなる。
ト絶縁層２３として窒化シリコンあるいは酸化シリコン
をプラズマＣＶＤ法等で形成した場合、あるいはＴａ２
０５ をスノくツタ法などで形成した場合、第３図に
示す様に絶縁層形成時の基板温度の上昇あるいはプラズ
マから受ける損傷により、ゲート電極のＭ表面の凹凸２
７が激しくなる。
このＭ表面の凹凸２７により部分的に絶縁層の極めて薄
い部分が生じ、ゲート電極２２とソース電極２６間のシ
ョートが発生したり、ゲート絶縁膜２３の容量の不均一
によりトランジスタ特性のばらつきが生じる。また液晶
表示装置の大型化に伴いＴＰＴのＯＮ電流も増加させる
必要が生じ、そのためにゲート絶縁容量を大きくしなけ
ればならないが、前述したＡ１表面の凹凸により、ゲー
ト絶縁層の膜厚を薄くしてゲート絶縁容量を増加させる
には限界がある。
い部分が生じ、ゲート電極２２とソース電極２６間のシ
ョートが発生したり、ゲート絶縁膜２３の容量の不均一
によりトランジスタ特性のばらつきが生じる。また液晶
表示装置の大型化に伴いＴＰＴのＯＮ電流も増加させる
必要が生じ、そのためにゲート絶縁容量を大きくしなけ
ればならないが、前述したＡ１表面の凹凸により、ゲー
ト絶縁層の膜厚を薄くしてゲート絶縁容量を増加させる
には限界がある。
問題点を解決するだめの手段
本発明は液晶表示パネルの大型化にかかる上記の問題を
解決すべくなされるものであり、ゲート電極材料をＡＩ
にした場合に起こる電極表面の凹凸を抑え、ゲート電極
とソース電極間の短絡等の欠点を防ぐ構造を与えている
。
解決すべくなされるものであり、ゲート電極材料をＡＩ
にした場合に起こる電極表面の凹凸を抑え、ゲート電極
とソース電極間の短絡等の欠点を防ぐ構造を与えている
。
作 用
本発明におけるＴＰＴでは、ゲート電極としてＡｌを用
い、ゲート絶縁膜を作成する際に、ゲート電極表面を陽
極酸化して表面に酸化アルミニウム層を数十〜数百へ形
成しＭの表面を平担にすることにより、陽極ｉ化工程に
続く単層あるいは複層のゲート絶縁膜を堆積しても、ゲ
ート絶縁膜の膜厚の不均一が存在しない。
い、ゲート絶縁膜を作成する際に、ゲート電極表面を陽
極酸化して表面に酸化アルミニウム層を数十〜数百へ形
成しＭの表面を平担にすることにより、陽極ｉ化工程に
続く単層あるいは複層のゲート絶縁膜を堆積しても、ゲ
ート絶縁膜の膜厚の不均一が存在しない。
実施例
以下第１図に従い具体的な実施夕１］を説明する。
ガラス基板１１上に、ＴＰＴのゲート電極となるＡｌを
スパッタ法あるいは電子ビーム蒸着法を用いて１０００
Ａ蒸着した後１選択エツチングすることによりゲート電
極パターン１２を形成する。
スパッタ法あるいは電子ビーム蒸着法を用いて１０００
Ａ蒸着した後１選択エツチングすることによりゲート電
極パターン１２を形成する。
電極パターン１２の形成後、第２図に示す陽極酸化法を
用いてゲート電極１２上に酸化アルミニウム膜１３を２
００〜３００人形成する。この場合電解液３１としては
クエン酸、酒石酸ナトリウム等を用いる。３０はカソー
ド電極、３３は電圧源である。
用いてゲート電極１２上に酸化アルミニウム膜１３を２
００〜３００人形成する。この場合電解液３１としては
クエン酸、酒石酸ナトリウム等を用いる。３０はカソー
ド電極、３３は電圧源である。
続いてプラズマＣＶＤ法を用いてゲート絶縁層１４とし
て窒化シリコンを４０００人堆積し、続いて半導体層１
６であるアモルファスシリコン層をＳＯＯ人堆積し、Ａ
７をスパッタ法により１０００人堆積した後、選択エツ
チングを行いソース電極１６及びドレイン電極１７を形
成する。このようにして作成されたＴＰＴはゲート電極
であるＭの表面が酸化アルミニウム層で覆われている為
に、ＣＶＤ法あるいはスパッタ法を用いて絶縁膜を作成
し麺場合にみられる電極表面上の凹凸が無く、ゲート電
極とソース電極のショートを防ぐことが出来る。
て窒化シリコンを４０００人堆積し、続いて半導体層１
６であるアモルファスシリコン層をＳＯＯ人堆積し、Ａ
７をスパッタ法により１０００人堆積した後、選択エツ
チングを行いソース電極１６及びドレイン電極１７を形
成する。このようにして作成されたＴＰＴはゲート電極
であるＭの表面が酸化アルミニウム層で覆われている為
に、ＣＶＤ法あるいはスパッタ法を用いて絶縁膜を作成
し麺場合にみられる電極表面上の凹凸が無く、ゲート電
極とソース電極のショートを防ぐことが出来る。
陽極酸化には上述の電解液中で行うウェット法の他に０
２プラズマ中で酸化を行うプラズマ酸化法が知られてい
る。
２プラズマ中で酸化を行うプラズマ酸化法が知られてい
る。
次にこのプラズマ酸化法を用いて酸化アルミニウムを形
成した実施例を第３図に従い説明する。
成した実施例を第３図に従い説明する。
真空装置４１内に０２を流量５０ＳＣＣＭ導入し圧力を
５０ｍＴｏτｒとする。放電用高圧電圧源４２によるプ
ラズマ放電電圧は１Ｋｖである。試料４３（ゲート電極
１２の形成された基板１１）にはアース電位である真空
装置との間に数Ｖないし数十Ｖの正のバイアス電圧を印
加する。４４はノくイアスミ源、４５はカソード電極、
４６はアノード電極である。このようにして酸化アルミ
ニウム層を２００〜３００人形成する。以下の工程は前
述のウニ・ソト法と同様である。
５０ｍＴｏτｒとする。放電用高圧電圧源４２によるプ
ラズマ放電電圧は１Ｋｖである。試料４３（ゲート電極
１２の形成された基板１１）にはアース電位である真空
装置との間に数Ｖないし数十Ｖの正のバイアス電圧を印
加する。４４はノくイアスミ源、４５はカソード電極、
４６はアノード電極である。このようにして酸化アルミ
ニウム層を２００〜３００人形成する。以下の工程は前
述のウニ・ソト法と同様である。
このプラズマ陽極酸化を用いた他の実施例としてゲート
絶縁層１４として高誘電率材料であるＴ ａ ２０５
を用いる場合、Ｔａ２Ｏ５は反応性スノ（、フタ法を
用いて形成するのであるが、金属Ｔａ ターゲットの
スパッタガスとしてＡ１９反応性ガスとしてＱ２ を用
いる。まずｏ２ のみを真空装置内に導入し、ｏ２
プラズマを発生させ前述のプラズマ陽極酸化法と同様ゲ
ート電極のＡ１表面に酸化アルミニウムを形成した後、
真空を破ることなく、Ａτを装置内に導入し反応性スパ
ッタを行う事よりゲート絶縁膜を形成する。これにより
前記酸化アルミニウム層とゲート絶縁層でおるＴｌｋ２
０５ との界面準位密度が非常に低く経時変化の小さ
い特性の良好なＴＰＴを形成することが出来る。しかじ
ながら、ゲート絶縁膜をＴａ２Ｏ５のみで形成した場合
、Ｔ ａ ２０５ のり−り電流が大きい為にＴａ２
Ｏ５上に第２のゲート絶縁層として窒化シリコンあるい
は酸化シリコンをプラズマＣＶＤ法等で形成してもよい
。
絶縁層１４として高誘電率材料であるＴ ａ ２０５
を用いる場合、Ｔａ２Ｏ５は反応性スノ（、フタ法を
用いて形成するのであるが、金属Ｔａ ターゲットの
スパッタガスとしてＡ１９反応性ガスとしてＱ２ を用
いる。まずｏ２ のみを真空装置内に導入し、ｏ２
プラズマを発生させ前述のプラズマ陽極酸化法と同様ゲ
ート電極のＡ１表面に酸化アルミニウムを形成した後、
真空を破ることなく、Ａτを装置内に導入し反応性スパ
ッタを行う事よりゲート絶縁膜を形成する。これにより
前記酸化アルミニウム層とゲート絶縁層でおるＴｌｋ２
０５ との界面準位密度が非常に低く経時変化の小さ
い特性の良好なＴＰＴを形成することが出来る。しかじ
ながら、ゲート絶縁膜をＴａ２Ｏ５のみで形成した場合
、Ｔ ａ ２０５ のり−り電流が大きい為にＴａ２
Ｏ５上に第２のゲート絶縁層として窒化シリコンあるい
は酸化シリコンをプラズマＣＶＤ法等で形成してもよい
。
発明の効果
以上述べた構造を有するＴＰＴは、かかる液晶表示装置
の大型化に伴う陵線抵抗の増大の問題を解決することが
可能で、その技術的意義は大きい。
の大型化に伴う陵線抵抗の増大の問題を解決することが
可能で、その技術的意義は大きい。
第１図（Ａ）はゲート電極作成後プラズマＣＶＤ法を行
った場合のＴＦＴＯ平面構成図、第１図（Ｂ）は同（Ａ
）のＩ−Ｉ／線断面図、第２図はウェットの陽極酸化法
の概略図、第３図はプラズマ陽極酸化法の概略図、第４
図は従来のＴＰＴの基本的購成図、第５図はゲート電極
としてＭを用いた場合に、Ｍ表面に発生する凹凸の様子
を示したものの図である。 １１・・・・・・ガラス基板、１２・・・・・・アルミ
ニウムゲート電極、１３・・・・・・酸化アルミニウム
層、１４・・・・・・Ｔ ａ ２０６ゲ一ト絶縁層、１
６・・・・・・非単結晶半導体層１６・・・・・・ソー
ス電極、１７・・・・・・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 第４図 第５図
った場合のＴＦＴＯ平面構成図、第１図（Ｂ）は同（Ａ
）のＩ−Ｉ／線断面図、第２図はウェットの陽極酸化法
の概略図、第３図はプラズマ陽極酸化法の概略図、第４
図は従来のＴＰＴの基本的購成図、第５図はゲート電極
としてＭを用いた場合に、Ｍ表面に発生する凹凸の様子
を示したものの図である。 １１・・・・・・ガラス基板、１２・・・・・・アルミ
ニウムゲート電極、１３・・・・・・酸化アルミニウム
層、１４・・・・・・Ｔ ａ ２０６ゲ一ト絶縁層、１
６・・・・・・非単結晶半導体層１６・・・・・・ソー
ス電極、１７・・・・・・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 第４図 第５図
Claims (4)
- （１）絶縁性基板上に形成されたアルミニウムゲート電
極の表面を陽極酸化することにより形成した酸化アルミ
ニウム層と、前記アルミニウム酸化膜に積層した一層あ
るいは複数より成る絶縁膜を有するゲート絶縁層と、前
記ゲート絶縁層上に形成された非単結晶半導体層と、前
記非単結晶上に形成されるソース電極およびドレイン電
極パターンより成る薄膜トランジスタ。 - （２）アルミニウムゲート電極の表面を陽極酸化する方
法がプラズマ陽極酸化法によることを特徴とする特許請
求の範囲第１項記載の薄膜トランジスタ。 - （３）酸化アルミニウム層に続いて積層される絶縁膜が
Ｔａ＿２Ｏ＿５より成る特許請求の範囲第１項記載の薄
膜トランジスタ。 - （４）酸化アルミニウム層に続いて積層される絶縁膜が
プラズマ陽極酸化を行った装置中でプラズマ陽極酸化工
程に続く反応性スパッタ法を用いて形成したＴａ＿２Ｏ
＿５膜より成る特許請求の範囲第１項記載の薄膜トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143257A JPS63164A (ja) | 1986-06-19 | 1986-06-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143257A JPS63164A (ja) | 1986-06-19 | 1986-06-19 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164A true JPS63164A (ja) | 1988-01-05 |
| JPH0546990B2 JPH0546990B2 (ja) | 1993-07-15 |
Family
ID=15334539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143257A Granted JPS63164A (ja) | 1986-06-19 | 1986-06-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696011A (en) * | 1992-03-25 | 1997-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming an insulated gate field effect transistor |
| US6124155A (en) * | 1991-06-19 | 2000-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and thin film transistor and method for forming the same |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US6500703B1 (en) | 1993-08-12 | 2002-12-31 | Semicondcutor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US6607947B1 (en) | 1990-05-29 | 2003-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device with fluorinated layer for blocking alkali ions |
Citations (3)
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|---|---|---|---|---|
| JPS57153427A (en) * | 1981-03-17 | 1982-09-22 | Fujitsu Ltd | Manufacture of thin film device |
| JPS5991756U (ja) * | 1982-12-13 | 1984-06-21 | 三洋電機株式会社 | 液晶マトリクスパネル |
| JPS60244071A (ja) * | 1984-05-18 | 1985-12-03 | Fujitsu Ltd | マトリツクスアレイの製造方法 |
-
1986
- 1986-06-19 JP JP61143257A patent/JPS63164A/ja active Granted
Patent Citations (3)
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| JPS57153427A (en) * | 1981-03-17 | 1982-09-22 | Fujitsu Ltd | Manufacture of thin film device |
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| US6124155A (en) * | 1991-06-19 | 2000-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and thin film transistor and method for forming the same |
| US6166399A (en) * | 1991-06-19 | 2000-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix device including thin film transistors |
| US6847064B2 (en) | 1991-06-19 | 2005-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a thin film transistor |
| US6797548B2 (en) | 1991-06-19 | 2004-09-28 | Semiconductor Energy Laboratory Co., Inc. | Electro-optical device and thin film transistor and method for forming the same |
| US6335213B1 (en) | 1991-06-19 | 2002-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and thin film transistor and method for forming the same |
| US6756258B2 (en) | 1991-06-19 | 2004-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US6323069B1 (en) | 1992-03-25 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using light irradiation to form impurity regions |
| US6569724B2 (en) | 1992-03-25 | 2003-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect transistor and method for forming the same |
| US5696011A (en) * | 1992-03-25 | 1997-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming an insulated gate field effect transistor |
| US6887746B2 (en) | 1992-03-25 | 2005-05-03 | Semiconductor Energy Lab | Insulated gate field effect transistor and method for forming the same |
| US6500703B1 (en) | 1993-08-12 | 2002-12-31 | Semicondcutor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US6437366B1 (en) | 1993-08-12 | 2002-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US7381598B2 (en) | 1993-08-12 | 2008-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0546990B2 (ja) | 1993-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |