JPH04299316A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置に関し、
特に層間絶縁層のピンホールによる歩留り低下を防止す
る構造に関するものである。

【０００２】

【従来の技術】一般に、液晶表示装置は、カラーＴＶを
中心に開発や量産化が活発に進められている。これらの
技術動向を詳細に説明したものとして、日経ＢＰ社が発
行した「フラットパネル・ディスプレイ　　１９９１」
がある。この中には、色々な構造の液晶表示装置が開示
されているが、ここではＴＦＴを利用したアクティブ・
マトリックス液晶表示装置で以下に説明をしてゆく。

【０００３】このアクティブ・マトリックス液晶表示装
置は、例えば図１４の如き構成を有する。先ず透明な絶
縁性基板、例えばガラス基板（５１）がある。このガラ
ス基板（５１）上には、ＴＦＴの一構成要素となるゲー
ト（５２）および補助容量電極（５３）が、例えばＭｏ
−Ｔａ合金等より形成されている。更に全面にはＳｉＮ
ｘから成る膜（５４）を積層する。続いて前記ゲート（
５２）に対応するＳｉＮｘ膜（５４）上には、アモルフ
ァス・シリコン膜（５５）およびＮ＋型のアモルファス
・シリコン膜（５６）が積層され、この２層のアモルフ
ァス・シリコン膜（５５），（５６）の間には、半導体
保護膜（５７）が設けられている。続いてＮ＋型のアモ
ルファス・シリコン膜（５６）上には、それぞれソース
電極（５８）およびドレイン電極（５９）が、例えばＭ
ｏとＡｌの積層体で設けられている。更には前記補助容
量電極（５３）に対応する前記ＳｉＮｘ膜（５４）上に
、例えばＩＴＯより成る表示電極（６０）が設けられ、
前記ソース電極（５８）と電気的に接続されている。

【０００４】一方、図示していないが、前記ガラス基板
（５１）と対向して、ガラス基板が設けられ、このガラ
ス基板上に対向電極が設けられている。更に、この一対
のガラス基板間に液晶が注入され、液晶表示装置と成る
。

【０００５】

【発明が解決しようとする課題】以上の構成に於いて、
ゲート（５２）上のＳｉＮｘ膜（５４）にピンホール（
６１）が発生すると、このピンホール（６１）を介して
前記アモルファス・シリコンが前記ゲート（５２）に到
達し、ゲート（５２）とアモルファス・シリコン膜（５
５）が短絡する問題が有った。

【０００６】液晶表示装置は、近年３０万〜１００万画
素を有し、ますますこの画素数が増大する傾向にある。 しかしこの様な状況下で、１個の点欠陥さえ容認されず
、前記ピンホールが１つしか生じなくとも、歩留り低下
の大きな要因となる。

【０００７】

【課題を解決するための手段】本発明は、前述の課題に
鑑みて成され、複数のＴＦＴ（１）のゲート（３）の一
部には、このゲート（３）の上層に積層された絶縁層（
８）のピンホール（１０）よりも大きく且つこのピンホ
ールに対応する位置に設けられたピンホール（１３）を
有することで解決するものである。

【０００８】

【作用】ゲート（３）の上層に積層された絶縁層（８）
を形成した後、絶縁層（８）に生じたピンホール（１０
）を介して、前記ゲート（３）をエッチングする。その
結果、ゲート（３）には、絶縁層（８）のピンホール（
１０）と位置を同じにしたピンホール（１３）が設けら
れる。

【０００９】このピンホール（１３）は、オーバーエッ
チングされるので、ガラス基板（２）の表面が露出し、
絶縁層（８）のピンホールよりも大きく形成される。こ
の状態でアモルファス・シリコン膜（１１）を被着する
と、アモルファス・シリコンはピンホール（１０）を介
して、図１の如く、ピンホール（１３）の中央にアイラ
ンド状にポツンと点在するだけなので、アモルファス・
シリコン膜（１１）とゲート（３）とは、電気的に分離
される。

【００１０】

【実施例】以下に本発明について説明する。先ず構成を
図１を参照しながら詳述する。ここで図１は、図面の都
合上、３つに分割してあり、一番左側は、ＴＦＴ（１）
の構成を示し、中央は基板の右側および左側の端子領域
に形成されるドレイン端子の構成を示し、一番右側には
、基板の上側または／および下側の端子領域に形成され
るゲート端子の構成を示すものである。

【００１１】先ず透明な絶縁性基板（２）がある。ここ
でこの基板（２）は、例えばガラス基板である。このガ
ラス基板（２）上には、Ｃｒが５００Å、Ｆｅが１％入
ったＣｕが１５００Å積層されて、ゲート（３）および
補助容量電極（４）が設けられている。またゲート（３
）と一体となり、前記基板（２）のゲート端子（５）へ
延在されたゲートライン（６）が設けられ、ゲート端子
（５）の表面で電気的に接続されている。またドレイン
端子（７）とゲート端子（５）は、基板（２）の周辺に
設けられ、ここではＩＴＯにより成っている。

【００１２】続いて、プラズマＣＶＤ法により全面にシ
リコン窒化膜ＳｉＮｘ（８）が設けられている。ここで
ＳｉＮｘ膜（８）は、ドレイン端子（７）の一表面を覆
うこと無く、ドレインライン（９）とのコンタクトを達
成できる構成になっている。またゲート端子（５）では
、後述のピンホール（１０）のエッチング時に、ゲート
ラインがエッチングされないようにゲートライン（６）
とのコンタクト領域まで覆っている。

【００１３】以上までの説明に於いて、前記ＳｉＮｘ膜
（８）とゲート（３）に、本発明のポイントとなる一構
成がある。一般にラインでは、歩留りを向上させるため
に、ピンホール等を無くすように努力している。しかし
このピンホールやゴミの付着等は、工場内のクリーン度
を向上させてもゼロにすることは非常に難しい。

【００１４】例えばＳｉＮｘ膜（８）をＣＶＤ成膜する
と仮定した時、この工程には、ガラス基板の挿入、真空
排気、加熱、移動、ガスの調整、成膜、移動、冷却、大
気解放およびガラス基板の取り出しと多数の工程を経由
する。そのためこの工程の１つでも問題が有れば、ピン
ホールが発生し易くなる。このピンホール（１０）が、
ゲート（３）やゲートライン（６）および補助容量電極
（４）上に発生すると、上層に形成された導電体と短絡
する。例えばゲート（３）は、アモルファス・シリコン
膜（１１）と短絡し、ＴＦＴが全く動作しなくなったり
、動作特性が悪化したりする。ゲートライン（６）は、
上層のドレインライン（９）と交差するので、この交差
領域で短絡し、両者がどちらか一方の電圧に固定され、
このライン上のＴＦＴが全てＯＮあるいはＯＦＦしたり
する問題を有する。また補助容量電極（４）は、表示電
極（１２）と短絡し、所定の表示をしない問題を有する
。

【００１５】そのため、このピンホール（１０）を介し
て、ゲート（３）やゲートライン（６）および補助容量
電極（４）をエッチングし、ピンホール（１３）を形成
する。図１では、ゲート（３）上にピンホール（１０）
が生じた場合を示し、オーバーエッチングによりＳｉＮ
ｘ膜（８）のピンホール（１０）より大きくピンホール
（１３）を形成し、且つガラス基板（２）の表面を露出
させている。

【００１６】エッチングは、湿式の方が好ましく、例え
ば硝酸第２セリウム・アンモニウムとＨＣｌＯ４等を含
んだエッチング液を使用する。この結果、ＳｉＮｘ膜（
８）上に、導電材料、例えばアモルファス・シリコンや
Ａｌ等の金属を被着しても、ピンホール（１０）を介し
てガラス基板（２）表面に被着される導電材料は、ゲー
ト（３）、ゲートライン（６）および補助容量電極（４
）と接触せず、短絡を防止できる。

【００１７】続いて前記ＳｉＮｘ膜（８）上のＴＦＴ（
１）に対応する領域には、アモルファス・シリコン膜（
１１）およびＮ＋型のアモルファス・シリコン膜（１４
）が積層されている。またソース電極（１５）およびド
レイン電極（１６）との接着のために、シリコン膜（１
４）上にはＣｒ膜（１７）が積層されている。またアモ
ルファス・シリコン膜（１１）のソースおよびドレイン
から信号を取り出すために、Ｎ＋型のアモルファス・シ
リコン膜（１４）とＣｒ膜（１７）のチャンネル領域は
エッチングにより除去されている。

【００１８】更に、上層にはドレイン電極（１６）、こ
のドレイン電極（１６）と一体のドレインライン（９）
、ソース電極（１５）およびこのソース電極（１５）と
一体の表示電極（１２）にそれぞれ対応する領域に、Ｉ
ＴＯ膜（１８）が設けられる。そして前記ドレイン電極
、このドレイン電極と一体のドレインラインおよびソー
ス電極上には、ＩＴＯ膜（１８）の抵抗値を低下させる
ために、Ｃｒ膜（１９）とＦｅを約１％含んだＣｕ膜（
２０）を順に積層させている。ただし表示電極（１２）
上には、被着させない。

【００１９】以下は図示していないが上層には、例えば
ポリイミド等から成る配向膜が設けられている。一方、
ガラス基板（２）と対をなす対向ガラス基板が設けられ
、この対向ガラス基板には、ＴＦＴと対応する位置に遮
光膜が設けられ、対向電極が設けられる。更には、前述
の配向膜が設けられる。更には、この一対のガラス基板
間にスペーサが設けられ、周辺を封着材で封着し、注入
孔より液晶が注入されて本装置が得られる。

【００２０】

【発明の効果】以上の説明から明らかな様に、ゲート上
の絶縁層にピンホールが形成されても、ゲートに絶縁層
のピンホールと対応する位置に、ガラス基板表面が露出
し且つ大きなピンホールを形成することで、ゲートとア
モルファス・シリコン膜の短絡を防止できる。同様にゲ
ートラインとドレインラインのクロス部の短絡を防止で
きる。

【００２１】従って短絡によって生じるＴＦＴの動作停
止や誤動作を防止でき、歩留りを向上できる。更には、
ゲートラインとゲート端子の接続部は、絶縁層で覆われ
ているため、このピンホールのエッチングの際に、ゲー
トラインがエッチングされず、歩留りの低下を防止でき
る。

【図面の簡単な説明】

【図１】本発明の液晶表示装置の断面図である。

【図２】従来の液晶表示装置の断面図である。

【符号の説明】

（１）　　ＴＦＴ （２）　　ガラス基板 （３）　　ゲート （５）　　ゲート端子 （６）　　ゲートライン （８）　　ＳｉＮｘ膜 （１０）　　ピンホール （１１）　　アモルファス・シリコン膜（１３）　　ピ
ンホール

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　透明な絶縁性基板上に複数のゲートラ
   インおよび複数のドレインラインが形成され、この交点
   にはＴＦＴのスイッチング素子と表示電極が形成された
   液晶表示装置において、前記複数のＴＦＴのゲートの一
   部には、このゲートの上層に積層された絶縁層のピンホ
   ールよりも大きく且つこのピンホールに対応する位置に
   設けられたピンホールを有する事を特徴とした液晶表示
   装置。
2. 【請求項２】　　前記ゲートのピンホールには、前記Ｔ
   ＦＴの活性層を構成する半導体材料が前記ゲートと電気
   的に分離された状態で形成される請求項１記載の液晶表
   示装置。
3. 【請求項３】　　透明な絶縁性基板と、この絶縁性基板
   上に形成された複数のゲート、このゲートと一体の複数
   のゲートラインおよびこの複数のゲートの近傍に設けら
   れた複数の補助容量電極と、前記複数のゲート、前記複
   数のゲートラインおよび前記複数の補助容量電極上を少
   なくとも覆う絶縁層と、前記複数のゲートに対応する前
   記絶縁層上に積層された半導体材料よりなる活性層、半
   導体材料よりなるコンタクト層と、前記コンタクト層の
   ソースおよびドレインに対応する領域上に形成されたソ
   ース電極、ドレイン電極およびこのドレイン電極と電気
   的に接続されたドレインラインと、前記ソース電極と電
   気的に接続され、前記補助容量電極上に延在された透明
   電極材料よりなる複数の表示電極とを少なくとも有する
   液晶表示装置において、前記複数のゲートの一部には、
   このゲートの上層に積層された絶縁層のピンホールより
   も大きく且つこのピンホールに対応する位置に設けられ
   たピンホールを有し、このゲートのピンホールには、前
   記半導体材料が前記ゲートと電気的に分離された状態で
   形成されることを特徴とした液晶表示装置。