JP2533718B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関し、特にチャネル・コンダンダクタンス（ｃ
ｈａｎｎｅｌ ｃｏｎｄｕｃｔａｎｃｅ）、つまり電流
の通路であるチャネル層の導電率（抵抗の逆数）を向上
させるに適当な薄膜トランジスタの製造方法に関する。
造方法に関し、特にチャネル・コンダンダクタンス（ｃ
ｈａｎｎｅｌ ｃｏｎｄｕｃｔａｎｃｅ）、つまり電流
の通路であるチャネル層の導電率（抵抗の逆数）を向上
させるに適当な薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来、この種の薄膜を使用した多数のキ
ャリア（電流を運ぶ電子ホールやイオン）素子としての
薄膜トランジスタを若干の種類について側断面図で開示
する。図９乃至図１３は第１乃至第５の従来例である。
図９及び図１０は、能動層として使用される半導体層
と、同一の方向にソース電極／ドレイン電極，絶縁層及
びゲート電極を重畳形成した同一平面上（ｃｏｐｌａｎ
ａｒ）型を表している。図１１及び図１２は、ゲート電
極と、ソース電極及びドレイン電極とが半導体層と反対
方向に置かれている千鳥（ｓｔａｇｇｅｒｅｄ）型を示
したものである。図１３は、ゲート電極上に絶縁層及び
半導体層が置かれた反転千鳥（ｉｎｖｅｒｔｅｄ ｓｔ
ａｇｇｅｒｅｄ）型を表したものである。半導体層の材
料としては、ＣｄＳ，ＣｄＳｅ，ＣｄＳＳｅ等を用いる
ことができ、これらをＣＣｌ２融剤を使用して不活性ガ
スまたは小量の酸素を含む不活性ガスの中で、５７０°
〜６００°で焼結する（ｓｉｎｔｅｒｉｎｇ）方法が広
く用いられる。その他に、半導体層の材料としては、Ｔ
ｅＩｎＳｂ，ＳｎＯ２，Ｉｎ２Ｏ３などが使用される。
絶縁層の材料としては、有機材料であるニトロセルロー
ズ（ｎｉｔｒｏｃｅｌｌｕｌｏｓｅ），グリセリル・モ
ノステアリン酸塩（ｇｌｙｃｅｒｙｌ ｍｏｎｏｓｔｅ
ａｒａｔｅ），Ｑ−ｒａｃ（Ｔｒａｎ ｓｅｎｅ Ｃ
ｏ．，Ｉｎｃ．製）と、無機材料であるＢａＴｉＯ３，
ＳｉＯ２，シリケイト・セメント（ｓｉｌｉｃａｔｅ
ｃｅｍｅｎｔ）が使用される。各電極の材料としては、
Ａｕペースト，Ｓｎ，Ｓｎ−Ｇａ（５〜１０％Ｓｕ）の
合金及びＩｎのアマルガムなどが使用される。
ャリア（電流を運ぶ電子ホールやイオン）素子としての
薄膜トランジスタを若干の種類について側断面図で開示
する。図９乃至図１３は第１乃至第５の従来例である。
図９及び図１０は、能動層として使用される半導体層
と、同一の方向にソース電極／ドレイン電極，絶縁層及
びゲート電極を重畳形成した同一平面上（ｃｏｐｌａｎ
ａｒ）型を表している。図１１及び図１２は、ゲート電
極と、ソース電極及びドレイン電極とが半導体層と反対
方向に置かれている千鳥（ｓｔａｇｇｅｒｅｄ）型を示
したものである。図１３は、ゲート電極上に絶縁層及び
半導体層が置かれた反転千鳥（ｉｎｖｅｒｔｅｄ ｓｔ
ａｇｇｅｒｅｄ）型を表したものである。半導体層の材
料としては、ＣｄＳ，ＣｄＳｅ，ＣｄＳＳｅ等を用いる
ことができ、これらをＣＣｌ２融剤を使用して不活性ガ
スまたは小量の酸素を含む不活性ガスの中で、５７０°
〜６００°で焼結する（ｓｉｎｔｅｒｉｎｇ）方法が広
く用いられる。その他に、半導体層の材料としては、Ｔ
ｅＩｎＳｂ，ＳｎＯ２，Ｉｎ２Ｏ３などが使用される。
絶縁層の材料としては、有機材料であるニトロセルロー
ズ（ｎｉｔｒｏｃｅｌｌｕｌｏｓｅ），グリセリル・モ
ノステアリン酸塩（ｇｌｙｃｅｒｙｌ ｍｏｎｏｓｔｅ
ａｒａｔｅ），Ｑ−ｒａｃ（Ｔｒａｎ ｓｅｎｅ Ｃ
ｏ．，Ｉｎｃ．製）と、無機材料であるＢａＴｉＯ３，
ＳｉＯ２，シリケイト・セメント（ｓｉｌｉｃａｔｅ
ｃｅｍｅｎｔ）が使用される。各電極の材料としては、
Ａｕペースト，Ｓｎ，Ｓｎ−Ｇａ（５〜１０％Ｓｕ）の
合金及びＩｎのアマルガムなどが使用される。
【０００３】上述した薄膜トランジスタの種類の中で、
本発明に適用される従来例のインバーテッド・スタガー
ド（反転千鳥）型の薄膜トランジスタの製造工程を図１
４〜図１９と順を追って説明する。図１４に示すよう
に、絶縁性透明基板１を設けた後、この絶縁性透明基板
１の上にゲート電極用の金属を蒸着し、この金属をパタ
ーニングしてゲート電極２を形成する。ついで、図１５
に表すように、ゲート電極２と絶縁性透明基板１の露出
された全表面にわってゲート電極２を絶縁するための絶
縁層３を形成した後、図１６に示すように、その絶縁層
３の上にチャネル層としての半導体層４と、以後に形成
されるソース／ドレイン電極と半導体層４間のコンタク
ト抵抗を減少させるための所定導電型の不純物のイオン
がドープされた所定の導電型の（ｎ型またはｐ型）の半
導体層５を順次形成する。そして、図１７に示すよう
に、半導体層４と所定導電型の半導体層５とをパターニ
ングして両側エッジの不必要な部分を除去する。この
時、パターニングされた所定の導電型の半導体層５と半
導体層４の側面は露出されるようにする。
本発明に適用される従来例のインバーテッド・スタガー
ド（反転千鳥）型の薄膜トランジスタの製造工程を図１
４〜図１９と順を追って説明する。図１４に示すよう
に、絶縁性透明基板１を設けた後、この絶縁性透明基板
１の上にゲート電極用の金属を蒸着し、この金属をパタ
ーニングしてゲート電極２を形成する。ついで、図１５
に表すように、ゲート電極２と絶縁性透明基板１の露出
された全表面にわってゲート電極２を絶縁するための絶
縁層３を形成した後、図１６に示すように、その絶縁層
３の上にチャネル層としての半導体層４と、以後に形成
されるソース／ドレイン電極と半導体層４間のコンタク
ト抵抗を減少させるための所定導電型の不純物のイオン
がドープされた所定の導電型の（ｎ型またはｐ型）の半
導体層５を順次形成する。そして、図１７に示すよう
に、半導体層４と所定導電型の半導体層５とをパターニ
ングして両側エッジの不必要な部分を除去する。この
時、パターニングされた所定の導電型の半導体層５と半
導体層４の側面は露出されるようにする。
【０００４】それから、図１８に示すように、露出され
た全ての表面にわたってソース／ドレイン電極を形成す
るための金属６を形成する。しかる後に、図１９に示す
ように、金属６と所定導電型の半導体層５とをパターニ
ングして所定導電型の半導体層５の中の、ゲート電極２
の上側に該当する部分を除去し、金属６の中の不必要な
両側エッジ部分を除去する。したがって、半導体層４の
上にスルー・ホール（ｔｈｒｏｕｇｈ ｈｏｌｅ）領域
７が形成され、ソース電極６ａとドレイン電極６ｂとが
形成される。このとき、金属６の両側エッジ部分に露出
された半導体層４及び所定導電型の半導体層５の側面が
覆われるようにして除去される。最後に、露出されたソ
ース電極６ａとドレイン電極６ｂとスルー・ホール領域
７に相当する半導体層４の全ての表面上にわたって、保
護用の絶縁層８を形成する。
た全ての表面にわたってソース／ドレイン電極を形成す
るための金属６を形成する。しかる後に、図１９に示す
ように、金属６と所定導電型の半導体層５とをパターニ
ングして所定導電型の半導体層５の中の、ゲート電極２
の上側に該当する部分を除去し、金属６の中の不必要な
両側エッジ部分を除去する。したがって、半導体層４の
上にスルー・ホール（ｔｈｒｏｕｇｈ ｈｏｌｅ）領域
７が形成され、ソース電極６ａとドレイン電極６ｂとが
形成される。このとき、金属６の両側エッジ部分に露出
された半導体層４及び所定導電型の半導体層５の側面が
覆われるようにして除去される。最後に、露出されたソ
ース電極６ａとドレイン電極６ｂとスルー・ホール領域
７に相当する半導体層４の全ての表面上にわたって、保
護用の絶縁層８を形成する。
【０００５】図１９に示すように完成された従来例のイ
ンバーテッド・スタガード型の薄膜トランジスタの動作
を説明する。ゲート電極２に約＋１０Ｖの電圧が印加さ
れると、絶縁層３上の半導体層４と絶縁層３との界面に
電子が生成されて、半導体層４内にチャネルが形成され
る。このとき、ソース電極６ａとドレイン電極６ｂとの
間に、約＋１０Ｖの電圧を印加すると、チャネルに電流
が流れる。この電流の経路（ｐａｔｈ）は次の通りであ
る。電流は、ソース電極６ａから始まり、所定導電型の
半導体層５を通過し、半導体層４と絶縁層３との界面に
沿って流れた後、さらに所定導電型の半導体層５を通し
てドレイン電極６ｂに流れる。
ンバーテッド・スタガード型の薄膜トランジスタの動作
を説明する。ゲート電極２に約＋１０Ｖの電圧が印加さ
れると、絶縁層３上の半導体層４と絶縁層３との界面に
電子が生成されて、半導体層４内にチャネルが形成され
る。このとき、ソース電極６ａとドレイン電極６ｂとの
間に、約＋１０Ｖの電圧を印加すると、チャネルに電流
が流れる。この電流の経路（ｐａｔｈ）は次の通りであ
る。電流は、ソース電極６ａから始まり、所定導電型の
半導体層５を通過し、半導体層４と絶縁層３との界面に
沿って流れた後、さらに所定導電型の半導体層５を通し
てドレイン電極６ｂに流れる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来技術は次のような問題点が発生した。図２０に
示すように、ソース電極及びドレイン電極はチャネルで
ある半導体層と広い面にわたって接触する。したがっ
て、所定導電型の半導体層５と半導体層４との間のコン
タクト抵抗と、ソース電極乃びドレイン電極と所定導電
型の半導体層５との間のコンタクト抵抗を比較すると
き、ソース電極及びドレイン電極側で半導体層４の垂直
方向の直列抵抗Ｒｓは非常に大きく存在する。これと反
対にチャネル導電率の値は減少して、チャネルにおいて
は電圧降下が発生する。したがって、ソース電極とドレ
イン電極との間には、実際に印加した電圧より低い電圧
が現れるので、薄膜トランジスタの動作特性を低下させ
る要因になる。ここにおいて、本発明は、上述の課題を
除去するためになされたもので、ソース電極とドレイン
電極とをチャネル層である半導体層の側面にのみ接触さ
せるように形成して、チャネルにおける直列抵抗を減少
してチャネル導電率を向上させる薄膜トランジスタの製
造方法を提供することを目的とする。
うな従来技術は次のような問題点が発生した。図２０に
示すように、ソース電極及びドレイン電極はチャネルで
ある半導体層と広い面にわたって接触する。したがっ
て、所定導電型の半導体層５と半導体層４との間のコン
タクト抵抗と、ソース電極乃びドレイン電極と所定導電
型の半導体層５との間のコンタクト抵抗を比較すると
き、ソース電極及びドレイン電極側で半導体層４の垂直
方向の直列抵抗Ｒｓは非常に大きく存在する。これと反
対にチャネル導電率の値は減少して、チャネルにおいて
は電圧降下が発生する。したがって、ソース電極とドレ
イン電極との間には、実際に印加した電圧より低い電圧
が現れるので、薄膜トランジスタの動作特性を低下させ
る要因になる。ここにおいて、本発明は、上述の課題を
除去するためになされたもので、ソース電極とドレイン
電極とをチャネル層である半導体層の側面にのみ接触さ
せるように形成して、チャネルにおける直列抵抗を減少
してチャネル導電率を向上させる薄膜トランジスタの製
造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、絶縁性の透明基板上に所定の長さ
を有するゲート電極を形成するステップと、露出された
全表面にわたってゲート電極を絶縁するための絶縁層及
びチャネル層を形成するための半導体層を順次形成する
ステップと、半導体層上にフォトレジストを塗布した後
ゲート電極をフォトマスクとして背面から基板を露光し
てフォトレジストパターンを形成するステップと、この
フォトレジスト・パターンの底面幅を所望の大きさにす
るために上記フォトレジストパターンをベーキングして
流動化させるステップと、このフォトレジストパターン
をマスクとして上記半導体層をエッチングしてチャネル
層としての、傾斜した側壁を有する半導体層パターンを
形成するステップと、露出された全表面にわたって所定
の導電型の半導体層の不純物がドープされた所定導電型
の半導体層を形成するステップと、所定導電型の半導体
層上にソース電極及びドレイン電極を形成するための金
属層を形成し、この金属層にフォトマスク工程及びエッ
チング工程を行ってゲート電極上層に相当する部分及び
両側エッジ部分を除去することにより、ソース電極及び
ドレイン電極としての金属パターンを形成するステップ
と、この金属パターンをマスクとして所定導電型の半導
体をエッチングして前記半導体層パターン上に位置され
る電極とのコンタクトのためのスルーホールを形成する
ステップと、ソース電極及びドレイン電極，絶縁層及び
半導体層のパターンの露出された全表面上にわたって保
護用絶縁膜を形成するステップと、を備える。
め、本発明によれば、絶縁性の透明基板上に所定の長さ
を有するゲート電極を形成するステップと、露出された
全表面にわたってゲート電極を絶縁するための絶縁層及
びチャネル層を形成するための半導体層を順次形成する
ステップと、半導体層上にフォトレジストを塗布した後
ゲート電極をフォトマスクとして背面から基板を露光し
てフォトレジストパターンを形成するステップと、この
フォトレジスト・パターンの底面幅を所望の大きさにす
るために上記フォトレジストパターンをベーキングして
流動化させるステップと、このフォトレジストパターン
をマスクとして上記半導体層をエッチングしてチャネル
層としての、傾斜した側壁を有する半導体層パターンを
形成するステップと、露出された全表面にわたって所定
の導電型の半導体層の不純物がドープされた所定導電型
の半導体層を形成するステップと、所定導電型の半導体
層上にソース電極及びドレイン電極を形成するための金
属層を形成し、この金属層にフォトマスク工程及びエッ
チング工程を行ってゲート電極上層に相当する部分及び
両側エッジ部分を除去することにより、ソース電極及び
ドレイン電極としての金属パターンを形成するステップ
と、この金属パターンをマスクとして所定導電型の半導
体をエッチングして前記半導体層パターン上に位置され
る電極とのコンタクトのためのスルーホールを形成する
ステップと、ソース電極及びドレイン電極，絶縁層及び
半導体層のパターンの露出された全表面上にわたって保
護用絶縁膜を形成するステップと、を備える。
【０００８】
【作用】本発明は、上記のような薄膜トランジスタの製
造方法であるから、ソース電極及びドレイン電極が、ａ
−Ｓｉ：Ｈパターンの傾斜した側面及び上面の一部で接
続されるので、ゲート電圧によって絶縁膜と半導体層
（ａ−Ｓｉ：Ｈ）の境界面に沿って発生するチャネル領
域が、半導体層の傾斜した側面でソース電極及びドレイ
ン電極に、より広い接続（接触）面積で直接的に繋がる
ように形成されるので膜厚方向の直列抵抗Ｒｓは発生し
ない。この結果、チャネル導電率が大きくなり、チャネ
ル電圧降下が発生せず、薄膜トランジスタの動作特性の
低下を防ぎ且つ薄膜トランジスタの信頼性を向上させる
ことができる。
造方法であるから、ソース電極及びドレイン電極が、ａ
−Ｓｉ：Ｈパターンの傾斜した側面及び上面の一部で接
続されるので、ゲート電圧によって絶縁膜と半導体層
（ａ−Ｓｉ：Ｈ）の境界面に沿って発生するチャネル領
域が、半導体層の傾斜した側面でソース電極及びドレイ
ン電極に、より広い接続（接触）面積で直接的に繋がる
ように形成されるので膜厚方向の直列抵抗Ｒｓは発生し
ない。この結果、チャネル導電率が大きくなり、チャネ
ル電圧降下が発生せず、薄膜トランジスタの動作特性の
低下を防ぎ且つ薄膜トランジスタの信頼性を向上させる
ことができる。
【０００９】
【実施例】以下、図１乃至図７を参照して、本発明の実
施例についてを詳細に説明する。図１に示すように、絶
縁性の透明基板としてのガラス基板１１を設けた後、金
属層、例えばアルミニウムＡｌを熱蒸着法（ｔｈｅｒｍ
ａｌ ｖａｐｏｒａｔｉｏｎ ｍｅｔｈｏｄ）により、
５００Ａ（オングストローム、以下同じ）〜２０００Ａ
の厚さで蒸着する。そして、このアルミニウムＡｌをパ
ターニングして、所定の長さを有するゲート電極１２を
形成する。このゲート電極１２の物質として、アルミニ
ウムＡｌの他にクロム（ｃｈｒｏｍｉｕｍ）Ｃｒ，チタ
ン（ｔｉｔａｎｉｕｍ）Ｔｉ，モリブデンＭｏ，タング
ステンＷなどを使用することもある。また、所定導電型
の不純物が添加されたポリシリコンを使用することもあ
る。また、絶縁性の透明基板として石英を使用すること
もある。金属蒸着方法以外の方法として電子ビーム蒸着
法またはスパッタリング法を使用することもある。
施例についてを詳細に説明する。図１に示すように、絶
縁性の透明基板としてのガラス基板１１を設けた後、金
属層、例えばアルミニウムＡｌを熱蒸着法（ｔｈｅｒｍ
ａｌ ｖａｐｏｒａｔｉｏｎ ｍｅｔｈｏｄ）により、
５００Ａ（オングストローム、以下同じ）〜２０００Ａ
の厚さで蒸着する。そして、このアルミニウムＡｌをパ
ターニングして、所定の長さを有するゲート電極１２を
形成する。このゲート電極１２の物質として、アルミニ
ウムＡｌの他にクロム（ｃｈｒｏｍｉｕｍ）Ｃｒ，チタ
ン（ｔｉｔａｎｉｕｍ）Ｔｉ，モリブデンＭｏ，タング
ステンＷなどを使用することもある。また、所定導電型
の不純物が添加されたポリシリコンを使用することもあ
る。また、絶縁性の透明基板として石英を使用すること
もある。金属蒸着方法以外の方法として電子ビーム蒸着
法またはスパッタリング法を使用することもある。
【００１０】そして、図２に示すように、露出されたゲ
ート電極１２，ガラス基板１１上にゲート電極１２を絶
縁するための絶縁層として非晶質窒化シリコン（ａ−Ｓ
ｉＮ：Ｈ）１３をＰＥＣＶＤ（Plasma Enhanced Vapour
Deposition ）方法またはＣＶＤスパッタリング法によ
り５００Ａ〜２００Ａの厚さで蒸着する。この絶縁層の
物質として、ａ−ＳｉＮ：Ｈ以外にａ−ＳｉＯx Ｎy ：
ＨＳｉＯ2 ，Ａｌ2 Ｏ3 + ＳｉＮ，Ａｌ2 Ｏ3 ＋ＳｉＯ
2 ，Ｔａ2 Ｏ5 ＋ＳｉＮ，Ｔａ2Ｏ5 ＋ＳｉＯ2 等を使
用することもあり、誘電体も使用可能である。１３のａ
−ＳｉＮ：Ｈ上にチャネルを形成するための半導体層と
してＰＥＣＶＤ，ＬＰ（low pressure）ＣＶＤ及びＣＶ
Ｄのいずれかを用いて１０００Ａ〜１μｍの厚さで非晶
質シリコン（ａ−Ｓｉ：Ｈ）１４を蒸着する。この半導
体層の物質としてａ−Ｓｉ：Ｈの代わりにポリシリコ
ン，ＣｄＳｅ，ＣｄＳ，ＣｄＳＳｅを使用することもあ
る。１４のａ−Ｓｉ：Ｈ上にフォトレジスト１５をスピ
ンコート法により１μｍ〜３μｍの厚さで塗布する。図
３に示すように、ガラス基板１１の背面側からゲート電
極１２をフォトマスクとしてフォトレジスト１５を背面
基板露光（back substrate exposure ）させてフォトレ
ジストパターン１５ａを形成する。一般に、背面基板露
出をするときに、ゲート電極１２の長さより短い底面の
幅を有するフォトレジストパターン１５ｂが形成され
る。所望する底面の幅を有するフォトレジストパターン
１５ａを得るために、フォトレジストパターン１５ａを
１００℃〜３００℃の温度でベーキングし、外方に流動
（baking flowing）させることができる。この流動化に
よってフォトレジストパターン１５ａの側面は図３に示
すような傾斜した面になる。
ート電極１２，ガラス基板１１上にゲート電極１２を絶
縁するための絶縁層として非晶質窒化シリコン（ａ−Ｓ
ｉＮ：Ｈ）１３をＰＥＣＶＤ（Plasma Enhanced Vapour
Deposition ）方法またはＣＶＤスパッタリング法によ
り５００Ａ〜２００Ａの厚さで蒸着する。この絶縁層の
物質として、ａ−ＳｉＮ：Ｈ以外にａ−ＳｉＯx Ｎy ：
ＨＳｉＯ2 ，Ａｌ2 Ｏ3 + ＳｉＮ，Ａｌ2 Ｏ3 ＋ＳｉＯ
2 ，Ｔａ2 Ｏ5 ＋ＳｉＮ，Ｔａ2Ｏ5 ＋ＳｉＯ2 等を使
用することもあり、誘電体も使用可能である。１３のａ
−ＳｉＮ：Ｈ上にチャネルを形成するための半導体層と
してＰＥＣＶＤ，ＬＰ（low pressure）ＣＶＤ及びＣＶ
Ｄのいずれかを用いて１０００Ａ〜１μｍの厚さで非晶
質シリコン（ａ−Ｓｉ：Ｈ）１４を蒸着する。この半導
体層の物質としてａ−Ｓｉ：Ｈの代わりにポリシリコ
ン，ＣｄＳｅ，ＣｄＳ，ＣｄＳＳｅを使用することもあ
る。１４のａ−Ｓｉ：Ｈ上にフォトレジスト１５をスピ
ンコート法により１μｍ〜３μｍの厚さで塗布する。図
３に示すように、ガラス基板１１の背面側からゲート電
極１２をフォトマスクとしてフォトレジスト１５を背面
基板露光（back substrate exposure ）させてフォトレ
ジストパターン１５ａを形成する。一般に、背面基板露
出をするときに、ゲート電極１２の長さより短い底面の
幅を有するフォトレジストパターン１５ｂが形成され
る。所望する底面の幅を有するフォトレジストパターン
１５ａを得るために、フォトレジストパターン１５ａを
１００℃〜３００℃の温度でベーキングし、外方に流動
（baking flowing）させることができる。この流動化に
よってフォトレジストパターン１５ａの側面は図３に示
すような傾斜した面になる。
【００１１】フォトレジストパターン１５ａをエッチン
グ用マスクとして非晶質シリコン（ａ−Ｓｉ：Ｈ）１４
を反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）法でエッチングしてチャネル層とし
てａ−Ｓｉ：Ｈ パターン１４ａを形成した後、フォト
レジストパターン１５ａを除去する。このａ−Ｓｉ：Ｈ
１４ａの代わりにポリシリコンを使用することもあ
る。反応性イオンエッチング用ガスとしてＣＦ４＋
Ｏ２，ＣＣｌ２Ｆ２＋Ｏ２，ＳＦ６＋Ｏ２，ＣＣｌ４＋
Ｏ２等が使用される。エッチング用ガスに酸素（Ｏ２）
が加えられることによって半導体層と一緒にフォトレジ
ストの一部も除去される。この結果、エッチングされた
ａ−Ｓｉ：Ｈ １４ａは碩封した形状を有するようにな
る。このとき、フォトレジストパターン１５ａの幅は、
ゲート電極１２の長さに近似するようにするのが望まし
い。
グ用マスクとして非晶質シリコン（ａ−Ｓｉ：Ｈ）１４
を反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）法でエッチングしてチャネル層とし
てａ−Ｓｉ：Ｈ パターン１４ａを形成した後、フォト
レジストパターン１５ａを除去する。このａ−Ｓｉ：Ｈ
１４ａの代わりにポリシリコンを使用することもあ
る。反応性イオンエッチング用ガスとしてＣＦ４＋
Ｏ２，ＣＣｌ２Ｆ２＋Ｏ２，ＳＦ６＋Ｏ２，ＣＣｌ４＋
Ｏ２等が使用される。エッチング用ガスに酸素（Ｏ２）
が加えられることによって半導体層と一緒にフォトレジ
ストの一部も除去される。この結果、エッチングされた
ａ−Ｓｉ：Ｈ １４ａは碩封した形状を有するようにな
る。このとき、フォトレジストパターン１５ａの幅は、
ゲート電極１２の長さに近似するようにするのが望まし
い。
【００１２】そして、図４に示すように、ａ−Ｓｉ：Ｈ
１４ａ及びａ−ＳｉＮ：Ｈ １３の露出された表面上
に高濃度のＮ型（Ｎ+ 型）の不純物イオンがドープされ
たＮ+ 型の非晶質シリコン（Ｎ+ ａ−Ｓｉ：Ｈ） １６
をＰＥＣＶＤ，光ＣＶＤ，ＬＰＣＶＤを用いて２００Ａ
〜１０００Ａの厚さで蒸着する。このＮ+ ａ−Ｓｉ：Ｈ
１６を形成するためのガスとしてＰｈ3 ＋( ＳｉＨ4o
rＳｉ2 Ｈ6 ）＋Ｈ2 Ｏを使用する。このＮ+ ａ−Ｓ
ｉ：Ｈ １６は、半導体層であるａ−Ｓｉ：Ｈ １４ａ
と、それ以後に形成される金属のソース電極とドレイン
電極との接合抵抗を最小にするための抵抗コンタクト
（Ohm contact ）層として使用される。抵抗コンタクト
層によりソース電極とドレイン電極とａ−Ｓｉ：Ｈ １
４との間の接触電位差は一定となる。Ｎ+ ａ−Ｓｉ：Ｈ
１６を形成した直後、抵抗コンタクト層の特性を良好
にするために、２００℃〜３００℃の温度で窒素
（Ｎ2 ）と、水素（Ｈ2 ）及びアルゴン（Ａｒ）の雰囲
気を有する炉(furnace) 及びオーブン(oven)でアニーリ
ング工程をも行なう。しかし、この工程は必ずしも必要
的なものではない。抵抗コンタクト層としてＮ+ ａ−Ｓ
ｉ：Ｈ １６の代わりにＰ+ ａ−Ｓｉ：Ｈを使用するこ
ともある。このとき、ドープガスとしてＢ2 Ｈ6 を使用
する。
１４ａ及びａ−ＳｉＮ：Ｈ １３の露出された表面上
に高濃度のＮ型（Ｎ+ 型）の不純物イオンがドープされ
たＮ+ 型の非晶質シリコン（Ｎ+ ａ−Ｓｉ：Ｈ） １６
をＰＥＣＶＤ，光ＣＶＤ，ＬＰＣＶＤを用いて２００Ａ
〜１０００Ａの厚さで蒸着する。このＮ+ ａ−Ｓｉ：Ｈ
１６を形成するためのガスとしてＰｈ3 ＋( ＳｉＨ4o
rＳｉ2 Ｈ6 ）＋Ｈ2 Ｏを使用する。このＮ+ ａ−Ｓ
ｉ：Ｈ １６は、半導体層であるａ−Ｓｉ：Ｈ １４ａ
と、それ以後に形成される金属のソース電極とドレイン
電極との接合抵抗を最小にするための抵抗コンタクト
（Ohm contact ）層として使用される。抵抗コンタクト
層によりソース電極とドレイン電極とａ−Ｓｉ：Ｈ １
４との間の接触電位差は一定となる。Ｎ+ ａ−Ｓｉ：Ｈ
１６を形成した直後、抵抗コンタクト層の特性を良好
にするために、２００℃〜３００℃の温度で窒素
（Ｎ2 ）と、水素（Ｈ2 ）及びアルゴン（Ａｒ）の雰囲
気を有する炉(furnace) 及びオーブン(oven)でアニーリ
ング工程をも行なう。しかし、この工程は必ずしも必要
的なものではない。抵抗コンタクト層としてＮ+ ａ−Ｓ
ｉ：Ｈ １６の代わりにＰ+ ａ−Ｓｉ：Ｈを使用するこ
ともある。このとき、ドープガスとしてＢ2 Ｈ6 を使用
する。
【００１３】それから、図５に示すように、ソース／ド
レイン電極を形成するための金属として、例えばアルミ
ニウムＡｌをＣＶＤ法により１０００Ａ〜１μｍの厚さ
で蒸着する。ここで、ソース／ドレイン電極の物質は、
アルミニウムＡｌの代わりにＣｒ，Ｍｏ，Ｗと、これら
の合金、例えばＭｏＴａなどを使用することもあり、こ
れらを２つの金属の層で形成して使用することもある。
また、蒸着法もＰＥＣＶＤ，ＬＰＣＶＤ等を使用するこ
ともある。
レイン電極を形成するための金属として、例えばアルミ
ニウムＡｌをＣＶＤ法により１０００Ａ〜１μｍの厚さ
で蒸着する。ここで、ソース／ドレイン電極の物質は、
アルミニウムＡｌの代わりにＣｒ，Ｍｏ，Ｗと、これら
の合金、例えばＭｏＴａなどを使用することもあり、こ
れらを２つの金属の層で形成して使用することもある。
また、蒸着法もＰＥＣＶＤ，ＬＰＣＶＤ等を使用するこ
ともある。
【００１４】ついで、Ａｌ層にフォトマスク（ｐｈｏｔ
ｏ）工程，ドライエッチング（ｄｒｙ ｅｔｃｈ）工程
を行なってＡｌ層の中の、ゲート電極１２の上層に該当
する部分及び両側縁（ｅｄｇｅ）部分を除去して、ソー
ス電極１７ａ、ドレイン電極１７ｂを形成する。ドライ
エッチング工程としてＲＩＥ工程またはプラズマエッチ
ング（Ｐｌａｓｍａ ｅｔｃｈｉｎｇ）工程が使用され
る。したがって、ソース電極１７ａ及びドレイン電極１
７ｂは、ａ−Ｓｉ：Ｈパターン（Ｐａｔｔｅｒｎ） １
４ａの側面と一部上側の表面とのみを通してａ−Ｓｉ：
Ｈパターン １４ａに接触する。
ｏ）工程，ドライエッチング（ｄｒｙ ｅｔｃｈ）工程
を行なってＡｌ層の中の、ゲート電極１２の上層に該当
する部分及び両側縁（ｅｄｇｅ）部分を除去して、ソー
ス電極１７ａ、ドレイン電極１７ｂを形成する。ドライ
エッチング工程としてＲＩＥ工程またはプラズマエッチ
ング（Ｐｌａｓｍａ ｅｔｃｈｉｎｇ）工程が使用され
る。したがって、ソース電極１７ａ及びドレイン電極１
７ｂは、ａ−Ｓｉ：Ｈパターン（Ｐａｔｔｅｒｎ） １
４ａの側面と一部上側の表面とのみを通してａ−Ｓｉ：
Ｈパターン １４ａに接触する。
【００１５】さらに、図６に示すように、ソース電極１
７ａ及びドレイン電極１７ｂを、エッチングマスクとし
て、Ｎ＋ａ−Ｓｉ：Ｈ １６をＲＩＥまたはプラズマエ
ッチングしてａ−Ｓｉ：Ｈパターン １４ａの表面上に
スルーホール（ｔｈｒｏｕｇｈ ｈｏｌｅ）を形成し、
その両側縁の不必要な部分を除去する。そうして、図７
に示すように、保護用として全ての表面上に渡って絶縁
層１９を形成する。このスルーホールの機能は、下側の
電極と上側の電極とを接触・接続（ｃｏｎｔａｃｔ）さ
せるためのものである。即ち、下側に位置されるゲート
電極，ソース電極及びドレイン電極と、上側に位置され
るパッド（ｐａｄ）及び他の電極を接続させるためのも
のである。このような内容は、本発明とは関連がないの
で、図示及び説明は以下に記述することを、省略する。
７ａ及びドレイン電極１７ｂを、エッチングマスクとし
て、Ｎ＋ａ−Ｓｉ：Ｈ １６をＲＩＥまたはプラズマエ
ッチングしてａ−Ｓｉ：Ｈパターン １４ａの表面上に
スルーホール（ｔｈｒｏｕｇｈ ｈｏｌｅ）を形成し、
その両側縁の不必要な部分を除去する。そうして、図７
に示すように、保護用として全ての表面上に渡って絶縁
層１９を形成する。このスルーホールの機能は、下側の
電極と上側の電極とを接触・接続（ｃｏｎｔａｃｔ）さ
せるためのものである。即ち、下側に位置されるゲート
電極，ソース電極及びドレイン電極と、上側に位置され
るパッド（ｐａｄ）及び他の電極を接続させるためのも
のである。このような内容は、本発明とは関連がないの
で、図示及び説明は以下に記述することを、省略する。
【００１６】本発明の一実施例により製造されたインバ
ーテッド・スタッガード型の薄膜トランジスタの動作を
図８を参照して略述する。ゲート電極１２に電圧を印加
すると、ゲート電極１２の表面には正の電荷が、ａ−Ｓ
ｉＮ：Ｈ １３と、ａ−Ｓｉ：Ｈパターン １４ａとの
間の界面には負の電荷が一様に発生する。したがって、
ソース電極１７ａ及びドレイン電極１７ｂ間に所定の電
位差を付与すると、ソース電極１７ａとドレイン電極１
７ｂ間には、ａ−Ｓｉ：Ｈパターン １４ａを通して信
号電流が流れることができるようになる。
ーテッド・スタッガード型の薄膜トランジスタの動作を
図８を参照して略述する。ゲート電極１２に電圧を印加
すると、ゲート電極１２の表面には正の電荷が、ａ−Ｓ
ｉＮ：Ｈ １３と、ａ−Ｓｉ：Ｈパターン １４ａとの
間の界面には負の電荷が一様に発生する。したがって、
ソース電極１７ａ及びドレイン電極１７ｂ間に所定の電
位差を付与すると、ソース電極１７ａとドレイン電極１
７ｂ間には、ａ−Ｓｉ：Ｈパターン １４ａを通して信
号電流が流れることができるようになる。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
図２１に示すように、ソース電極及びドレイン電極の各
々とチャネルが形成されるａ−Ｓｉ：Ｈ パターン１４
ａとが、ａ−Ｓｉ：Ｈ パターン１４ａの碩封した側面
及び一部上側の表面において、より広い接触面積で接続
されるので直列抵抗がほとんど発生しない。したがっ
て、チャネル・コンダクタンス（チャネル導電率）が大
きくなり、かつチャネル電圧降下が発生しないので、薄
膜トランジスタの動作特性を低下させないことから、薄
膜トランジスタの動作特性と信頼性を向上させることが
できるという、顕著な効果を奏することができる。
図２１に示すように、ソース電極及びドレイン電極の各
々とチャネルが形成されるａ−Ｓｉ：Ｈ パターン１４
ａとが、ａ−Ｓｉ：Ｈ パターン１４ａの碩封した側面
及び一部上側の表面において、より広い接触面積で接続
されるので直列抵抗がほとんど発生しない。したがっ
て、チャネル・コンダクタンス（チャネル導電率）が大
きくなり、かつチャネル電圧降下が発生しないので、薄
膜トランジスタの動作特性を低下させないことから、薄
膜トランジスタの動作特性と信頼性を向上させることが
できるという、顕著な効果を奏することができる。
【図１】本発明の一実施例における第１の手順を表す断
面図。
面図。
【図２】本発明の一実施例における第２の手順を示す断
面図。
面図。
【図３】本発明の一実施例における第３の手順を表す断
面図。
面図。
【図４】本発明の一実施例における第４の手順を示す断
面図。
面図。
【図５】本発明の一実施例における第５の手順を表す断
面図。
面図。
【図６】本発明の一実施例における第６の手順を示す断
面図。
面図。
【図７】本発明の一実施例における第７の手順を表す断
面図。
面図。
【図８】本発明により製造されたインバーテッド・スタ
ガード型の薄膜トランジスタの動作を説明するための説
明図。
ガード型の薄膜トランジスタの動作を説明するための説
明図。
【図９】従来例１を示す断面図。
【図１０】従来例２を表す断面図。
【図１１】従来例３を示す断面図。
【図１２】従来例４を表す断面図。
【図１３】従来例５を示す断面図。
【図１４】従来例６（インバーテッド・スタガード型）
の第１の手順を表す断面図。
の第１の手順を表す断面図。
【図１５】従来例６の第２の手順を示す断面図。
【図１６】従来例６の第３の手順を表す断面図。
【図１７】従来例６の第４の手順を示す断面図。
【図１８】従来例６の第５の手順を表す断面図。
【図１９】従来例６の第６の手順を示す断面図。
【図２０】従来例６（インバーテッド・スタガード型）
の薄膜トランジスタの直列抵抗を示す説明図。
の薄膜トランジスタの直列抵抗を示す説明図。
【図２１】本発明の一実施例（インバーテッド・スタガ
ード型の薄膜トランジスタ）の直列抵抗を示す説明図。
ード型の薄膜トランジスタ）の直列抵抗を示す説明図。
１ 絶縁性透明基板 ２ ゲート電極 ３ 絶縁層 ４ 半導体層 ５ 半導体層 ６ 金属 ６ａ ソース電極 ６ｂ ドレイン電極 ７ スルー・ホール領域 ８ 絶縁層 １１ ガラス基板 １２ ゲート電極 １３ ａ−ＳｉＮ：Ｈ １４ ａ−Ｓｉ：Ｈ １５ フォトレジスト １５ａ フォトレジスト・パターン １５ｂ フォトレジスト・パターン １６ Ｎ＋ａ−Ｓｉ：Ｈ １７ａ ソース電極 １７ｂ ドレイン電極 １８ スルー・ホール １９ 絶縁層
Claims (16)
- 【請求項１】(a) 絶縁性の透明基板上に所定の長さを有
するゲート電極を形成するステップと、 (b) 露出された全表面にわたって絶縁層，半導体層，フ
ォトレジストを順次形成するステップと、 (c) 絶縁性の透明基板上の前記ゲート電極をフォトマス
クとして基板背面から露光してフォトレジスト・パター
ンを形成するステップと、 (d) 前記フォトレジスト・パターンの底面幅を所望の大
きさにするために前記フォトレジストパターンをベーキ
ングして流動化させるステップと、 (e) 前記フォトレジストパターンをマスクとして前記半
導体層をエッチングし、チャネル層としての、傾斜した
側壁を有する半導体層パターンを形成した後、前記フォ
トレジスト・パターンを除去するステップと、 (f) 露出された全表面にわたってコンタクト抵抗を減少
させるための所定の導電型の抵抗コンタクト層を形成す
るステップと、 (g) 金属を蒸着し、この金属上にフォトマスク工程及び
エッチング工程を行うことにより、前記半導体層パター
ン上の一部分及び両側縁部の一部分を除去して、ソース
電極及びドレイン電極としての金属パターンを形成する
ステップと、 (h) この金属パターンをエッチング用マスクとして前記
抵抗コンタクト層をエッチングして前記半導体層パター
ン上に上部電極とのコンタクトのためのスルーホールを
形成するステップと、 (i) 露出された全表面上にわたって保護用絶縁膜を形成
するステップと、 を含む薄膜トランジスタの製造方法。 - 【請求項２】前記フォトレジスト・パターンの底面幅
は、ゲート電極の長さに近似したものである、 ことを特徴とする請求１記載の薄膜トランジスタの製造
方法。 - 【請求項３】上記(f) のステップと上記(g) のステップ
の間に、前記抵抗コンタクト層をア ニーリングさせるた
めのステップがさらに含まれる、 ことを特徴とする請求項１記載の薄膜トランジスタの製
造方法。 - 【請求項４】上記(e) のステップのエッチング工程は、
前記フォトレジストと前記半導体層とのそれぞれのパタ
ーンの側面が一直線上に位置するように行なう、ことを
特徴とする請求項１記載の薄膜トランジスタの製造方
法。 - 【請求項５】前記絶縁性の透明基板は、石英及びガラス
のうちのいずれかである、 ことを特徴とする請求項１記載の薄膜トランジスタの製
造方法。 - 【請求項６】前記ゲート電極の物質は、アルミニウムＡ
ｌ，クロムＣｒ，チタンＴｉ，モリブデンＭｏ，タング
ステンＷ及び所定導電型のポリシリコンのうちのいずれ
かである、 ことを特徴とする請求項１記載の薄膜トランジスタの製
造方法。 - 【請求項７】前記半導体層は、非晶質シリコンか多結晶
シリコンのいずれかである、 ことを特徴とする請求項１記載の薄膜トランジスタの製
造方法。 - 【請求項８】前記所定導電型の抵抗コンタクト層は、ｎ
導電型である、 ことを特徴とする請求項１記載の薄膜トランジスタの製
造方法。 - 【請求項９】前記所定導電型の抵抗コンタクト層は、ｐ
導電型である、 ことを特徴とする請求項１記載の薄膜トランジスタの製
造方法。 - 【請求項１０】前記ｎ導電型の抵抗コンタクト層は、高
濃度のｎ型の不純物イオンがドープされた非晶質シリコ
ン，多結晶シリコン，ＣｄＳｅ，ＣｄＳ，ＣｄＳＳｅの
いずれかである、 ことを特徴とする請求項８記載の薄膜トランジスタの製
造方法。 - 【請求項１１】前記抵抗コンタクト層は、高濃度のｐ型
の不純物イオンがドープされた非晶質シリコン，多結晶
シリコン，ＣｄＳｅ，ＣｄＳ，ＣｄＳＳｅのいずれかで
ある、 ことを特徴とする請求項９記載の薄膜トランジスタの製
造方法。 - 【請求項１２】ドープするためのｎ型の不純物イオンの
物質は、ＰＨ3 ＋Ｓi Ｈ4 ＋Ｈ2 Ｏガスが使用される、 ことを特徴とする請求項１０記載の薄膜トランジスタの
製造方法。 - 【請求項１３】ドープするためのｎ型の不純物イオンの
物質は、ＰＨ3 ＋Ｓi 2 Ｈ6 ＋Ｈ2 Ｏガスが使用され
る、 ことを特徴とする請求項１０記載の薄膜トランジスタの
製造方法。 - 【請求項１４】ドープするためのｐ型の不純物イオンの
物質は、Ｂ2 Ｈ6 ガスが使用される、 ことを特徴とする請求項９記載の薄膜トランジスタの製
造方法。 - 【請求項１５】前記絶縁層の物質は、ａ−ＳｉＮ：Ｈ，
ａ−ＳｉＯX Ｎy ：Ｈ，ＳｉＯ2 ，Ａｌ2 Ｏ3 ＋ＳｉＯ
2 ，Ｔａ2 Ｏ5 及びＴａ2 Ｏ5 ＋ＳｉＯ2 のいずれかで
ある、 ことを特徴とする請求項１記載の薄膜トランジスタの製
造方法。 - 【請求項１６】ステップ(e) 、(g) 及び(h) で使用され
た全てのエッチング工程は、反応性イオン・エッチング
工程である、ことを特徴とする請求項１記載の薄膜トラ
ンジスタの製造方法。
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