KR19990050384A - 자기정렬형 티-형 게이트 트랜지스터의 제조방법 - Google Patents
자기정렬형 티-형 게이트 트랜지스터의 제조방법 Download PDFInfo
- Publication number
- KR19990050384A KR19990050384A KR1019970069503A KR19970069503A KR19990050384A KR 19990050384 A KR19990050384 A KR 19990050384A KR 1019970069503 A KR1019970069503 A KR 1019970069503A KR 19970069503 A KR19970069503 A KR 19970069503A KR 19990050384 A KR19990050384 A KR 19990050384A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- metal
- forming
- etching
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims abstract description 52
- 239000002184 metal Substances 0.000 claims abstract description 52
- 238000005530 etching Methods 0.000 claims abstract description 26
- 230000008569 process Effects 0.000 claims abstract description 24
- 238000005468 ion implantation Methods 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 29
- 239000003870 refractory metal Substances 0.000 claims description 9
- 239000010931 gold Substances 0.000 claims description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910008807 WSiN Inorganic materials 0.000 claims description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 claims description 2
- 239000002356 single layer Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- -1 tungsten nitride Chemical class 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 230000003287 optical effect Effects 0.000 abstract description 5
- 230000006872 improvement Effects 0.000 abstract description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Composite Materials (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
이온주입 채널층을 구비한 반도체 기판 상에 하부 게이트 금속의 증착공정과, 상기 하부 게이트 금속 상부에 상부 게이트 패턴을 형성하는 공정, 상기 상부 게이트 패턴을 식각 마스크로 이용한 하부 게이트 금속의 1차 식각공정, 및 동일한 식각 마스크를 사용하되, 측면 식각을 이용하여 상부 게이트 패턴보다 상대적으로 작은 게이트 길이를 갖는 하부 게이트 패턴을 형성하는 2차 측면 식각공정을 구비하여 미세형상의 T-형 게이트를 형성한다. 본 발명에 의하면, 반응성식각법의 조건을 최적화하여 측면식각을 유도함으로써 광학 스텝퍼의 선폭 한계성을 극복하고, 저저항 금속을 이용한 T-형 게이트 제작으로 게이트 저항을 줄임과 동시에 게이트 금속층을 1차배선 금속으로 그대로 사용하여 생산성 향상에 따른 소자의 제조단가를 감소시킨다.
Description
본 발명의 목적은 공정을 단순화하고 공정의 여유도를 개선하여 소자 제작에 따른 생산성을 향상시킬뿐 아니라, 고주파 특성을 개선시킬 수 있는 자기정렬형 T-형 게이트를 갖는 트랜지스터의 제작방법을 제공하는데 있다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 개선된 T-형 게이트를 형성하는 방법에 관한 것이다.
일반적으로, 고주파 특성이 우수한 트랜지스터를 제작하기 위하여는 게이트 길이를 축소해야 한다. 그러나, 게이트 길이가 짧아지게 됨에 따라 게이트 저항이 증가하게 되며 이는 소자의 이득 또는 잡음특성을 떨어지게 한다. 이를 방지하기 위하여 게이트의 아래는 작으면서 윗부분은 큰 게이트, 소위 T-형상을 갖는 게이트가 개시된다.
통상적으로, 반도체 장치의 제작에 있어서 미세한 T-형 게이트를 형성하는 방법으로는, X-선 또는 전자 빔 등 파장이 짧은 광원을 사용하여 게이트 패턴을 형성하는 전자-빔 리소그래피(e-beam lithography)를 이용하는 방법과, 일반 광원을 사용하면서 위상 시프트 마스크(Phase Shift Mask)와 같이 빛의 위상을 조절하여 미세한 하부 게이트패턴과 상대적으로 넓은 상부 패턴을 갖는 T-형 게이트를 형성하는 방법과, 미세한 임시게이트를 형성한 후 게이트 측면 절연막을 증착하고 임시 게이트를 제거하여 넓은 게이트 영역을 정의하는 방법 등을 주로 사용하고 있다.
이러한 방법들 가운데, 상기 전자-빔 리소그래피에 의한 게이트 형성 방법은 고가의 장비를 이용해야 하며, 공정이 복잡하여 생산성이 떨어지는 단점이 있다. 한편, 상기 미세한 패턴과 상층의 넓은 영역을 이용하는 방법은 2단계의 리소그래피 공정에 따른 공정의 복잡성과 정렬의 불일치에 따른 형상의 불균형을 초래하는 단점을 가진다.
또한, 상기 임시 게이트와 측면 절연막을 이용하는 방법은 게이트의 패턴 크기를 정확히 조절하기 위해서 매우 정밀한 공정제어가 요구되어 생산성이 저하되는 문제점 등을 안고 있다.
상술한 문제점 들을 해소하기 위해 안출된 본 발명은, 고주파용 반도체 소자제작 기술 중 고주파 특성이 우수한 자기정렬형 트랜지스터의 제작에 매우 유용한 짧은 게이트 길이를 갖는 개선된 T-형 게이트를 형성하는 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 반응성 식각법의 조건을 최적화하여 측면식각을 유도함으로써, 광학 스텝퍼의 선폭 한계성을 극복하는데 있다.
본 발명의 또 다른 목적은 게이트 저항을 줄임과 동시에 게이트 금속층을 1차배선 금속으로 그대로 사용하여 생산성 향상에 따른 소자의 제조단가의 감소이다.
도 1a 내지 1g 는 본 발명의 바람직한 실시예에 따른 T-형 게이트를 갖는 트랜지스터의 제조방법을 순차적으로 설명하기 위한 공정 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 ; 반도체 기판 12 ; 이온주입 채널층
13 ; 내화 게이트 금속 15 ; 저저항 금속층
17 ; 소스/드레인 영역 17a ; LDD(lightly doped drain)
21 ; 패드
상기 목적을 달성하기 위한 본 발명의 제조방법은, 게이트 길이가 짧고 게이트 저항이 매우 낮은 자기정렬형 T-형 게이트를 구비한 전계효과 트랜지스터를 제조하는 방법에 있어서,
이온주입 채널층을 구비한 반도체 기판 상에 하부 게이트 금속의 증착공정과, 상기 하부 게이트 금속 상부에 상부 게이트 패턴을 형성하는 공정, 상기 상부 게이트 패턴을 식각 마스크로 이용한 하부 게이트 금속의 1차 식각공정, 및 동일한 식각 마스크를 사용하되, 측면 식각을 이용하여 상부 게이트 패턴보다 상대적으로 작은 게이트 길이를 갖는 하부 게이트 패턴을 형성하는 2차 측면 식각 공정을 구비하여 미세형상의 T-형 게이트를 형성하는 단계; 상기 T-형 게이트를 이온주입 마스크로 이용한 경사 이온주입을 통하여 LDD(lightly-doped drain) 층을 형성하는 단계; 소스/드레인 영역에 이들과의 오믹 콘택을 위한 저항성 금속을 형성한 후, 열처리 공정을 수행하여 오믹 콘택층을 형성하는 단계, 및 상기 오믹 콘택층과의 접속을 위한 소스/드레인 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 T-형 게이트를 구성하는 하부 게이트는, 고온 안정성이 우수한 내화 금속(refractory metal)으로 구성되며, 상기 T-형 게이트를 구성하는 상부 게이트는 하부 게이트 금속과의 식각 선택비(etching selectivity)가 크고, 마스크 및 배선 금속으로 동시에 이용할 수 있도록 매우 낮은 저항을 갖는 저저항 금속층으로 이루어진 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 고온 안정성이 우수한 내화 게이트 금속을 증착하고 그 위에 전기 저항이 낮은 또 다른 금속을 증착하여 그 위층을 직접 건식 식각 마스크로 이용하여 게이트 패턴을 형성하며, 이를 이용하여 게이트의 크기를 줄일 수 있으며, 저저항 금속과 고온 안정성이 우수한 내화 게이트 금속을 그대로 활성화를 행한 후 1차 배선금속으로 사용하여 고주파 특성과 고온 안정성이 우수한 자기 정렬형 T-형 게이트를 갖는 트랜지스터를 제작할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 1a 내지 1g 는 본 발명의 바람직한 실시예에 따른 T-형 게이트를 갖는 트랜지스터의 제조방법을 순차적으로 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 먼저, 반도체 기판(11) 내에 실리콘 도판트(dopant)를 이온 주입하여 채널층(12)을 형성한다. 이어, 스퍼트링 장비를 이용하여 T-형 게이트의 하층으로의 역할을 수행하는 하부 게이트 금속(13)을 증착한다.
이때, 상기 하부 게이트 금속(13)으로는 열적 안정성이 우수한 내화 금속(refractory metal)을 사용한다. 또한, 상기 내화금속 박막은 텅스텐(W) 또는 텅스텐나이트라이드(WN), 텅스텐 실리사이드(WSi), 또는 텅스텐 실리나이트라이드(WSiN) 등으로 이루어진 단일층 이나 텅스텐나이트라이드/텅스텐(WN/W)으로 이루어진 이중층을 사용하는 것이 바람직하다.
도 1b 는 상부 게이트 패턴을 형성하는 공정을 나타낸다. 구체적으로, 상기 하부 게이트 금속(13) 상부에 상부 게이트 패턴을 정의하는 형상반전 포토 레지스트(image reversal photoresist) 패턴(PR)을 도포한 후, 이를 마스크로 이용하여 상부 게이트 금속(15)을 결과물 전면에 증착한다.
이때, 상기 상부 게이트 금속(15)은 소자의 배선 전극으로서의 역할을 수행함과 아울러 미세한 하층 게이트 패턴 형성을 위한 마스크로서의 역할을 동시에 수행할 수 있도록 전기 저항이 매우 낮으며 상기 하부 게이트 금속(13)과의 우수한 식각 선택비(etching selectivity)를 갖는 저저항 금속을 사용한다.
바람직하게, 상기 상부 게이트를 구성하는 저저항 금속층(15)은 다층 구조를 갖도록 진공 증착된다. 예를 들면, 금(Au) 또는 티타늄/백금/금(Ti/Pt/Au) 등의 다층 구조로 이루어진 게이트 금속을 사용하여 게이트 저항(gate resistance)을 감소시킨다. 연이어, 리프트-오프 방법으로 상기 포토레지스트 패턴(PR)과 그 상부의 저저항 금속층을 함께 제거한다.
도 1c는 상기 공정을 통하여 형성된 상부 게이트 패턴(15)을 마스크로 사용하여 상기 하부 게이트 금속(13)을 1차로 식각하는 공정을 나타낸다. 구체적으로, 마이크로웨이브 증가된 반응성 이온 식각법(MERIE: Microwave Enhanced Reactive Ion Etching)을 사용하며, 상부 게이트 패턴인 저저항 금속층(15)을 마스크로 이용하여 하부 게이트인 내화금속(13)을 1차 식각한다. 이러한 1차 식각공정을 통하여 형성된 하부 게이트 패턴(13a)은 상기 마스크로 사용된 상부 게이트 패턴(15)과 상응하는 게이트 길이, 즉 도 1c에 도시된 Lg(i)의 길이를 갖는다.
후속 공정으로, 상기 공정을 통하여 형성된 게이트 패턴(13a)을 이온주입 마스크로 이용하여 고농도의 도판트를 이온 주입함으로써 트랜지스터의 소오스/드레인 영역(17)을 한정한다.
도 1d를 참조하면, 상기 상부 게이트인 저저항 금속층(15)을 재차 마스크로 이용하여 상기 1차 식각된 게이트 패턴(13a)을 2차 식각함으로써, 미세한 게이트 패턴(13b)을 형성한다. 이러한 2차 식각공정은 측면 식각을 유도하여 게이트의 길이 (Lg(f))를 광학 스텝퍼의 한계치 이하로 줄인다.
이때, 최적의 측면 식각을 달성하기 위한 반응성 이온 에칭 조건은 SF6(75 sccm), CHF3(25 sccm), 챔버 압력 (70 mTorr), 전력 (100 W), 그리고 자기장의 세기는 (70 Gauss)로 한다. 또한, T-형상의 게이트를 구성하는 상부 저저항 금속(15)과 하부 내화 금속(13a)과는 우수한 식각 선택성을 갖기 때문에 상당량의 측면 식각을 유발할 수 있다.
예를 들어, 본 발명의 실시예에서는 광학 스텝퍼를 사용하여 대략 0.5 ㎛의 게이트 길이 (Lg(i))를 갖는 1차 게이트 패턴을 형성한 후, 측면 건식식각 공정을 사용하여 약 0.1∼0.2 ㎛의 게이트 길이 (Lg(f))를 갖는 2차 게이트 패턴을 형성할 수 있다.
도 1e는 경사 이온주입 방법을 이용하여 N-층의 LDD(LightlyDoped-Drain) 층(17a)을 형성하는 공정을 도시한 것으로서, 상기 공정을 통하여 형성된 T-형 게이트를 이온주입 마스크로 이용하여 경사 이온주입을 수행하여 소스/드레인 영역(17)의 측면에 LDD층(17a)을 형성한다.
이어, 상기 소오스/드레인 영역(17)에 오옴익 콘택을 위한 저항성 금속을 증착한 후, 열처리 공정을 수행함으로써, 도 1f에 도시한 바와 같이, 오믹전극(19)을 형성한다. 연이어, PECVD(Plasa Enhanced Chemical Vapor Deposition) 방법을 이용하여 실리콘나이트라이드(SiN) 또는 실리콘옥사이드(SiO) 등을 진공 증착한다.
최종적으로, 본딩용 패드 또는 에어브릿지용 금속을 위하여 전기도금 방법으로 소스 및 드레인 전극(21)을 형성하면, 도 1g에 도시한 바와 같이, 게이트 길이가 짧고 게이트 저항이 매우 작은 자기정렬된 T-형 게이트 트랜지스터의 제작을 완료한다.
이상의 실시예를 통하여 살펴본 바와 같이, 본 발명에 의한 T-형 게이트는 미세한 하층 게이트로서 우수한 고온 안정성을 갖는 내화 금속을 사용하고, 이의 패턴 형성을, 별도의 마스크 없이 하층 게이트 금속과 식각 선택비가 우수하며 매우 낮은 저항을 갖는 다층구조의 저저항 금속을 마스크로 사용한 2단계 식각을 통하여 형성할 수 있다. 그 결과, 게이트 저항이 작고, 쇼트키 장벽의 고온안정성이 우수하고, 길이가 짧은 게이트를 단순하게 형성할 수 있는 장점을 갖는다.
또한, WN/Au 또는 WN/Ti/Pt/Au 의 다층 구조를 갖는 저저항 금속을 게이트의 상층으로 이용함과 동시에 1차 배선금속(first-level interconnection metal)으로 사용함으로써, 집적회로(IC;IntegratedCircuit)의 생산성(throughput) 증가로 제조 단가를 감소시킬 수 있다.
더욱이, 게이트 저항의 감소로 고주파 특성이 향상되며 생산성이 향상된 내화금속 게이트 공정을 아날로그와 디지털 트랜지스타 또는 MMIC(MonolithicMicrowaveIntegratedCircuit)제작에 응용할 수 있다.
비록 본 발명이 특정 실시예에 관해 설명 및 도시 되었지만, 이것은 본 발명을 제한하고자 의도된 것은 아니며, 이 기술에 숙련된 사람은 본 발명의 정신 및 범위내에서 여러 가지 변형 및 수정이 가능하다는 것을 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명에 따르면, T-형 게이트의 제작을 위하여 저저항 금속을 이용하기 때문에 공정이 간편할 뿐 아니라, 게이트 금속을 그대로 1차 배선 금속으로 이용하기 때문에 MMIC와 같은 집적회로의 생산고를 높이고 제조단가를 줄이는 경제적인 효과를 창출하며, 일반 광학 스텝퍼의 패턴 선폭 한계인 0.5 ㎛보다 훨씬 작은 0.1-0.2 ㎛의 게이트 길이를 갖는 트랜지스터를 제작할 수 있어 성능이 우수한 고주파용 소자 제작에 매우 유용한 효과를 발휘한다.
Claims (5)
- 게이트 길이가 짧고 게이트 저항이 매우 낮은 자기정렬형 T-형 게이트를 구비한 전계효과 트랜지스터를 제조하는 방법에 있어서,이온주입 채널층을 구비한 반도체 기판 상에 하부 게이트 금속의 증착공정;상기 하부 게이트 금속 상부에 상부 게이트 패턴을 형성하는 공정;상기 상부 게이트 패턴을 식각 마스크로 이용한 하부 게이트 금속의 1차 식각공정; 및동일한 식각 마스크를 사용하되, 측면 식각을 이용하여 상부 게이트 패턴보다 상대적으로 작은 게이트 길이를 갖는 하부 게이트 패턴을 형성하는 2차 측면 식각 공정을 구비하여 미세형상의 T-형 게이트를 형성하는 단계,상기 T-형 게이트를 이온주입 마스크로 이용한 경사 이온주입을 통하여 LDD(lightly-doped drain) 층을 형성하는 단계,소스/드레인 영역에 이들과의 오믹 콘택을 위한 저항성 금속을 형성한 후, 열처리 공정을 수행하여 오믹 콘택층을 형성하는 단계, 및상기 오믹 콘택층과의 접속을 위한 소스/드레인 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 T-형 게이트 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 T-형 게이트를 구성하는 하부 게이트는,고온 안정성이 우수한 내화 금속(refractory metal)으로 이루어진 것을 특징으로 하는 T-형 게이트 트랜지스터의 제조방법.
- 제 2 항에 있어서, 상기 내화 금속은,텅스텐(W), 텅스텐나이트라이드(WN), 텅스텐 실리사이드(WSi), 및 텅스텐 실리나이트라이드(WSiN) 중의 어느 하나로 이루어진 단일층 이나 텅스텐나이트라이드/텅스텐(WN/W)으로 이루어진 이중층으로 이루어진 것을 특징으로 하는 T-형 게이트 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 T-형 게이트를 구성하는 상부 게이트는,하부 게이트 금속과의 식각 선택비(etching selectivity)가 크고, 마스크 및 배선금속으로 동시에 이용할 수 있도록 매우 낮은 저항을 갖는 저저항 금속층으로 이루어짐을 특징으로 하는 T-형 게이트 트랜지스터의 제조방법.
- 제 4 항에 있어서, 상기 저저항 금속층은,티타늄/백금/금(Ti/Pt/Au)으로 구성된 다층 구조로 이루어진 것을 특징으로 하는 T-형 게이트 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970069503A KR100301969B1 (ko) | 1997-12-17 | 1997-12-17 | 자기정렬형티-형게이트트랜지스터의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970069503A KR100301969B1 (ko) | 1997-12-17 | 1997-12-17 | 자기정렬형티-형게이트트랜지스터의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990050384A true KR19990050384A (ko) | 1999-07-05 |
| KR100301969B1 KR100301969B1 (ko) | 2001-11-22 |
Family
ID=37529210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970069503A KR100301969B1 (ko) | 1997-12-17 | 1997-12-17 | 자기정렬형티-형게이트트랜지스터의제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100301969B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101063924B1 (ko) * | 2010-07-21 | 2011-09-14 | 한국전기연구원 | 전력용 ｍｏｓｆｅｔ의 자기정렬식 제조방법 |
| US8513070B2 (en) | 2011-06-13 | 2013-08-20 | Samsung Display Co., Ltd. | Methods of manufacturing wire, TFT, and flat panel display device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102437939B1 (ko) | 2020-12-29 | 2022-08-30 | 경북대학교 산학협력단 | 습식 식각을 활용한 셀프 얼라인 소스/드레인 및 극미세 게이트 형성 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107072A (ja) * | 1986-10-23 | 1988-05-12 | Nec Corp | 半導体素子の製造方法 |
-
1997
- 1997-12-17 KR KR1019970069503A patent/KR100301969B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101063924B1 (ko) * | 2010-07-21 | 2011-09-14 | 한국전기연구원 | 전력용 ｍｏｓｆｅｔ의 자기정렬식 제조방법 |
| US8513070B2 (en) | 2011-06-13 | 2013-08-20 | Samsung Display Co., Ltd. | Methods of manufacturing wire, TFT, and flat panel display device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100301969B1 (ko) | 2001-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4728621A (en) | Fabricating a field effect transistor utilizing a dummy gate | |
| JPH08264562A (ja) | 半導体装置，及びその製造方法 | |
| KR100286073B1 (ko) | 측벽막을 갖는 mosfet의 제조 방법 | |
| EP0275905A2 (en) | A self-aligned field effect transistor including method | |
| US5518941A (en) | Maskless method for formation of a field implant channel stop region | |
| US4997779A (en) | Method of making asymmetrical gate field effect transistor | |
| US5001077A (en) | Method of producing an asymmetrically doped LDD MESFET | |
| GB2230899A (en) | Method of producing a gate | |
| EP0680092A2 (en) | Elevated-gate field effect transistor structure and fabrication method | |
| KR100301969B1 (ko) | 자기정렬형티-형게이트트랜지스터의제조방법 | |
| US6541319B2 (en) | Method of manufacturing a self-aligned gate transistor with P-type impurities selectively implanted below the gate, source and drain electrodes | |
| KR100480592B1 (ko) | T자형 게이트를 갖는 모스 트랜지스터 및 그 제조방법 | |
| JPH065852A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| KR100243280B1 (ko) | 반도체장치의 게이트패턴 및 그 제조방법 | |
| US20010041398A1 (en) | Partially removable spacer with salicide formation | |
| KR100290881B1 (ko) | 반도체 소자의 티형 게이트 및 그 제조방법 | |
| KR940002402B1 (ko) | 자체 정열된 게이트 트랜치(gate trench) MOSFET 제조방법 | |
| JPS63275181A (ja) | 半導体装置の製造方法 | |
| KR100258000B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100456005B1 (ko) | 접합형 바이폴라 트랜지스터의 구조 및 그의 전극 제조방법 | |
| KR20000004531A (ko) | 반도체소자의 게이트 절연막 제조방법 | |
| KR100501545B1 (ko) | 반도체 소자의 핀 에프이티 제조방법 | |
| KR100235629B1 (ko) | Mosfet 제조방법 | |
| US7696039B2 (en) | Method of fabricating semiconductor device employing selectivity poly deposition | |
| KR19990018368A (ko) | 트랜지스터의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130527 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20140529 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |