JPS63215078A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPS63215078A JPS63215078A JP62049084A JP4908487A JPS63215078A JP S63215078 A JPS63215078 A JP S63215078A JP 62049084 A JP62049084 A JP 62049084A JP 4908487 A JP4908487 A JP 4908487A JP S63215078 A JPS63215078 A JP S63215078A
- Authority
- JP
- Japan
- Prior art keywords
- film
- pattern
- photoresist
- gate electrode
- photoresist film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000010408 film Substances 0.000 claims abstract description 100
- 238000000034 method Methods 0.000 claims abstract description 27
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 230000001681 protective effect Effects 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000010030 laminating Methods 0.000 claims abstract description 4
- 239000002184 metal Substances 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 7
- 238000003475 lamination Methods 0.000 abstract 1
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000004891 communication Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタの製造方法の簡略化に関する
ものである。
ものである。
近年薄膜トランジスタは、密着形イメージセンサ、アク
ティブマトリックス形液晶ディスプレイ等への応用が活
発に検討されている。これらの応用において、該薄膜ト
ランジスタ（以下ＴＰＴと略す）は製造工程が複雑であ
るためコストがかかるという問題点が指摘されている。
ティブマトリックス形液晶ディスプレイ等への応用が活
発に検討されている。これらの応用において、該薄膜ト
ランジスタ（以下ＴＰＴと略す）は製造工程が複雑であ
るためコストがかかるという問題点が指摘されている。
従って製造工程を簡略化する、即ち使用するマスク枚数
を減少させることが必要である。
を減少させることが必要である。
第ｕｌｌに示すアクティブマトリックス形液晶ディスプ
レイ（以下ＡＭ−ＬＣＤと略す）用のＴＰＴｔ！造工程
の従来例を以下に示す。ＡＭ−ＬＣＤ用ＴＦＴｔ！ｉ造
工程として種々の工程が報告されている（ＪａｐａｎＤ
ｉｓｐｌａｙ ／Ｉ乙予稿集にくわしい）がここでは標
準的と考えられる工程を例示している。
レイ（以下ＡＭ−ＬＣＤと略す）用のＴＰＴｔ！造工程
の従来例を以下に示す。ＡＭ−ＬＣＤ用ＴＦＴｔ！ｉ造
工程として種々の工程が報告されている（ＪａｐａｎＤ
ｉｓｐｌａｙ ／Ｉ乙予稿集にくわしい）がここでは標
準的と考えられる工程を例示している。
第２図は右側に工程７０−チャートを、左側に工程途中
の構造断面図を示している。次に第２図従来例の工程を
順に説明する。
の構造断面図を示している。次に第２図従来例の工程を
順に説明する。
ガラス基板（１）上にＩＴＯ等の透明導電膜をスパッタ
法等を用いて成膜する。（以後デボすると略す。）次に
一般の半導体にて用いられているホトレジストを塗布し
、マスクを用いて露光し、現像の後、エツチング液等に
より不要な部分をエツチングして画素電極膜（２）とす
る。（以後ホトエッチと略す）。
法等を用いて成膜する。（以後デボすると略す。）次に
一般の半導体にて用いられているホトレジストを塗布し
、マスクを用いて露光し、現像の後、エツチング液等に
より不要な部分をエツチングして画素電極膜（２）とす
る。（以後ホトエッチと略す）。
この状態は第２図のａに相当する。
次に０ｒｌＡＪ等のゲート泪金属簿膜をデボし、マスク
を用いたホトエッチ工程により不要な金属を除去してゲ
ート電極（３）とする。この状態を第２図すに示す。こ
の上にゲート絶縁膜であるアモルファスＳ ｉｘＮ ｙ
膜（４） （” ＋ ｙは製造方法、条件によ−り異な
る）及び半導体膜であるアモルファスＳｉ 膜（５１を
グロー放電法等により順次デボする（第、？ＶｙＪＣ）
。
を用いたホトエッチ工程により不要な金属を除去してゲ
ート電極（３）とする。この状態を第２図すに示す。こ
の上にゲート絶縁膜であるアモルファスＳ ｉｘＮ ｙ
膜（４） （” ＋ ｙは製造方法、条件によ−り異な
る）及び半導体膜であるアモルファスＳｉ 膜（５１を
グロー放電法等により順次デボする（第、？ＶｙＪＣ）
。
次に半導体膜（５）をマスクを用いてホトエッチして半
導体部住υを作成する。次に′絶縁膜（４）をマスクを
用いてホトエッチし、画素電極取り出し用のフンタクト
ホール（６）を作成する。（第２図ｄ）。
導体部住υを作成する。次に′絶縁膜（４）をマスクを
用いてホトエッチし、画素電極取り出し用のフンタクト
ホール（６）を作成する。（第２図ｄ）。
さらにソース・ドレイン電極を形成するＡ１等の金属膜
（７）をデボし、マスクを用いホトエッチする。そして
全体に５ｉ０２等の保護膜（８）をグロー放電法もしく
はスパッタ法等を用いてデボする。最後にＡ１等の金属
膜である光遮蔽膜（９）をデボし、マスクを用いてホト
エッチを行なって光遮蔽部ａｅを作成し、（第２図ｅ）
完成となる。
（７）をデボし、マスクを用いホトエッチする。そして
全体に５ｉ０２等の保護膜（８）をグロー放電法もしく
はスパッタ法等を用いてデボする。最後にＡ１等の金属
膜である光遮蔽膜（９）をデボし、マスクを用いてホト
エッチを行なって光遮蔽部ａｅを作成し、（第２図ｅ）
完成となる。
以上の操作で用いたホトエツチング用マスクは６枚であ
る。
る。
しかしながら上記従来の薄膜トランジスタの製造方法で
はマスクが６枚も必要となり製造工程が複雑でコストを
低減することが困難であるという問題点があった。
はマスクが６枚も必要となり製造工程が複雑でコストを
低減することが困難であるという問題点があった。
本発明は上記問題点を解決するためになされたものであ
って、 Ａ、透光性基板／上に金属薄膜からなるゲート電極３を
形成する工程、 Ｂ、該ゲート電極３および該透光性基板／上に絶縁膜≠
および半導体膜！およびホトレジスト膜を順次積層した
後該透光性基板の裏面から該ゲート電極３をマスクとし
てホトレジスト膜を露光させ、その後該ホトレジス）＆
を用いて該半導体膜！をエツチングし、該ゲート電極と
同じパターンの半導体部ｌ／を形成する工程、 Ｃ０該半導体部１１および絶縁膜≠の上に透明導電膜１
２および金ｆ膜１３およびホトレジスト膜を順次積層し
た後外部パターンを用いてホトレジスト膜を露光させ、
その後該ホトレジスト膜を用いて該透明導電膜１２およ
び該金属膜１３を同時にエツチングしてｍ層導電パター
ン／弘を形成する工程、 Ｄ、該積層導電パターン１４および半導体部１１上に保
護ｖｒおよび光遮蔽膜りおよびホトレジスト膜を順次積
層した後外部パターンを用いてホトレジスト膜を露光さ
せ、その後該ホトレジスト膜を用いて保護膜？および光
遮蔽膜りを同時にエツチングして積層保護パターン／！
を形成する工程、Ｅ、該積層保護パターン／夕からはみ
出す積層導電パターン／弘中の金属膜１３をエツチング
除去する工程、 からなる薄膜トランジスタの製造方法である。
って、 Ａ、透光性基板／上に金属薄膜からなるゲート電極３を
形成する工程、 Ｂ、該ゲート電極３および該透光性基板／上に絶縁膜≠
および半導体膜！およびホトレジスト膜を順次積層した
後該透光性基板の裏面から該ゲート電極３をマスクとし
てホトレジスト膜を露光させ、その後該ホトレジス）＆
を用いて該半導体膜！をエツチングし、該ゲート電極と
同じパターンの半導体部ｌ／を形成する工程、 Ｃ０該半導体部１１および絶縁膜≠の上に透明導電膜１
２および金ｆ膜１３およびホトレジスト膜を順次積層し
た後外部パターンを用いてホトレジスト膜を露光させ、
その後該ホトレジスト膜を用いて該透明導電膜１２およ
び該金属膜１３を同時にエツチングしてｍ層導電パター
ン／弘を形成する工程、 Ｄ、該積層導電パターン１４および半導体部１１上に保
護ｖｒおよび光遮蔽膜りおよびホトレジスト膜を順次積
層した後外部パターンを用いてホトレジスト膜を露光さ
せ、その後該ホトレジスト膜を用いて保護膜？および光
遮蔽膜りを同時にエツチングして積層保護パターン／！
を形成する工程、Ｅ、該積層保護パターン／夕からはみ
出す積層導電パターン／弘中の金属膜１３をエツチング
除去する工程、 からなる薄膜トランジスタの製造方法である。
：作 用〕
本発明は、２つの自己整合法を使用することによりマス
ク枚数を減することが出来、これに伴って製造工程をよ
り簡略化即ちコスト低減を果たすことができる。
ク枚数を減することが出来、これに伴って製造工程をよ
り簡略化即ちコスト低減を果たすことができる。
第一の自己整合法は壬申ら（電子通信学会技術研究報告
）により提案された背面〃光を応用したものであり彼ら
がソース・ドレイン電極のパターンニングに適用したの
に対し、本発明では半導体膜のエツチングに適用したも
のである。
）により提案された背面〃光を応用したものであり彼ら
がソース・ドレイン電極のパターンニングに適用したの
に対し、本発明では半導体膜のエツチングに適用したも
のである。
第二の自己整合法は、光遮蔽膜のパターンを用いて保護
膜とソース・ドレイン膜とのパターンニングを行う方法
である。この二つの方法を組合せることによりマスクを
三枚で薄膜トランジスタを製造することが可能となる。
膜とソース・ドレイン膜とのパターンニングを行う方法
である。この二つの方法を組合せることによりマスクを
三枚で薄膜トランジスタを製造することが可能となる。
第１図に本発明の実施例を示す。前記第２図と同様に右
側に工程フローチャートを、左側に工程途中の構造断面
図を示している。
側に工程フローチャートを、左側に工程途中の構造断面
図を示している。
ガラス基板（１）上にＱｒ等の金属膜をスパッタ等でデ
ボし、マスクを用いてホトエッチをしてゲート金属（３
）とする。この後ゲート絶縁膜であるアモルファスＳｉ
、ｒＮｙ （４） （注： ｘ、ｙは製造方法、条件に
より異なる）、半導体膜であるアモルファスＳｉ膜（５
）、リンを導入したｎ形半導体膜であるアモルファスＳ
ｉ膜（５１）をグロー放電法等により順次デボする。（
第１Ｉｉ７１ａ） 次にポジ形レジストをスピンフートし、ゲート金属をマ
スクとし、基板側から露光しゲート金属ノ真上にレジス
トを残す。この方法はセル７アライン決の一種であり壬
申ら（電子通信学会栽術研究報告）により発表されたも
のである。レジストを残した状態でエツチング液等によ
りｎ＋Ｓｉ膜（５１）、Ｓｉ膜（５）をエッチしてゲー
ト金属上に半導体部（１１１）、’（１１）を作成−す
る。（第１図ｂ）次にレジストを除来しＩＴＯ等の透明
導電膜による画素電極用の膜（２）をスパッタ等の方法
によりデボする。そしてＱｒ等の金属膜（７）をスパッ
タ等の方法でデボする。次にマスクを用いて金属膜（７
）、画素電極膜（２）をホト・エッチし半導体部（１１
１）上に空穴または空溝を有する積層導電パターン（１
４）を作成する。
ボし、マスクを用いてホトエッチをしてゲート金属（３
）とする。この後ゲート絶縁膜であるアモルファスＳｉ
、ｒＮｙ （４） （注： ｘ、ｙは製造方法、条件に
より異なる）、半導体膜であるアモルファスＳｉ膜（５
）、リンを導入したｎ形半導体膜であるアモルファスＳ
ｉ膜（５１）をグロー放電法等により順次デボする。（
第１Ｉｉ７１ａ） 次にポジ形レジストをスピンフートし、ゲート金属をマ
スクとし、基板側から露光しゲート金属ノ真上にレジス
トを残す。この方法はセル７アライン決の一種であり壬
申ら（電子通信学会栽術研究報告）により発表されたも
のである。レジストを残した状態でエツチング液等によ
りｎ＋Ｓｉ膜（５１）、Ｓｉ膜（５）をエッチしてゲー
ト金属上に半導体部（１１１）、’（１１）を作成−す
る。（第１図ｂ）次にレジストを除来しＩＴＯ等の透明
導電膜による画素電極用の膜（２）をスパッタ等の方法
によりデボする。そしてＱｒ等の金属膜（７）をスパッ
タ等の方法でデボする。次にマスクを用いて金属膜（７
）、画素電極膜（２）をホト・エッチし半導体部（１１
１）上に空穴または空溝を有する積層導電パターン（１
４）を作成する。
そして次にこれらをマスクとしてエツチング液等により
半導体部上部のｎ”Ｓｉ部（Ｉｌｌ）の１部をエッチす
る。（第１図Ｃ） 次に保護膜（８）を全体にデボする。これはアモルファ
スＳｉ、ｒＮｙ又は５１０２膜等がグロー放電法もしく
はスパッタ法等により成膜される。そしてＡ１等の金属
膜である光遮蔽膜（９）がデボされレジスト（１０）
をス〈ンフートしマスクを用いて露光する。
半導体部上部のｎ”Ｓｉ部（Ｉｌｌ）の１部をエッチす
る。（第１図Ｃ） 次に保護膜（８）を全体にデボする。これはアモルファ
スＳｉ、ｒＮｙ又は５１０２膜等がグロー放電法もしく
はスパッタ法等により成膜される。そしてＡ１等の金属
膜である光遮蔽膜（９）がデボされレジスト（１０）
をス〈ンフートしマスクを用いて露光する。
そして光遮蔽膜（９）、保護膜（８）をエツチングし積
層 弘保護パターン（１５）を作成する。（第１図ｄ）
そして最後にｓｉ層導電パターン（１４）中の金属膜で
積層保護パターン（１５）で保護されていない部分の金
属膜をエツチングし、レジスト（ｌＯ）を除去して完成
する。（第１図ｅ） 本実施例によれば、３枚のマスクで画素電極を有するス
イッチング用ＴＦＴを作成することができる。
層 弘保護パターン（１５）を作成する。（第１図ｄ）
そして最後にｓｉ層導電パターン（１４）中の金属膜で
積層保護パターン（１５）で保護されていない部分の金
属膜をエツチングし、レジスト（ｌＯ）を除去して完成
する。（第１図ｅ） 本実施例によれば、３枚のマスクで画素電極を有するス
イッチング用ＴＦＴを作成することができる。
父上記実施例では、半導体部αυと積層導電パターン（
１４）との電気的コンタクト改善のために半導体部αυ
と透明導電膜との間にｎ＋Ｓｉ膜を一層設けたが、拐質
等を調整することにより、該ｎ＋ Ｓｉ膜等は省略する
ことも可能である。
１４）との電気的コンタクト改善のために半導体部αυ
と透明導電膜との間にｎ＋Ｓｉ膜を一層設けたが、拐質
等を調整することにより、該ｎ＋ Ｓｉ膜等は省略する
ことも可能である。
本発明によれば、実施例からもあきらかなとうり従来不
可能であった三枚のマスクで薄膜トランジスタを製造す
ることが可能である。又マスキング工程数の域少にとも
なって、製造コストの低減、製造歩留の向上を実現でき
る。
可能であった三枚のマスクで薄膜トランジスタを製造す
ることが可能である。又マスキング工程数の域少にとも
なって、製造コストの低減、製造歩留の向上を実現でき
る。
第１図は本発明の薄膜トランジスタの製造工程図であり
第２図は従来の薄膜トランジスタの製造工程図である。 Ａ ＴＦＴ部 Ｂｉｉ素部 第２図
第２図は従来の薄膜トランジスタの製造工程図である。 Ａ ＴＦＴ部 Ｂｉｉ素部 第２図
Claims (1)
- （１）Ａ、透光性基板１上に金属薄膜からなるゲート電
極３を形成する工程、 Ｂ、該ゲート電極３および該透光性基板／上に絶縁膜４
および半導体膜５およびホトレジスト膜を順次積層した
後該透光性基板の裏面から該ゲート電極３をマスクとし
てホトレジスト膜を露光させ、その後該ホトレジスト膜
を用いて該半導体膜５をエッチングし、該ゲート電極と
同じパターンの半導体部１１を形成する工程、 Ｃ、該半導体部１１および絶縁膜４の上に透明導電膜１
２および金属膜１３およびホトレジスト膜を順次積層し
た後外部パターンを用いてホトレジスト膜を露光させ、
その後該ホトレジスト膜を用いて該透明導電膜１２およ
び該金属膜１３を同時にエッチングして積層導電パター
ン１４を形成する工程、 Ｄ、該積層導電パターン１４および半導体部１１上に保
護膜８および光遮蔽膜９およびホトレジスト膜を順次積
層した後外部パターンを用いてホトレジスト膜を露光さ
せ、その後該ホトレジスト膜を用いて保護膜８および光
遮蔽膜９を同時にエッチングして積層保護パターン１５
を形成する工程、Ｅ、該積層保護パターン１５からはみ
出す積層導電パターン１４中の金属膜１３をエッチング
除去する工程、 からなる薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049084A JPS63215078A (ja) | 1987-03-04 | 1987-03-04 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049084A JPS63215078A (ja) | 1987-03-04 | 1987-03-04 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63215078A true JPS63215078A (ja) | 1988-09-07 |
Family
ID=12821227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62049084A Pending JPS63215078A (ja) | 1987-03-04 | 1987-03-04 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63215078A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0195560A (ja) * | 1987-10-08 | 1989-04-13 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| JPH0323429A (ja) * | 1989-06-20 | 1991-01-31 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| JPH0474476A (ja) * | 1990-07-17 | 1992-03-09 | Stanley Electric Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH04132263A (ja) * | 1990-09-21 | 1992-05-06 | Stanley Electric Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US5306653A (en) * | 1991-08-27 | 1994-04-26 | Goldstar Co., Ltd. | Method of making thin film transistors |
| US5436182A (en) * | 1992-05-19 | 1995-07-25 | Casio Comupter Co., Ltd. | Method of manufacturing thin film transistor panel |
| JP2001250958A (ja) * | 1999-12-28 | 2001-09-14 | Nec Corp | アクティブマトリックス基板およびその製造方法 |
| JP2007184527A (ja) * | 2005-12-30 | 2007-07-19 | Quanta Display Inc | ピクセル構造を作製するための方法 |
-
1987
- 1987-03-04 JP JP62049084A patent/JPS63215078A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0195560A (ja) * | 1987-10-08 | 1989-04-13 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| JPH0323429A (ja) * | 1989-06-20 | 1991-01-31 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| JPH0474476A (ja) * | 1990-07-17 | 1992-03-09 | Stanley Electric Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH04132263A (ja) * | 1990-09-21 | 1992-05-06 | Stanley Electric Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US5306653A (en) * | 1991-08-27 | 1994-04-26 | Goldstar Co., Ltd. | Method of making thin film transistors |
| US5436182A (en) * | 1992-05-19 | 1995-07-25 | Casio Comupter Co., Ltd. | Method of manufacturing thin film transistor panel |
| JP2001250958A (ja) * | 1999-12-28 | 2001-09-14 | Nec Corp | アクティブマトリックス基板およびその製造方法 |
| JP2007184527A (ja) * | 2005-12-30 | 2007-07-19 | Quanta Display Inc | ピクセル構造を作製するための方法 |
| JP4504335B2 (ja) * | 2005-12-30 | 2010-07-14 | 廣輝電子股▲ふん▼有限公司 | ピクセル構造を作製するための方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7038283B2 (en) | Thin film transistor device, method of manufacturing the same and liquid crystal panel | |
| KR100812492B1 (ko) | 박막 트랜지스터 장치 및 그 제조 방법과 액정 표시 장치 | |
| JP4021194B2 (ja) | 薄膜トランジスタ装置の製造方法 | |
| US6323051B1 (en) | Method of manufacturing liquid crystal display | |
| EP0782040A2 (en) | Method for manufacturing liquid crystal display | |
| KR101106562B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| US7417693B2 (en) | Liquid crystal display device and its manufacturing method | |
| KR20030049385A (ko) | 전면전극을 구비한 평판표시장치 및 그의 제조방법 | |
| JPH01217421A (ja) | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 | |
| JPS63215078A (ja) | 薄膜トランジスタの製造方法 | |
| KR101013715B1 (ko) | 액정표시소자 및 그 제조방법 | |
| US20080297711A1 (en) | Liquid crystal display device and its manufacturing method | |
| US6440783B2 (en) | Method for fabricating a thin film transistor display | |
| CN109100893B (zh) | 显示面板及其制备方法、阵列基板 | |
| JPH02211429A (ja) | 液晶表示装置用の薄膜トランジスタとクロスオーバ構体およびその製造法 | |
| JP2009054836A (ja) | Ｔｆｔ基板及びその製造方法 | |
| CN112015043A (zh) | 一种掩模板、背板、背光源以及背板制作方法 | |
| KR20000002472A (ko) | 액정표시장치 제조방법 | |
| KR100837884B1 (ko) | 액정표시장치의 제조방법 | |
| JPH02198430A (ja) | 薄膜電界効果型トランジスタ素子アレイ | |
| KR100267995B1 (ko) | 액정표시장치 및 그 제조방법 | |
| CN111769138B (zh) | 阵列基板及其制造方法 | |
| JPH04106938A (ja) | 薄膜電界効果型トランジスタ | |
| JPH03271720A (ja) | アクティブマトリクス型表示装置の薄膜トランジスタアレイの製造方法 | |
| KR100192886B1 (ko) | 액정표시장치의 제조방법 |