JPH05152331A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH05152331A JPH05152331A JP33943291A JP33943291A JPH05152331A JP H05152331 A JPH05152331 A JP H05152331A JP 33943291 A JP33943291 A JP 33943291A JP 33943291 A JP33943291 A JP 33943291A JP H05152331 A JPH05152331 A JP H05152331A
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Abstract
(57)【要約】
【目的】 下地絶縁膜とシリコン半導体膜との界面を清
浄に保つ。 【構成】 ガラス基板１の上面にスパッタにより酸化シ
リコンまたは窒化シリコンからなる下地絶縁膜２を堆積
する。次に、下地絶縁膜２が堆積されたガラス基板１を
大気にさらすことなく真空中でスパッタのチャンバから
プラズマＣＶＤのチャンバに移し、この後下地絶縁膜２
の上面にプラズマＣＶＤによりアモルファスシリコン膜
３を堆積する。したがって、下地絶縁膜２とアモルファ
スシリコン膜３との界面を清浄に保つことができる。
浄に保つ。 【構成】 ガラス基板１の上面にスパッタにより酸化シ
リコンまたは窒化シリコンからなる下地絶縁膜２を堆積
する。次に、下地絶縁膜２が堆積されたガラス基板１を
大気にさらすことなく真空中でスパッタのチャンバから
プラズマＣＶＤのチャンバに移し、この後下地絶縁膜２
の上面にプラズマＣＶＤによりアモルファスシリコン膜
３を堆積する。したがって、下地絶縁膜２とアモルファ
スシリコン膜３との界面を清浄に保つことができる。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタの基本的構造として
は、スタガ型、逆スタガ型、コプラナ型および逆コプラ
ナ型の４つの構造が知られている。このうちスタガ型お
よびコプラナ型の薄膜トランジスタの場合には、例えば
ガラス基板上にシリコン半導体膜を直接堆積すると、ガ
ラス基板中の物質がシリコン半導体膜中に入り込み、シ
リコン半導体膜の特性が劣化してしまう。一方、逆スタ
ガ型および逆コプラナ型の薄膜トランジスタの場合に
は、ガラス基板とシリコン半導体膜との間にゲート絶縁
膜が介在されることになるので、ガラス基板中の物質が
シリコン半導体膜中に入り込むことがなく、シリコン半
導体膜の特性が劣化することもない。そこで、従来のス
タガ型およびコプラナ型の薄膜トランジスタの場合に
は、ガラス基板上に酸化シリコンまたは窒化シリコンか
らなる下地絶縁膜を形成し、この下地絶縁膜上にシリコ
ン半導体膜を形成している。すなわち、まずスパッタに
よりガラス基板上に酸化シリコンまたは窒化シリコンか
らなる下地絶縁膜を堆積し、次いでプラズマＣＶＤによ
り下地絶縁膜上にシリコン半導体膜を堆積している。
は、スタガ型、逆スタガ型、コプラナ型および逆コプラ
ナ型の４つの構造が知られている。このうちスタガ型お
よびコプラナ型の薄膜トランジスタの場合には、例えば
ガラス基板上にシリコン半導体膜を直接堆積すると、ガ
ラス基板中の物質がシリコン半導体膜中に入り込み、シ
リコン半導体膜の特性が劣化してしまう。一方、逆スタ
ガ型および逆コプラナ型の薄膜トランジスタの場合に
は、ガラス基板とシリコン半導体膜との間にゲート絶縁
膜が介在されることになるので、ガラス基板中の物質が
シリコン半導体膜中に入り込むことがなく、シリコン半
導体膜の特性が劣化することもない。そこで、従来のス
タガ型およびコプラナ型の薄膜トランジスタの場合に
は、ガラス基板上に酸化シリコンまたは窒化シリコンか
らなる下地絶縁膜を形成し、この下地絶縁膜上にシリコ
ン半導体膜を形成している。すなわち、まずスパッタに
よりガラス基板上に酸化シリコンまたは窒化シリコンか
らなる下地絶縁膜を堆積し、次いでプラズマＣＶＤによ
り下地絶縁膜上にシリコン半導体膜を堆積している。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタでは、ガラス基板上に下地
絶縁膜を堆積する工程から下地絶縁膜上にシリコン半導
体膜を堆積する工程に移行する際に大気にさらしている
ので、下地絶縁膜とシリコン半導体膜との界面を清浄に
保ちにくく、このためバックチャネル側の界面のトラッ
プ等の準位が増加することがあり、ひいてはＶG−ＩD曲
線の立上り特性（Ｓ値）が鈍くなり、またＩOFF（リー
ク電流）が大きくなり、トランジスタの性能が低下する
という問題があった。この発明の目的は、下地絶縁膜と
シリコン半導体膜との界面を清浄に保つことのできる薄
膜トランジスタの製造方法を提供することにある。
このような薄膜トランジスタでは、ガラス基板上に下地
絶縁膜を堆積する工程から下地絶縁膜上にシリコン半導
体膜を堆積する工程に移行する際に大気にさらしている
ので、下地絶縁膜とシリコン半導体膜との界面を清浄に
保ちにくく、このためバックチャネル側の界面のトラッ
プ等の準位が増加することがあり、ひいてはＶG−ＩD曲
線の立上り特性（Ｓ値）が鈍くなり、またＩOFF（リー
ク電流）が大きくなり、トランジスタの性能が低下する
という問題があった。この発明の目的は、下地絶縁膜と
シリコン半導体膜との界面を清浄に保つことのできる薄
膜トランジスタの製造方法を提供することにある。
【０００４】
【課題を解決するための手段】この発明は、真空中で絶
縁基板上に下地絶縁膜を堆積した後、大気にさらすこと
なく、引き続いて真空中で前記下地絶縁膜上にシリコン
半導体膜を堆積して、コプラナ型またはスタガ型の電界
効果型薄膜トランジスタを構成するようにしたものであ
る。
縁基板上に下地絶縁膜を堆積した後、大気にさらすこと
なく、引き続いて真空中で前記下地絶縁膜上にシリコン
半導体膜を堆積して、コプラナ型またはスタガ型の電界
効果型薄膜トランジスタを構成するようにしたものであ
る。
【０００５】
【作用】この発明によれば、絶縁基板上に下地絶縁膜を
堆積する工程から下地絶縁膜上にシリコン半導体膜を堆
積する工程に移行する際に大気にさらされることがな
く、したがって下地絶縁膜とシリコン半導体膜との界面
を清浄に保つことができる。
堆積する工程から下地絶縁膜上にシリコン半導体膜を堆
積する工程に移行する際に大気にさらされることがな
く、したがって下地絶縁膜とシリコン半導体膜との界面
を清浄に保つことができる。
【０００６】
【実施例】図１〜図８はそれぞれこの発明の一実施例に
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、薄膜トラ
ンジスタの製造方法について説明する。
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、薄膜トラ
ンジスタの製造方法について説明する。
【０００７】まず、図１に示すように、ガラス基板１の
上面にスパッタにより酸化シリコンまたは窒化シリコン
からなる下地絶縁膜２を堆積する。スパッタによる場
合、低温で比較的良質な絶縁膜を成膜できるので、ガラ
ス基板に対しては適している。次に、下地絶縁膜２が堆
積されたガラス基板１を大気にさらすことなく真空中で
スパッタのチャンバからプラズマＣＶＤのチャンバに移
し、この後下地絶縁膜２の上面にプラズマＣＶＤにより
アモルファスシリコン（シリコン半導体）膜３を堆積す
る。次に、エキシマレーザを照射し、図２に示すよう
に、アモルファスシリコン膜３を結晶化してポリシリコ
ン膜４とする。次に、図３に示すように、ポリシリコン
膜４のチャネル領域４ａを形成すべき領域の上面にフォ
トレジスト膜５をパターン形成する。次に、フォトレジ
スト膜５をマスクとしてイオン注入装置により、ポリシ
リコン膜４のソース・ドレイン領域４ｂを形成すべき領
域にリンイオン等の不純物を注入する。この後、イオン
注入マスクとしてのフォトレジスト膜５をエッチングし
て除去する。
上面にスパッタにより酸化シリコンまたは窒化シリコン
からなる下地絶縁膜２を堆積する。スパッタによる場
合、低温で比較的良質な絶縁膜を成膜できるので、ガラ
ス基板に対しては適している。次に、下地絶縁膜２が堆
積されたガラス基板１を大気にさらすことなく真空中で
スパッタのチャンバからプラズマＣＶＤのチャンバに移
し、この後下地絶縁膜２の上面にプラズマＣＶＤにより
アモルファスシリコン（シリコン半導体）膜３を堆積す
る。次に、エキシマレーザを照射し、図２に示すよう
に、アモルファスシリコン膜３を結晶化してポリシリコ
ン膜４とする。次に、図３に示すように、ポリシリコン
膜４のチャネル領域４ａを形成すべき領域の上面にフォ
トレジスト膜５をパターン形成する。次に、フォトレジ
スト膜５をマスクとしてイオン注入装置により、ポリシ
リコン膜４のソース・ドレイン領域４ｂを形成すべき領
域にリンイオン等の不純物を注入する。この後、イオン
注入マスクとしてのフォトレジスト膜５をエッチングし
て除去する。
【０００８】次に、図４に示すように、エキシマレーザ
を照射し、注入した不純物を活性化する。この状態で
は、ポリシリコン膜４の中央部はチャネル領域４ａとさ
れ、その両側は不純物領域からなるソース・ドレイン領
域４ｂとされている。次に、図５に示すように、全表面
にプラズマＣＶＤにより窒化シリコンからなるゲート絶
縁膜６を堆積する。次に、ポリシリコン膜４のチャネル
領域４ａに対応する部分のゲート絶縁膜６の上面にスパ
ッタによりアルミニウムやクロム等からなるゲート電極
７をパターン形成する。次に、図６に示すように、全表
面にプラズマＣＶＤにより窒化シリコンからなる層間絶
縁膜８を堆積する。次に、図７に示すように、ポリシリ
コン膜４のソース・ドレイン領域４ｂに対応する部分に
おける層間絶縁膜８およびゲート絶縁膜６にコンタクト
ホール９を形成する。次に、図８に示すように、コンタ
クトホール９および層間絶縁膜８の上面の所定の個所に
スパッタによりアルミニウムからなるソース・ドレイン
電極１０をパターン形成し、ソース・ドレイン領域４ｂ
と接続させる。かくして、薄膜トランジスタが製造され
る。
を照射し、注入した不純物を活性化する。この状態で
は、ポリシリコン膜４の中央部はチャネル領域４ａとさ
れ、その両側は不純物領域からなるソース・ドレイン領
域４ｂとされている。次に、図５に示すように、全表面
にプラズマＣＶＤにより窒化シリコンからなるゲート絶
縁膜６を堆積する。次に、ポリシリコン膜４のチャネル
領域４ａに対応する部分のゲート絶縁膜６の上面にスパ
ッタによりアルミニウムやクロム等からなるゲート電極
７をパターン形成する。次に、図６に示すように、全表
面にプラズマＣＶＤにより窒化シリコンからなる層間絶
縁膜８を堆積する。次に、図７に示すように、ポリシリ
コン膜４のソース・ドレイン領域４ｂに対応する部分に
おける層間絶縁膜８およびゲート絶縁膜６にコンタクト
ホール９を形成する。次に、図８に示すように、コンタ
クトホール９および層間絶縁膜８の上面の所定の個所に
スパッタによりアルミニウムからなるソース・ドレイン
電極１０をパターン形成し、ソース・ドレイン領域４ｂ
と接続させる。かくして、薄膜トランジスタが製造され
る。
【０００９】このように、この薄膜トランジスタの製造
方法では、ガラス基板１の上面にスパッタにより下地絶
縁膜２を堆積した後、この下地絶縁膜２が堆積されたガ
ラス基板１を大気にさらすことなく真空中でスパッタの
チャンバからプラズマＣＶＤのチャンバに移し、この後
下地絶縁膜２の上面にプラズマＣＶＤによりアモルファ
スシリコン膜３を堆積しているので、下地絶縁膜２とア
モルファスシリコン膜３との界面を清浄に保つことがで
き、このためバックチャネル側の界面のトラップ等の準
位を少なくすることができ、ひいてはＶG−ＩD曲線の立
上り特性（Ｓ値）を急俊とすることができ、またＩOFF
（リーク電流）を小さくすることができ、トランジスタ
の性能を向上させることができる。
方法では、ガラス基板１の上面にスパッタにより下地絶
縁膜２を堆積した後、この下地絶縁膜２が堆積されたガ
ラス基板１を大気にさらすことなく真空中でスパッタの
チャンバからプラズマＣＶＤのチャンバに移し、この後
下地絶縁膜２の上面にプラズマＣＶＤによりアモルファ
スシリコン膜３を堆積しているので、下地絶縁膜２とア
モルファスシリコン膜３との界面を清浄に保つことがで
き、このためバックチャネル側の界面のトラップ等の準
位を少なくすることができ、ひいてはＶG−ＩD曲線の立
上り特性（Ｓ値）を急俊とすることができ、またＩOFF
（リーク電流）を小さくすることができ、トランジスタ
の性能を向上させることができる。
【００１０】
【発明の効果】以上説明したように、この発明によれ
ば、絶縁基板上に下地絶縁膜を堆積する工程から下地絶
縁膜上にシリコン半導体膜を堆積する工程に移行する際
に大気にさらすことがないので、下地絶縁膜とシリコン
半導体膜との界面を清浄に保つことができ、このためバ
ックチャネル側の界面のトラップ等の準位を少なくする
ことができ、ひいてはＶG−ＩD曲線の立上り特性（Ｓ
値）を急俊とすることができ、またＩOFF（リーク電
流）を小さくすることができ、トランジスタの性能を向
上させることができる。
ば、絶縁基板上に下地絶縁膜を堆積する工程から下地絶
縁膜上にシリコン半導体膜を堆積する工程に移行する際
に大気にさらすことがないので、下地絶縁膜とシリコン
半導体膜との界面を清浄に保つことができ、このためバ
ックチャネル側の界面のトラップ等の準位を少なくする
ことができ、ひいてはＶG−ＩD曲線の立上り特性（Ｓ
値）を急俊とすることができ、またＩOFF（リーク電
流）を小さくすることができ、トランジスタの性能を向
上させることができる。
【図１】この発明の一実施例における薄膜トランジスタ
の製造に際し、ガラス基板の上面に形成した下地絶縁膜
の上面にアモルファスシリコン膜を形成した状態の断面
図。
の製造に際し、ガラス基板の上面に形成した下地絶縁膜
の上面にアモルファスシリコン膜を形成した状態の断面
図。
【図２】同薄膜トランジスタの製造に際し、エキシマレ
ーザの照射により、アモルファスシリコン膜を結晶化し
てポリシリコン膜とした状態の断面図。
ーザの照射により、アモルファスシリコン膜を結晶化し
てポリシリコン膜とした状態の断面図。
【図３】同薄膜トランジスタの製造に際し、フォトレジ
スト膜をパターン形成した後、不純物を注入した状態の
断面図。
スト膜をパターン形成した後、不純物を注入した状態の
断面図。
【図４】同薄膜トランジスタの製造に際し、エキシマレ
ーザの照射により、注入した不純物を活性化した状態の
断面図。
ーザの照射により、注入した不純物を活性化した状態の
断面図。
【図５】同薄膜トランジスタの製造に際し、ゲート絶縁
膜およびゲート電極を形成した状態の断面図。
膜およびゲート電極を形成した状態の断面図。
【図６】同薄膜トランジスタの製造に際し、層間絶縁膜
を形成した状態の断面図。
を形成した状態の断面図。
【図７】同薄膜トランジスタの製造に際し、コンタクト
ホールを形成した状態の断面図。
ホールを形成した状態の断面図。
【図８】同薄膜トランジスタの製造に際し、ソース・ド
レイン電極を形成した状態の断面図。
レイン電極を形成した状態の断面図。
１ ガラス基板 ２ 下地絶縁膜 ３ アモルファスシリコン膜
Claims (3)
- 【請求項１】 真空中で絶縁基板上に下地絶縁膜を堆積
した後、大気にさらすことなく、引き続いて真空中で前
記下地絶縁膜上にシリコン半導体膜を堆積し、このシリ
コン半導体膜を活性層としてコプラナ型またはスタガ型
の電界効果型薄膜トランジスタを構成することを特徴と
する薄膜トランジスタの製造方法。 - 【請求項２】 下地絶縁膜はスパッタによる酸化シリコ
ン膜または窒化シリコン膜からなることを特徴とする請
求項１記載の薄膜トランジスタの製造方法。 - 【請求項３】 シリコン半導体膜は、下地絶縁膜が堆積
された絶縁基板を真空中でスパッタのチャンバからプラ
ズマＣＶＤのチャンバに移した後、プラズマＣＶＤによ
り堆積することを特徴とする請求項２記載の薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33943291A JPH05152331A (ja) | 1991-11-29 | 1991-11-29 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33943291A JPH05152331A (ja) | 1991-11-29 | 1991-11-29 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152331A true JPH05152331A (ja) | 1993-06-18 |
Family
ID=18327415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33943291A Pending JPH05152331A (ja) | 1991-11-29 | 1991-11-29 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152331A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237621A (ja) * | 1999-03-23 | 2006-09-07 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US7271082B2 (en) | 1993-10-26 | 2007-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7821071B2 (en) | 1999-03-23 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2011061227A (ja) * | 1998-10-06 | 2011-03-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1991
- 1991-11-29 JP JP33943291A patent/JPH05152331A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8304350B2 (en) | 1993-10-26 | 2012-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7271082B2 (en) | 1993-10-26 | 2007-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7452794B2 (en) | 1993-10-26 | 2008-11-18 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of a thin film semiconductor device |
| US7691692B2 (en) | 1993-10-26 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd. | Substrate processing apparatus and a manufacturing method of a thin film semiconductor device |
| JP2011061227A (ja) * | 1998-10-06 | 2011-03-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| EP2264745A3 (en) * | 1998-10-06 | 2014-09-03 | Semiconductor Energy Laboratory Co, Ltd. | Apparatus having integrated circuits made of TFT devices, and methods of manufacture thereof |
| US7821071B2 (en) | 1999-03-23 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2006237621A (ja) * | 1999-03-23 | 2006-09-07 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US8154059B2 (en) | 1999-03-23 | 2012-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP4485480B2 (ja) * | 1999-03-23 | 2010-06-23 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US8610182B2 (en) | 1999-03-23 | 2013-12-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9196632B2 (en) | 1999-03-23 | 2015-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9806096B2 (en) | 1999-03-23 | 2017-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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