JPH07312426A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 広い面積内で多数の薄膜トランジスタの特性
を均一にすることができ、大型基板上での製造に適した
薄膜トランジスタおよびその製造方法を提供する。 【構成】 ソ−ス・ドレイン領域１３ａの間がチャネル
部１３ｂとなる半導体薄膜１３上に上部ゲ−ト絶縁膜１
４および層間絶縁膜１６を順次成膜する工程と、一対の
コンタクト孔１７ａを絶縁膜１４，１６に形成する工程
と、各ソ−ス・ドレイン領域の上面、各コンタクト孔の
内面、および層間絶縁膜１６の上面のソ−ス・ドレイン
領域に対応する領域に一対のｎ⁺層１８ａを形成する工
程と、各ｎ⁺層上に、シリサイドを形成する金属からな
るソース・ドレイン電極１９ａを形成する工程とを有し
てなり、絶縁膜１４，１６が半導体薄膜のチャネル部１
３ｂに対するエッチングストッパになってチャネル部を
保護する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、薄膜トランジスタお
よびその製造方法に関する。

【０００２】

【従来の技術】薄膜トランジスタの製造方法として、例
えば、図３に示すように、ダブルゲ−ト型の薄膜トラン
ジスタを製造する方法がある。この方法は、（１）ガラ
ス基板１の上面の所定個所に下部ゲート電極２を形成
し、この形成後に、下部ゲート絶縁膜３、半導体薄膜
４、低抵抗のオーミックコンタクトを得るためのｎ⁺層
５及びクロム等のシリサイドを形成する金属からなるソ
−ス・ドレイン電極用メタル６をＣＶＤ装置により順次
連続成膜する工程（図３（ａ）を参照）と、（２）半導
体薄膜４の上面全体に成膜されたｎ⁺層５およびソ−ス
・ドレイン電極用メタル６のうち、半導体薄膜４のソ−
ス・ドレイン領域４ａ，４ａに対応する領域のみが残る
ように、ソ−ス・ドレイン領域４ａ，４ａの外側の領域
および半導体薄膜４のチャネル部４ｂにそれぞれ対応す
る領域をエッチングにより除去し、これによってｎ⁺層
５ａ，５ａおよびソ−ス・ドレイン電極６ａ，６ａを同
時に形成する工程（図３（ｂ）を参照）と、（３）素子
分離によりデバイスエリアを形成する工程（図３（ｃ）
を参照）と、（４）ソ−ス・ドレイン電極６ａ，６ａの
上面、チャネル部４ｂの上面および下部ゲ−ト絶縁膜３
の上面に上部ゲ−ト絶縁膜７を成膜し、この絶縁膜７の
上面全体に上部ゲ−ト電極用メタル（ＩＴＯ等の透明な
メタル）を成膜し、かつこのメタルをエッチングにより
加工して上部ゲ−ト電極８を形成する工程（図３（ｄ）
を参照）とを有している。上記従来の薄膜トランジスタ
の製造方法では、ｎ⁺層５ａ，５ａおよびソ−ス・ドレ
イン電極６ａ，６ａを形成する上記工程（２）で、半導
体薄膜４の上面全体に成膜されたｎ⁺層５とソ−ス・ド
レイン電極用メタル６をエッチングにより加工してｎ⁺
層５ａ，５ａおよびソ−ス・ドレイン電極６ａ，６ａを
形成する方式、いわゆるチャネルエッチ方式を用いてい
る。このチャネルエッチ方式では、チャネル部４ｂの膜
厚は、半導体薄膜４の、ソ−ス・ドレイン領域４ａ，４
ａを除く領域がエッチングにより深さＤ（図３（ｂ）を
参照）だけオ−バ−エッチングされた残りの厚みとな
る。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来の薄膜トランジスタの製造方法では、半導体薄膜４の
上面全体にｎ⁺層５を成膜し、このｎ⁺層の上面全体にク
ロム等のシリサイドを形成する金属からなるソ−ス・ド
レイン電極用メタル６を成膜するため（図３（ａ）を参
照）、ｎ⁺層５とソ−ス・ドレイン電極用メタル６の積
層界面にシリサイドが形成されるので、上記工程（２）
の前記エッチングをウェットエッチングで行なう場合に
は、前記シリサイドをエッチングするのが難しい。ま
た、そのエッチングをドライエッチングで行なう場合で
も、前記シリサイド部分のエッチング速度が遅いため、
広い面積に亘って均一なエッチング深さに制御するのが
難しく、エッチング深さが広い面積内で大きくばらつい
てしまう。したがって、大型のガラス基板上で多数の薄
膜トランジスタを製造する場合、前記エッチングをドラ
イエッチングで行なうと、広い面積内にある各薄膜トラ
ンジスタのチャネル部４ｂの膜厚を均一にするのが難し
く、各薄膜トランジスタのチャネル部４ｂの厚みにばら
つきが生じてしまい、広い面積内で多数の薄膜トランジ
スタの特性を均一にするのが難しいという問題がある。
この発明は、上記従来技術の問題点に着目してなされた
もので、その目的は多数の薄膜トランジスタの特性を均
一にすることができる薄膜トランジスタおよびその製造
方法を提供することである。

【０００４】

【課題を解決するための手段】上記課題を達成するた
め、請求項１記載の発明に係る薄膜トランジスタは、ソ
−ス・ドレイン領域の間がチャネル部となる半導体薄膜
と、前記半導体薄膜上に形成された絶縁膜と、前記各ソ
−ス・ドレイン領域の上面を外部に露出させるように、
前記絶縁膜に形成された一対のコンタクト孔と、前記各
ソ−ス・ドレイン領域の上面および前記絶縁膜の上面の
前記ソ−ス・ドレイン領域に対応する領域に形成された
一対のｎ⁺層と、シリサイドを形成する金属からなり、
前記各ｎ⁺層上に形成されたソ−ス・ドレイン電極と、
前記ｎ⁺層と前記各ソ−ス・ドレイン電極間に形成され
たシリサイド層とを備えてなる。好ましくは、前記チャ
ネル部の下方に下部絶縁膜を介して位置し、基板上に形
成された下部ゲ−ト電極と、前記チャネル部の上方に前
記絶縁膜を介して位置し、この絶縁膜上に形成された上
部ゲ−ト電極と、この上部ゲ−ト電極の上面および前記
絶縁膜の上面に形成された層間絶縁膜とを備え、前記各
コンタクト孔が前記絶縁膜および層間絶縁膜に形成さ
れ、かつ前記各ｎ⁺層が、前記各ソ−ス・ドレイン領域
の上面、前記各コンタクト孔の内面、および前記層間絶
縁膜の上面の前記チャネル部に対応する領域外に形成さ
れている（請求項２）。上記課題を達成するため、請求
項３記載の発明に係る薄膜トランジスタの製造方法は、
ソ−ス・ドレイン領域の間がチャネル部となる半導体薄
膜上に絶縁膜を成膜する工程と、前記各ソ−ス・ドレイ
ン領域の上面を外部に露出させる一対のコンタクト孔を
前記絶縁膜に形成する工程と、前記各ソ−ス・ドレイン
領域の上面および前記絶縁膜の上面の前記ソ−ス・ドレ
イン領域に対応する領域に一対のｎ⁺層を形成する工程
と、前記各ｎ⁺層上にシリサイドを形成する金属からな
るソース・ドレイン電極を形成する工程とを有してな
る。好ましくは、前記一対のｎ⁺層を形成する工程およ
び前記ソース・ドレイン電極を形成する工程は、前記各
ソ−ス・ドレイン領域の上面および前記絶縁膜の上面全
体にｎ⁺層を成膜する工程と、このｎ⁺層のうち、前記チ
ャネル部に対応する領域をエッチングにより除去して一
対のｎ⁺層を形成する工程と、前記各ｎ⁺層の上面および
前記絶縁膜の上面にソース・ドレイン電極用メタルを成
膜する工程と、このメタルのうち、前記チャネル部に対
応する領域をエッチングにより除去してソース・ドレイ
ン電極を形成する工程とを有する（請求項４）。さらに
好ましくは、前記絶縁膜を成膜する工程の前に、前記チ
ャネル部の下方に下部絶縁膜を介して位置する下部ゲ−
ト電極を基板の上面に形成する工程と、前記絶縁膜を成
膜する工程の後に、前記チャネル部の上方に前記絶縁膜
を介して位置する上部ゲ−ト電極を前記絶縁膜の上面に
形成する工程と、前記上部ゲ−ト電極および前記絶縁膜
上に層間絶縁膜を形成する工程とを有し、前記コンタク
ト孔を形成する工程では、前記各ソ−ス・ドレイン領域
の上面を外部に露出させるように、前記層間絶縁膜およ
び前記絶縁膜に一対のコンタクト孔を形成し、かつ前記
ｎ⁺層を形成する工程では、前記各ソ−ス・ドレイン領
域の上面および前記層間絶縁膜の上面の前記各ソ−ス・
ドレイン領域に対応する領域にｎ⁺層を形成する（請求
項５）。

【０００５】

【作用】請求項１に記載の薄膜トランジスタでは、半導
体薄膜上に絶縁膜が形成され、一対のコンタクト孔が絶
縁膜に形成され、半導体薄膜の各ソ−ス・ドレイン領域
の上面および絶縁膜の上面の各ソ−ス・ドレイン領域に
対応する領域に一対のｎ⁺層が形成され、かつシリサイ
ドを形成する金属からなるソ−ス・ドレイン電極が各ｎ
⁺層上に形成されているので、例えば、絶縁膜の全面に
ｎ⁺層を成膜し、このｎ⁺層の全面にソ−ス・ドレイン電
極用メタルを成膜し、この後に、ｎ⁺層およびソ−ス・
ドレイン電極用メタルのチャネル部に対応する領域をド
ライエッチングにより除去する際に、絶縁膜が半導体薄
膜のチャネル部に対するエッチングストッパになってチ
ャネル部を保護する。これによって、各薄膜トランジス
タのチャネル部の膜厚は、前記ドライエッチング後も成
膜時と変わらない。請求項３に記載の薄膜トランジスタ
の製造方法によれば、半導体薄膜上に絶縁膜を成膜し、
半導体薄膜の各ソ−ス・ドレイン領域の上面を外部に露
出させる一対のコンタクト孔を絶縁膜に形成し、各ソ−
ス・ドレイン領域の上面および前記絶縁膜の上面のソ−
ス・ドレイン領域に対応する領域に一対のｎ⁺層を形成
し、かつ各ｎ⁺層上にシリサイドを形成する金属からな
るソース・ドレイン電極を形成するので、例えば、絶縁
膜の全面にｎ⁺層を成膜し、このｎ⁺層の全面にソ−ス・
ドレイン電極用メタルを成膜し、この後に、ｎ⁺層およ
びソ−ス・ドレイン電極用メタルのチャネル部に対応す
る領域をドライエッチングにより除去する際に、絶縁膜
が半導体薄膜のチャネル部に対するエッチングストッパ
になってチャネル部を保護する。これによって、各薄膜
トランジスタのチャネル部の膜厚は、前記ドライエッチ
ング後も成膜時と変わらない。また、請求項４に記載の
薄膜トランジスタの製造方法によれば、各ソ−ス・ドレ
イン領域の上面および前記絶縁膜の上面全体にｎ⁺層を
成膜し、このｎ⁺層のうち、チャネル部に対応する領域
をエッチングにより除去して一対のｎ⁺層を形成し、各
ｎ⁺層の上面および絶縁膜の上面にソース・ドレイン電
極用メタルを成膜し、このメタルのうち、チャネル部に
対応する領域をエッチングにより除去してソース・ドレ
イン電極を形成するので、各ｎ⁺層の上面および絶縁膜
の上面にソース・ドレイン電極用メタルを成膜した際
に、このメタルとチャネル部との間、すなわち一対のｎ
⁺層の間にはシリサイドが形成されない。これによっ
て、ソース・ドレイン電極用メタルのチャネル部に対応
する領域をエッチングにより除去してソース・ドレイン
電極を形成する際のエッチングが容易になる。

【０００６】

【実施例】以下、この発明の一実施例に係る薄膜トラン
ジスタおよびその製造方法を図面に基づいて説明する。
図１（ｅ）は一実施例に係るダブルゲ−ト型フォトセン
サ（薄膜トランジスタ）を示しており、図１（ａ）〜
（ｅ）はそのダブルゲ−ト型フォトセンサの各製造工程
を示している。

【０００７】一実施例に係るダブルゲ−ト型フォトセン
サは、図１（ｅ）に示すように、ガラス基板（基板）１
０と、この基板１０上の所定個所に形成された下部ゲ−
ト電極１１と、この電極１１およびガラス基板１０上に
形成された下部ゲ−ト絶縁膜（下部絶縁膜）１２と、こ
の絶縁膜１２上の所定個所に形成されたアモルファスシ
リコンからなり、ソ−ス・ドレイン領域１３ａ，１３ａ
の間がチャネル部１３ｂとなる半導体薄膜１３と、この
半導体薄膜１３および下部ゲ−ト絶縁膜１２上に形成さ
れた上部ゲ−ト絶縁膜（絶縁膜）１４と、この絶縁膜１
４上の所定個所に形成された上部ゲ−ト電極１５と、こ
の電極１５および上部ゲ−ト絶縁膜１４上に形成された
層間絶縁膜１６とを備えている。前記チャネル部１３ｂ
の上方にある上部ゲ−ト電極１５は、上部ゲ−ト絶縁膜
１４上の、チャネル部１３ｂに対応する所定個所に形成
されている。一方、チャネル部１３ｂの下方にある下部
ゲ−ト電極１１は、ガラス基板１０上の、チャネル部１
３ｂに対応する個所でかつチャネル部１３ｂよりも幅の
広い所定個所に形成されている。

【０００８】前記ダブルゲ−ト型フォトセンサは、さら
に、前記各ソ−ス・ドレイン領域１３ａ，１３ａの上面
を外部に露出させるように、上部ゲ−ト絶縁膜１４およ
び層間絶縁膜１６に形成された一対のコンタクト孔１７
ａ，１７ａと、各ソ−ス・ドレイン領域１３ａの一部の
上面、各コンタクト孔１７ａ，１７ａの内面全体、およ
び層間絶縁膜１６の上面の各ソ−ス・ドレイン領域１３
ａに対応する領域に形成された一対のｎ⁺層１８ａ，１
８ａと、クロム等のシリサイドを形成する金属からな
り、各ｎ⁺層１８ａ上に形成されたソ−ス・ドレイン電
極１９ａ，１９ａとを備えている。各ｎ⁺層１８ａと各
ソ−ス・ドレイン電極１９ａとの間には、シリサイド層
２０が形成されており、これによって各ソ−ス・ドレイ
ン電極１９ａとｎ⁺層１８ａ間のコンタクト抵抗が小さ
くなっている。

【０００９】次に、上記一実施例に係るダブルゲ−ト型
フォトセンサの製造方法（一実施例に係る薄膜トランジ
スタの製造方法）を、図１（ａ）〜（ｅ）を順に参照し
ながら説明する。この製造方法は、下記の工程（１）〜
（５）を有している。まず、図１（ａ）に示すように、
ガラス基板１０の上面全体にクロムやアルミニウム等の
導電材料からなるゲート電極用メタルをスパッタ等によ
り成膜し、パターニングによりガラス基板１０上の所定
個所に下部ゲート電極１１を形成する。次に、下部ゲー
ト電極１１及びガラス基板１０の上面全体にシリコンの
酸化物や窒化物等からなる下部ゲート絶縁膜１２をスパ
ッタやプラズマＣＶＤ等により成膜する。次に、下部ゲ
ート絶縁膜１２の上面全体にアモルファスシリコンから
なる半導体薄膜をプラズマＣＶＤ等により成膜し、パタ
ーニングにより下部ゲート絶縁膜１２上の所定個所に半
導体薄膜１３を形成する。次に、図１（ｂ）に示すよう
に、半導体薄膜１３および下部ゲ−ト絶縁膜１２の上面
全体にシリコンの酸化物や窒化物等からなる上部ゲ−ト
絶縁膜１４を成膜する。次に、この絶縁膜１４の上面全
体にＩＴＯ等の透明導電材料からなるゲート電極用メタ
ルをスパッタ等により成膜し、パターニングにより上部
ゲ−ト絶縁膜１４上の所定個所に上部ゲート電極１５を
形成する。次に、図１（ｃ）に示すように、上部ゲート
電極１５および上部ゲ−ト絶縁膜１４の上面全体にシリ
コンの酸化物や窒化物等からなる層間絶縁膜１６を成膜
する。次に、各ソ−ス・ドレイン領域１３ａの一部の上
面を外部に露出させるように、層間絶縁膜１６および上
部ゲ−ト絶縁膜１４に一対のコンタクト孔１７ａ，１７
ａを形成する。

【００１０】次に、図１（ｄ）に示すように、各ソ−ス
・ドレイン領域１３ａの一部の上面、各コンタクト孔１
７ａ，１７ａの内面、および層間絶縁膜１６の上面全体
にリンおよびシランを含む混合ガスを用いたプラズマＣ
ＶＤ等によりｎ⁺層１８を成膜する。次に、成膜された
ｎ⁺層１８の上面全体に、クロム等のシリサイドを形成
する金属からなるソース・ドレイン電極用メタル１９を
プラズマＣＶＤ等により成膜する。この工程において、
ソース・ドレイン電極用メタル１９とｎ⁺層１８との間
にはシリサイド層２０が形成される。この場合、ソース
・ドレイン電極用メタル１９をスパッタにより成膜し、
この後、熱処理をしてシリサイド層２０を形成するよう
にしてもよい。次に、図１（ｅ）に示すように、前記成
膜されたｎ⁺層１８、シリサイド層２０およびソース・
ドレイン電極用メタル１９のうち、チャネル部１３ｂに
対応する領域および各ソ−ス・ドレイン領域１３ａの外
側の領域をドライエッチングにより除去して一対のｎ⁺
層１８ａ，１８ａおよびソース・ドレイン電極１９ａ，
１９ａを同時に形成する。この後に、図示しないパッシ
ベーション膜を成膜するとダブルゲ−ト型フォトセンサ
が完成する。このダブルゲート型フォトセンサは下部ゲ
ート電極１１に＋１０Ｖ程度の正電圧を印加し、上部ゲ
ート電極１５に−２０Ｖ程度の負電圧を印加して、半導
体薄膜１３のチャネル領域に空乏層を形成した状態で透
明な上部ゲート電極１５側から光を照射すると光量に応
じたドレイン電流が得られるものである。なお、上記に
おいて、コンタクト孔１７ａ，１７ａの内面が急俊であ
れば、ｎ⁺層１８はこの内面に付着しないこともある
が、このことは特性には影響しないので問題はない。

【００１１】上記一実施例に係るダブルゲ−ト型フォト
センサによれば、例えば、層間絶縁膜１６の上面全体に
ｎ⁺層１８を成膜し、このｎ⁺層１８の上面全体にソ−ス
・ドレイン電極用メタル１９を成膜してシリサイド層２
０を形成し、この後に、ｎ⁺層１８およびソ−ス・ドレ
イン電極用メタル１９、シリサイド層２０のチャネル部
１３ｂに対応する領域をドライエッチングにより除去す
るので、上部ゲ−ト絶縁膜１４が半導体薄膜１３のチャ
ネル部１３ｂに対するエッチングストッパになってチャ
ネル部１３ｂを保護する。これによって、広い面積内に
ある各薄膜トランジスタのチャネル部１３ｂの膜厚は、
前記ドライエッチング後も成膜時と変わらない。したが
って、大型のガラス基板上で多数の薄膜トランジスタを
製造する場合、例えば大型のガラス基板上に形成される
ダブルゲ−ト型フォトセンサアレイデバイスを製造する
場合、広い面積内にある各ダブルゲ−ト型フォトセンサ
の各チャネル部の膜厚を均一にすることができ、各フォ
トセンサの特性（センサ特性）を均一にすることができ
る。

【００１２】図２は上記一実施例に係るダブルゲ−ト型
フォトセンサの製造方法の変形例を示している。この変
形例では、各ソ−ス・ドレイン領域１３ａ，１３ａの一
部の上面、コンタクト孔１７ａ，１７の内面、および層
間絶縁膜１６の上面全体にｎ⁺層１８を成膜し、この成
膜後に、ｎ⁺層１８のうち、チャネル部１３ｂに対応す
る領域および各ソ−ス・ドレイン領域１３ａ，１３ａの
外側の領域をエッチングにより除去して一対のｎ⁺層１
８ａ，１８ａを形成し、この形成後に、各ｎ⁺層１８
ａ，１８ａの上面および層間絶縁膜１６の上面にシリサ
イドを形成する金属からなるソース・ドレイン電極用メ
タル１９を成膜し（図２の状態）、この後、この成膜さ
れたメタル１９のうち、チャネル部１３ｂに対応する領
域および各ソ−ス・ドレイン領域１３ａ，１３ａの外側
の領域をエッチングにより除去してソース・ドレイン電
極１９ａ，１９ａを形成するようにしている。

【００１３】この変形例によれば、一対のｎ⁺層１８
ａ，１８ａの上面および層間絶縁膜１６の上面にシリサ
イドを形成する金属からなるソース・ドレイン電極用メ
タル１９を成膜する際に、ｎ⁺層１８ａが除去されたソ
ース・ドレイン電極形成用領域以外の層間絶縁膜１６の
上面にはシリサイドが形成されないので、ソース・ドレ
イン電極用メタル１９のチャネル部に対応する領域をエ
ッチングにより除去してソース・ドレイン電極１９ａ，
１９ａを形成する際のエッチングが容易になるという利
点がある。

【００１４】また、上記一実施例では、この発明に係る
薄膜トランジスタおよびその製造方法をダブルゲ−ト型
フォトセンサに適用しているが、この発明はこれに限ら
ず、上部ゲ−ト電極のないＭＯＳ型フォトセンサや、Ｍ
ＯＳ−ＦＥ型薄膜トランジスタ等の他の薄膜トランジス
タにも適用可能である。ＭＯＳ−ＦＥ型薄膜トランジス
タの場合、トップゲ−ト型、ボトムゲ−ト型のいずれで
もよい。

【００１５】

【発明の効果】以上説明したように、この発明に係る薄
膜トランジスタによれば、半導体薄膜上に絶縁膜が形成
され、一対のコンタクト孔が絶縁膜に形成され、半導体
薄膜の各ソ−ス・ドレイン領域の上面および絶縁膜の上
面の各ソ−ス・ドレイン領域に対応する領域に一対のｎ
⁺層が形成され、かつシリサイドを形成する金属からな
るソ−ス・ドレイン電極が各ｎ⁺層上に形成されている
ので、例えば、絶縁膜の全面にｎ⁺層を成膜し、このｎ⁺
層の全面にソ−ス・ドレイン電極用メタルを成膜し、こ
の後に、ｎ⁺層およびソ−ス・ドレイン電極用メタルの
チャネル部に対応する領域をドライエッチングにより除
去する際に、絶縁膜が半導体薄膜のチャネル部に対する
エッチングストッパになってチャネル部を保護する。こ
れによって、各薄膜トランジスタのチャネル部の膜厚
は、前記ドライエッチング後も成膜時と変わらない。し
たがって、多数の薄膜トランジスタの特性を均一にする
ことができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｅ）の各図は、この発明の一実施例
に係る薄膜トランジスタの製造方法の各工程を示す図で
ある。

【図２】一実施例の変形例を示す図である。

【図３】（ａ）〜（ｄ）の各図は、従来の薄膜トランジ
スタの製造方法の各工程を示す図である。

【符号の説明】 １０ ガラス基板 １１ 下部ゲ−ト電極 １２ 下部ゲート絶縁膜（下部絶縁膜） １３ 半導体薄膜 １３ａ，１３ａ ソース・ドレイン領域 １３ｂ チャネル部 １４ 上部ゲ−ト絶縁膜（絶縁膜） １６ 層間絶縁膜（絶縁膜） １７ａ，１７ａ コンタクト孔 １８ａ，１８ａ ｎ⁺層 １９ａ，１９ａ ソース・ドレイン電極

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｐ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ソ−ス・ドレイン領域の間がチャネル部
   となる半導体薄膜と、 前記半導体薄膜上に形成された絶縁膜と、 前記各ソ−ス・ドレイン領域の上面を外部に露出させる
   ように、前記絶縁膜に形成された一対のコンタクト孔
   と、 前記各ソ−ス・ドレイン領域の上面および前記絶縁膜の
   上面の前記各ソ−ス・ドレイン領域に対応する領域に形
   成された一対のｎ⁺層と、 シリサイドを形成する金属からなり、前記各ｎ⁺層上に
   形成されたソ−ス・ドレイン電極と、 前記ｎ⁺層と前記各ソ−ス・ドレイン電極間に形成され
   たシリサイド層とを備えてなることを特徴とする薄膜ト
   ランジスタ。
2. 【請求項２】 前記チャネル部の下方に下部絶縁膜を介
   して位置し、基板上に形成された下部ゲ−ト電極と、前
   記チャネル部の上方に前記絶縁膜を介して位置し、この
   絶縁膜上に形成された上部ゲ−ト電極と、この上部ゲ−
   ト電極の上面および前記絶縁膜の上面に形成された層間
   絶縁膜とを備え、 前記各コンタクト孔が前記絶縁膜および層間絶縁膜に形
   成され、かつ前記各ｎ⁺層が、前記各ソ−ス・ドレイン
   領域の上面、前記各コンタクト孔の内面、および前記層
   間絶縁膜の上面の前記チャネル部に対応する領域外に形
   成されていることを特徴とする請求項１に記載の薄膜ト
   ランジスタ。
3. 【請求項３】 ソ−ス・ドレイン領域の間がチャネル部
   となる半導体薄膜上に絶縁膜を成膜する工程と、 前記各ソ−ス・ドレイン領域の上面を外部に露出させる
   一対のコンタクト孔を前記絶縁膜に形成する工程と、 前記各ソ−ス・ドレイン領域の上面および前記絶縁膜の
   上面の前記ソ−ス・ドレイン領域に対応する領域に一対
   のｎ⁺層を形成する工程と、 前記各ｎ⁺層上に、シリサイドを形成する金属からなる
   ソース・ドレイン電極を形成する工程とを有してなるこ
   とを特徴とする薄膜トランジスタの製造方法。
4. 【請求項４】 前記一対のｎ⁺層を形成する工程および
   前記ソース・ドレイン電極を形成する工程は、 前記各ソ−ス・ドレイン領域の上面および前記絶縁膜の
   上面全体にｎ⁺層を成膜する工程と、 このｎ⁺層のうち、前記チャネル部に対応する領域をエ
   ッチングにより除去して一対のｎ⁺層を形成する工程
   と、 前記各ｎ⁺層の上面および前記絶縁膜の上面にソース・
   ドレイン電極用メタルを成膜する工程と、 このメタルのうち、前記チャネル部に対応する領域をエ
   ッチングにより除去してソース・ドレイン電極を形成す
   る工程とを有することを特徴とする請求項３に記載の製
   造方法。
5. 【請求項５】 前記絶縁膜を成膜する工程の前に、前記
   チャネル部の下方に下部絶縁膜を介して位置する下部ゲ
   −ト電極を基板の上面に形成する工程と、 前記絶縁膜を成膜する工程の後に、前記チャネル部の上
   方に前記絶縁膜を介して位置する上部ゲ−ト電極を前記
   絶縁膜の上面に形成する工程と、 前記上部ゲ−ト電極および前記絶縁膜上に層間絶縁膜を
   形成する工程とを有し、 前記コンタクト孔を形成する工程では、前記各ソ−ス・
   ドレイン領域の上面を外部に露出させるように、前記層
   間絶縁膜および前記絶縁膜に一対のコンタクト孔を形成
   し、かつ前記ｎ⁺層を形成する工程では、前記各ソ−ス
   ・ドレイン領域の上面および前記層間絶縁膜の上面の、
   前記各ソ−ス・ドレイン領域に対応する領域にｎ⁺層を
   形成することを特徴とする請求項３〜５のいずれかに記
   載の製造方法。