JP4214561B2 - 薄膜トランジスタの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は薄膜トランジスタの製造方法に係り、特に絶縁性基板上に形成される薄膜トランジスタの製造方法に関する。
【0002】
【従来の技術】
液晶ディスプレイやイメージサンサ等の画像入出力デバイスの駆動回路は、いわゆるLSIとして形成され、画像入出力デバイスの基板上に貼り付けられて実装されていた。ところが、この貼付作業は複雑、かつ、面倒であるため、近年では駆動回路を画像入出力デバイスと同一基板上に直接作製するための開発が進められている。これらの画像入出力デバイスの基板には、通常、半導体素子への不純物の影響を考慮して、無アルカリガラスが用いられている。無アルカリガラスには、バリウムホウケイ酸ガラス、ホウケイ酸ガラス、アルミノホウケイ酸ガラス、アルミノケイ酸ガラス等がある。これらの無アルカリガラスを使用したガラス基板の歪点は593〜700℃程度であるため、この基板上に駆動回路を直接作製するときには、少なくとも700℃以下の温度で処理することが要求される。
【0003】
しかし、駆動回路を形成するのに必要な性能を持ったトランジスタの半導体膜を、700℃以下の温度で作製するのは一般に困難である。700℃以下の温度で半導体膜を形成する方法として固相成長法がある。固相成長法は、非晶質膜を出発材料として、600℃程度の温度でアニールして多結晶化することにより、多結晶シリコン膜を作って半導体膜を成形する方法であるが、その多結晶化の段階でそれぞれの結晶方位が異なるため、その結晶粒界で多くの結晶欠陥が発生する。
【0004】
短波長のエキシマレーザを非晶質シリコン膜または多結晶シリコン膜に照射して溶融固化することにより良質な半導体膜を得る方法もある。エキシマレーザはパルスレーザであり、かつ、ビームサイズが限られているので、大面積照射する場合は、ビームを継ぎ合わせて照射しなければならず、その継ぎ合わせ部分で多結晶シリコン膜の膜質が変化し、その部分のトランジスタは異なった特性になってしまう。また、シリコン膜にレーザ照射するとシリコン膜の表面は局所的、かつ、瞬間的に溶融し凝固するため、照射エネルギによって多結晶シリコン膜の膜質は急峻に変化し、結果的に安定して同一膜質の多結晶シリコン膜を得ることが困難である。
【0005】
以上述べた問題点を解決するものとして、特開平7−162002号公報では、多結晶シリコン膜の表面層を水蒸気を主成分とする雰囲気下で酸化した後、その酸化膜を除去することによって、良質の半導体膜を得る方法が提案されている。このように多結晶シリコン膜を酸化処理すると、シリコン原子が酸化されて酸素原子と結合する過程において、シリコン原子同士の結合が切り離され、ある確率で完全に自由になるシリコン原子が生成される。この完全に自由になったシリコン原子が、多結晶シリコン膜中を拡散して多結晶シリコン膜中の結晶欠陥を補償し、結晶欠陥が低減されると考えられている。
【0006】
【発明が解決しようとする課題】
しかし、上記特開平7−162002号公報に開示された、薄膜トランジスタの製造方法は、絶縁性基板上に形成された半導体膜上にゲート電極を形成する技術に関するもので、絶縁性基板上に先ずゲート電極を形成し、その上に半導体膜を形成するボトムゲート型の薄膜トランジスタについては何ら開示されていない。しかも、上記公報に記載された発明では多結晶シリコン膜を酸化して形成された、酸化シリコン膜を利用することなく除去している。
【0007】
本発明は、以上述べた問題点に鑑み案出されたもので、多結晶シリコン膜の酸化による改質技術をボトムゲート型の薄膜トランジスタの製造に摘要するとともに、酸化により形成された酸化シリコン膜を不純物イオンのドーピングの際のマスクとして利用することにより、製造工程の短縮化を図ることができる薄膜トランジスタの製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
上記目的を達成するため本発明の薄膜トランジスタの製造方法は、絶縁基板上にゲート電極を形成する第1工程と、上記ゲート電極上にゲート絶縁膜を形成する第2工程と、上記ゲート絶縁膜上に多結晶シリコン膜を形成する第3工程と、水蒸気等の酸化能力のある気体を主成分とし圧力が5〜50気圧の雰囲気で上記多結晶シリコン膜の表面層を酸化して酸化シリコン膜を形成する第4工程と、酸化シリコン膜をエッチングして島状の酸化シリコン膜を形成する第5工程と、島状の酸化シリコン膜をマスクとして不純物イオンをドーピングする第6工程とを有している。
【0009】
上記第4工程のあとに窒素等の不活性なガスを主成分とし圧力が5〜50気圧の雰囲気で熱処理する工程を付加してもよい。
【0010】
上記多結晶シリコン膜を酸化する第4工程および請求項2の熱処理温度は300〜700℃であることが好ましい。
【0011】
次に、本発明の作用を説明する。
ゲート絶縁膜上に形成された多結晶シリコン膜を酸化して表面層に酸化シリコン膜を形成することにより、酸化されずに残された多結晶シリコン膜の改質を行うことができる。酸化処理を5気圧以上の高圧で行うことにより、処理温度の均一性が高まるとともに、圧力に比例して酸化レートをあげることができるので、同じ酸化レートであれば処理温度を低温化することができる。絶縁性基板としてガラス基板を使用しても歪を起すことのない700℃以下の低温でも、使用可能な酸化速度(10nm/h)が得られる。
【0012】
一般に、多結晶シリコン膜に不純物イオンをドーピングする場合には、レジストマスクを使用するが、レジストは耐熱性に劣るので高エネルギで高ドーズ量のイオンを注入すると温度が上昇し、レジストマスクが使えない場合がある。しかし、本発明では酸化シリコン膜をパターニングしてドーピングマスクとして使用するが、酸化シリコン膜は耐熱性に優れているので、不純物イオンドーピングの注入条件を広く取ることができる。
【0013】
請求項2に示す発明では、酸化シリコン膜を形成する第4工程のあとに窒素等の不活性なガスを主成分とする雰囲気で熱処理を行う工程を付加しているが、この処理により前記酸化シリコン膜が緻密化されて上述の作用がさらに大きくなる。また、このようにして作った薄膜トランジスタは信頼性に優れ、良好な性能が得られる。
【0014】
【発明の実施の形態】
以下本発明の1実施形態について、図面を参照しつつ説明する。
図1(a)〜(f)は、本発明の薄膜トランジスタの製造方法を説明するための断面図である。
第1工程として、図1(a)に示すように絶縁性基板1(ここでは絶縁性基板の1例として、ガラス基板を用いたので以下「ガラス基板1」という。)上にゲート電極2を形成する。ゲート電極2はAl、AlSi、AlTi、TiN、Ti、Ta、TaN、Cr、Wまたはこれらの積層膜をスパッタ法等によって成膜した後、エッチングを行って形成する。また、ここではガラス基板1を用いたが、石英基板、サファイア基板等の基板を用いることもできる。ガラス基板1は、安価なので作製するデバイスコストを低減できる。これらの基板上またはシリコンウエハ上に絶縁膜を形成したものを用いることもできる。この絶縁膜には酸化シリコン膜、窒化シリコン膜、酸化アルミニウム、酸化タンタル等の単膜または2種以上を積層したものを用いることができる。
【0015】
次に、図1(b)に示すように、ゲート電極2を電解液に浸漬し、通電することにより陽極酸化して陽極酸化膜4を形成する。3は陽極酸化後のゲート電極である。
【0016】
次に、第2工程として図1(c)に示すように、ゲート絶縁膜5を形成する。ゲート絶縁膜5はプラズマCVD法により350℃でTEOS(テトラ・エチル・オルト・シリケート:Si(OC2 H5 )4 )ガスとO2 ガスとを用いて成膜した膜厚100nmの酸化シリコン(SiO2 )膜を用いた。ここでは上記方法を用いたが、SiH4 ガスとO2 ガスを用いたプラズマCVD法や、450℃でSiH4 ガスとO2 ガスを用いた減圧CVD法や、430℃でSiH4 ガスとO2ガスを用いた常圧CVD法や、スパッタ法等を用いて成膜した酸化シリコン膜でもよいことは言うまでもない。膜厚は50〜150nm程度が好ましい。また、ここでは酸化シリコン膜を用いたが、窒化シリコン膜や、酸化シリコン膜と窒化シリコン膜との積層膜でもよい。
【0017】
次に、第3工程として図1(d)に示すように、多結晶シリコン膜6を形成する。多結晶シリコン膜6の形成方法は種々あるが、ここでは非晶質シリコン膜を成膜した後、これをアニールして多結晶シリコン膜6とした。非晶質シリコン膜は、ここでは減圧CVD法によりSi2 H6 ガスを用いて基板温度450℃で、膜厚200nmの非晶質シリコン膜を成膜した。非晶質シリコン膜を成膜する方法は、他にプラズマCVD法、スパッタ法等が使用できる。減圧CVD法を用いるとアニール後に良質な多結晶シリコン膜6が得られるので、ここでは減圧CVD法を用いた。基板温度は400〜600℃が好ましく、使用する原料ガスはSiH4 を用いてもよいし、膜厚は50〜500nmとすることができる。
【0018】
次に、アニールして結晶化し多結晶シリコン膜6を形成する。ここでは均一性の良好な炉アニールにより窒素雰囲気中600℃で24時間アニールして結晶化した。アニール法は炉アニール以外に、レーザアニール、ランプアニール、電子ビームアニールまたはこれらの組み合わせを用いることもできる。窒素雰囲気中でアニール温度500〜650℃、アニール時間4〜24時間で行うこともできる。
【0019】
次に、第4工程として図1(e)に示すように、水蒸気を主成分とし圧力が5〜50気圧の雰囲気下において前記多結晶シリコン膜6の表面層を酸化して酸化シリコン膜8を形成する。ここでは、600℃で25気圧雰囲気において、水蒸気による酸化工程を2時間行った。これにより、酸化されずに残った多結晶シリコン膜7の膜厚は80nmとなった。この酸化作用によって、前述のように良質な多結晶シリコン膜7が得られる。
【0020】
このように、多結晶シリコン膜を高圧の雰囲気で酸化を行うのは、圧力が高いほど熱伝達がよくなり、温度の均一性が高まるのも1つの理由である。図2は雰囲気圧力と温度均一性との関係の実験結果を示すグラフである。温度設定を600℃として、400×500mm角のガラス基板の面内温度の均一性を評価した。測定点数は50点である。ここで、温度均一性(%)とは、最高温度と最低温度との差の半分を平均値で除した商を100倍した数値である。図2から、高い圧力下で熱処理すると圧力に応じて熱の伝達効率が高まるので、熱処理の均一性を高めることができる。非晶質シリコン膜を、均一性の高い温度雰囲気で処理すれば、それだけ均一性の良い多結晶シリコン膜7を得ることができる。10%以下の良好な均一性を得るためには、およそ5気圧以上の雰囲気下で熱処理すれば良いことが判る。また、10気圧程度まで均一性の向上が顕著であって、10気圧以上から飽和傾向にあることから、特に好ましくは、10気圧以上とすることが効果的であり、逆に50気圧以上としても均一性の向上はみられない。
【0021】
次に、第5工程として図1(f)に示すように、前記酸化シリコン膜8をエッチングして、島状の酸化シリコン膜9を形成する。ここでは通常用いられるフォトリソグラフィ技術によりパターニングされたレジストを形成して、プラズマを用いたドライエッチング法により酸化シリコン膜8をエッチングした。
【0022】
またさらに、この後、請求項2に記載したように窒素を主成分とする雰囲気下において酸化シリコン膜8および多結晶シリコン膜7を熱処理することによって、前記酸化シリコン膜8が緻密化され、かつ、前記酸化シリコン膜8と前記多結晶シリコン膜7との界面もさらに良好になって、このようにして作った多結晶シリコン薄膜トランジスタは信頼性に優れ、良好な性能が得られる。
【0023】
次に、第6工程として図1(f)に示すように、酸化シリコン膜9をマスクとして自己整合的に不純物イオン10を多結晶シリコン膜に注入して、この後不純物イオンを活性化してトランジスタのソース部11S、ドレイン部11Dを形成する。このとき不純物注入されなかった部分はトランジスタのチャネル部11Cとなる。N型トランジスタを形成するときにはリン、砒素等の第5族元素を、P型トランジスタを形成するときには、ボロン等の第3族元素を不純物イオンとして注入する。不純物イオンの注入には質量分離を行わないで水素等を同時に打ち込んでもよい。活性化には炉アニール、レーザアニール、ランプアニール等を用いる。ここでは、XeClエキシマレーザ照射を行って活性化した。このようにして薄膜トランジスタを作製する。
【0024】
このようにして作製したN型薄膜トランジスタの特性を従来例と比較したものを表1に示す。
【0025】
【表1】
【0026】
ここでは、従来例として、水蒸気を主成分とする5気圧以上の雰囲気下において多結晶シリコン膜を酸化して酸化シリコン膜を形成する工程を行わないで形成したトランジスタの特性を示した。本発明によって作製したN型の薄膜トランジスタを評価して求めた移動度、しきい値、S値の全ての項目において、従来例より本発明のほうが特性が優っていることがわかる。
【0027】
本発明は以上述べた実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で種々の変更が可能である。
【0028】
【発明の効果】
以上述べたように、本発明の薄膜トランジスタの製造方法は、多結晶シリコン膜の酸化による改質方法をボトムゲート型の薄膜トランジスタに応用するとともに、酸化により多結晶シリコン膜の表面層に形成された酸化シリコン膜をパターニングして、不純物イオンのドーピングマスクにすることにより、通常レジストマスクを使わなければならないところを耐熱性のある酸化シリコン膜を使えるので、従来は、高エネルギーで高ドーズ量にイオン注入すると温度上昇してしまうこと等によりレジストマスクが使えない場合もあったのに対し、注入条件の範囲を広くできるなどの優れた効果を有する。
【図面の簡単な説明】
【図1】本発明の薄膜トランジスタの製造方法の説明のための断面図である。
【図2】雰囲気圧力と温度の均一性との関係を示すグラフである。
【符号の説明】
1 ガラス基板(絶縁性基板)
2 ゲート電極
3 陽極酸化後のゲート電極
4 陽極酸化膜
5 ゲート絶縁膜
6 多結晶シリコン膜
7 高品質の多結晶シリコン膜
8 酸化シリコン膜
9 パターニング後の酸化シリコン膜
10 不純物イオン
Claims (1)
- ガラス基板上に金属薄膜のゲート電極を形成する第1工程と、該ゲート電極を陽極酸化し陽極酸化膜を形成する第2工程と、上記ゲート電極上にゲート絶縁膜を形成する第3工程と、上記ゲート絶縁膜上に多結晶シリコン膜を形成する第4工程と、水蒸気を主成分とする気体であって圧力が5〜50気圧、温度が300〜700℃の雰囲気で上記多結晶シリコン膜の表面層を酸化して多結晶シリコン膜上に酸化シリコン膜を形成するとともに残された多結晶シリコン膜の改質をする第5工程と、窒素などの不活性な気体を主成分とし圧力が5〜50気圧、温度が300〜700℃の雰囲気で熱処理する第6工程と、上記酸化シリコン膜を部分的にエッチングして島状の酸化シリコン膜を形成する第7工程と、島状の酸化シリコン膜をマスクとして不純物イオンをドーピングする第8工程とを有してなり、各工程はそれぞれ付与された序数の順序で行われることを特徴とするボトムゲート型の薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13631298A JP4214561B2 (ja) | 1998-05-19 | 1998-05-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13631298A JP4214561B2 (ja) | 1998-05-19 | 1998-05-19 | 薄膜トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11330477A JPH11330477A (ja) | 1999-11-30 |
JP4214561B2 true JP4214561B2 (ja) | 2009-01-28 |
Family
ID=15172266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13631298A Expired - Fee Related JP4214561B2 (ja) | 1998-05-19 | 1998-05-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4214561B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4420032B2 (ja) * | 2007-01-31 | 2010-02-24 | ソニー株式会社 | 薄膜半導体装置の製造方法 |
KR101408962B1 (ko) | 2008-07-01 | 2014-06-17 | 삼성디스플레이 주식회사 | 트랜지스터의 제조방법 및 이를 이용한 유기전계발광표시장치의 제조방법 |
JP5694673B2 (ja) * | 2010-02-26 | 2015-04-01 | 株式会社ジャパンディスプレイ | 表示装置およびその製造方法 |
-
1998
- 1998-05-19 JP JP13631298A patent/JP4214561B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH11330477A (ja) | 1999-11-30 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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