JPS61121366A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS61121366A JPS61121366A JP24288784A JP24288784A JPS61121366A JP S61121366 A JPS61121366 A JP S61121366A JP 24288784 A JP24288784 A JP 24288784A JP 24288784 A JP24288784 A JP 24288784A JP S61121366 A JPS61121366 A JP S61121366A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、表示装置、例えば、エレクトロルミネッセン
スディスプレイパネルの駆動用回路に用いられる、大面
積にわたり、均一な特性を有する薄膜トランジスタの製
造方法に関するものである。
スディスプレイパネルの駆動用回路に用いられる、大面
積にわたり、均一な特性を有する薄膜トランジスタの製
造方法に関するものである。
従来の技術
薄膜トランジスタの製造に際して、所定の形状を有する
半導体層を、ホトレジスト膜を用いた周知の方法である
リフトオフ法で形成する場合、第６〜第８図に示すよう
な工程が行われる。まず第５図に示すように、基板１上
に設けられたゲート電極２を覆うゲート絶縁膜３上に、
ホトレジスト膜４を全面均一に塗布する。その後、第６
図に示すように、半導体層を形成する領域６のホトレジ
スト膜のみを取り除き、前記領域のゲート絶縁膜３を露
出させる。その後、第７図に示す工うに、真空蒸着法等
により、例えばＣｄＳｅ等の半導体層５ａを形成し、そ
の後、第８図に示すように、ホトレジスト膜４および、
前記ホトレジスト膜上の半導体膜５ａを完全に除去する
。このホトレジスト膜４をリフトオフ法を用いて除去す
ることにより、ゲート絶縁層ａ上に形成された半導体層
６ｂのみが残り、この領域が薄膜トランジスタのチャネ
ルとなる。
半導体層を、ホトレジスト膜を用いた周知の方法である
リフトオフ法で形成する場合、第６〜第８図に示すよう
な工程が行われる。まず第５図に示すように、基板１上
に設けられたゲート電極２を覆うゲート絶縁膜３上に、
ホトレジスト膜４を全面均一に塗布する。その後、第６
図に示すように、半導体層を形成する領域６のホトレジ
スト膜のみを取り除き、前記領域のゲート絶縁膜３を露
出させる。その後、第７図に示す工うに、真空蒸着法等
により、例えばＣｄＳｅ等の半導体層５ａを形成し、そ
の後、第８図に示すように、ホトレジスト膜４および、
前記ホトレジスト膜上の半導体膜５ａを完全に除去する
。このホトレジスト膜４をリフトオフ法を用いて除去す
ることにより、ゲート絶縁層ａ上に形成された半導体層
６ｂのみが残り、この領域が薄膜トランジスタのチャネ
ルとなる。
発明が解決しようとする問題点
上記の方法による半導体層の形成では、半導体層５ｂと
ゲート絶縁膜３との界面に、重金属等のホトレジスト膜
中の残留物やホトレジスト膜が薄く残る場合が多い。こ
の残留物などの汚染物質が、半導体層とゲート絶縁膜と
の界面で、電子のトラップ準位を形成したり、あるいは
、重金属等は、イオンとなり、界面を移動し、トランジ
スタの特性を不良にしたり不安定なものにする。このホ
トレジスト膜を使用したリフトオフ法で形成した従来の
薄膜トランジスタの特性と半導体層を形成するのに、メ
タルマスク法を用いることにより半導体層とゲート絶縁
膜との界面にホトレジスト膜に起因する残留物がない状
態で作製した薄膜トランジスタの特性を比べると次のよ
うになる。
ゲート絶縁膜３との界面に、重金属等のホトレジスト膜
中の残留物やホトレジスト膜が薄く残る場合が多い。こ
の残留物などの汚染物質が、半導体層とゲート絶縁膜と
の界面で、電子のトラップ準位を形成したり、あるいは
、重金属等は、イオンとなり、界面を移動し、トランジ
スタの特性を不良にしたり不安定なものにする。このホ
トレジスト膜を使用したリフトオフ法で形成した従来の
薄膜トランジスタの特性と半導体層を形成するのに、メ
タルマスク法を用いることにより半導体層とゲート絶縁
膜との界面にホトレジスト膜に起因する残留物がない状
態で作製した薄膜トランジスタの特性を比べると次のよ
うになる。
すなわち、電子移動度については、前者の場合６．６ｔ
ｒｔｌ／Ｖ−５であるのに対し、後者においては１００
Ｃｎｉ／Ｖ −Ｓである。また、第９図は、ゲートおよ
びドレインに２０Ｖの直流電圧を印加したＣｄＳｅ薄膜
トランジスタの、ドレイン電流の初期値に対する変化の
割合についての経時変化を比較したものである。Ａは前
者の場合、Ｂは後者の場合を示す。
ｒｔｌ／Ｖ−５であるのに対し、後者においては１００
Ｃｎｉ／Ｖ −Ｓである。また、第９図は、ゲートおよ
びドレインに２０Ｖの直流電圧を印加したＣｄＳｅ薄膜
トランジスタの、ドレイン電流の初期値に対する変化の
割合についての経時変化を比較したものである。Ａは前
者の場合、Ｂは後者の場合を示す。
以上から明らかなように、ゲート絶縁膜と半導体層との
界面にホトレジスト膜に起因する残留物が存在する薄膜
トランジスタは電子移動度も小さく、ドレイン電流の経
時変化も大きいことがわかる。
界面にホトレジスト膜に起因する残留物が存在する薄膜
トランジスタは電子移動度も小さく、ドレイン電流の経
時変化も大きいことがわかる。
本発明は、薄膜トランジスタ製造時の、半導体層とゲー
ト絶縁膜との界面に残る重金属等のホトレジスト膜残留
物を取り除き、薄膜トランジスタの特性を向上させるこ
とを目的とする。
ト絶縁膜との界面に残る重金属等のホトレジスト膜残留
物を取り除き、薄膜トランジスタの特性を向上させるこ
とを目的とする。
問題点を解決するための手段
本発明は、薄膜トランジスタのゲート絶縁膜上に所定形
状の半導体層をホトレジスト膜を用いたリフトオフ法で
形成する際に、ゲート絶縁膜上にホトレジスト膜を塗布
した後、半導体層を形成する領域のみのホトレジスト膜
を取り去りゲート絶縁膜を選択的に露出させ、しかる後
、夛−ト絶縁膜をその厚み方向に表面から一定の深さだ
けエツチングに工９除去した後、半導体層の形成を行う
。
状の半導体層をホトレジスト膜を用いたリフトオフ法で
形成する際に、ゲート絶縁膜上にホトレジスト膜を塗布
した後、半導体層を形成する領域のみのホトレジスト膜
を取り去りゲート絶縁膜を選択的に露出させ、しかる後
、夛−ト絶縁膜をその厚み方向に表面から一定の深さだ
けエツチングに工９除去した後、半導体層の形成を行う
。
作 用
ゲート絶縁膜表面部を除去する時に、同時にレジスト残
留物が除去さ１、半導体層との界面を清浄化することが
できる。
留物が除去さ１、半導体層との界面を清浄化することが
できる。
実施例
以下に本発明の実施例を図面を参照して説明する。第１
図に示すように、ガラス基板１の上に、ゲート電極２と
してＡ４層を例えば真空蒸着法で７ｏｎｍ〜１ｏｏｎＸ
ｎ形成した後、ゲート電極２上に第１の絶縁膜６（例え
ば組成比でＡ１：Ｔａ＝１０：９０からなるＡＸ−Ｔａ
−０層）を例えばスパッタ法で５００ ｎｍ〜７００
ｎｍ形成する。しかる後第１の絶縁膜ｅ上に第２の絶縁
膜７（例えば組成比でＡｊＬ ：Ｔａ＝３６ ： ６４
からなるＡｊＬ−Ｔａ−０層）を５０ｎｍ程度形成する
。その後積層されたゲート絶縁用の第２の絶縁膜７の上
にホトレジスト膜４を塗布した後、第２図のように半導
体層を形成する領域のみのホトレジスト膜４を取り去り
、ゲート絶縁膜７を選択的に露出させる。しかる後、第
３図に示す工うに第２の絶縁膜（Ａｎ：Ｔａ＝３６：６
４からなるＡｊＬ−Ｔａ −０層）７を弗酸＋弗化アン
モニウム（１：４）の混合液（温度４０℃）を使用して
、エツチングして取り去る。この混合液によるエツチン
グの速度は、第２の絶縁膜７（組成比ＡＸ ： Ｔ ａ
＝３６ ： ８４からなるＡｎ−Ｔａ−０層）では、６
０〜１００ ｎｍ７分 であり、第１の絶縁膜ｅ（組成
比Ａｆｌ ：Ｔａ＝１０ ： ９０からなるＡｎ−Ｔａ
−０層）では５〜１０ ｎｍ７分であるために、容易に
第２の絶縁膜７（組成比Ａｎ ： ７，１＝３６ ：
６４からなるＡ ｎ −’Ｔ ａ −０層）のみをエツ
チングできる。その後、半導体膜を真空蒸着法等で形成
しく図示省略）、ホトレジスト膜のリフトオフを行い、
所定の領域に半導体層を形成する。さらに、ソース・ド
レイン層としてのへ２層（図示省略）を、所定の領域に
形成する。
図に示すように、ガラス基板１の上に、ゲート電極２と
してＡ４層を例えば真空蒸着法で７ｏｎｍ〜１ｏｏｎＸ
ｎ形成した後、ゲート電極２上に第１の絶縁膜６（例え
ば組成比でＡ１：Ｔａ＝１０：９０からなるＡＸ−Ｔａ
−０層）を例えばスパッタ法で５００ ｎｍ〜７００
ｎｍ形成する。しかる後第１の絶縁膜ｅ上に第２の絶縁
膜７（例えば組成比でＡｊＬ ：Ｔａ＝３６ ： ６４
からなるＡｊＬ−Ｔａ−０層）を５０ｎｍ程度形成する
。その後積層されたゲート絶縁用の第２の絶縁膜７の上
にホトレジスト膜４を塗布した後、第２図のように半導
体層を形成する領域のみのホトレジスト膜４を取り去り
、ゲート絶縁膜７を選択的に露出させる。しかる後、第
３図に示す工うに第２の絶縁膜（Ａｎ：Ｔａ＝３６：６
４からなるＡｊＬ−Ｔａ −０層）７を弗酸＋弗化アン
モニウム（１：４）の混合液（温度４０℃）を使用して
、エツチングして取り去る。この混合液によるエツチン
グの速度は、第２の絶縁膜７（組成比ＡＸ ： Ｔ ａ
＝３６ ： ８４からなるＡｎ−Ｔａ−０層）では、６
０〜１００ ｎｍ７分 であり、第１の絶縁膜ｅ（組成
比Ａｆｌ ：Ｔａ＝１０ ： ９０からなるＡｎ−Ｔａ
−０層）では５〜１０ ｎｍ７分であるために、容易に
第２の絶縁膜７（組成比Ａｎ ： ７，１＝３６ ：
６４からなるＡ ｎ −’Ｔ ａ −０層）のみをエツ
チングできる。その後、半導体膜を真空蒸着法等で形成
しく図示省略）、ホトレジスト膜のリフトオフを行い、
所定の領域に半導体層を形成する。さらに、ソース・ド
レイン層としてのへ２層（図示省略）を、所定の領域に
形成する。
以上の工程によれば、ゲート酸化膜表面に付着している
ホトレジスト膜による汚染物質を、ゲート酸化膜の表面
をエツチングすることによジ除去することができ、ゲー
ト酸化膜と半導体層との界面のクリーニング処理を行う
ことができる。このように作製した薄膜トランジスタの
電子移動度と、ゲート電極およびドレイン電極に２０Ｖ
の直流電圧を印加した時のドレイン電流の初期値に対す
る変化の割合についての経時変化を調べたところ、電子
移動度は１ｏｏｃ杉■・Ｓであった。またドレイン電流
の変化については、第９図に示す。
ホトレジスト膜による汚染物質を、ゲート酸化膜の表面
をエツチングすることによジ除去することができ、ゲー
ト酸化膜と半導体層との界面のクリーニング処理を行う
ことができる。このように作製した薄膜トランジスタの
電子移動度と、ゲート電極およびドレイン電極に２０Ｖ
の直流電圧を印加した時のドレイン電流の初期値に対す
る変化の割合についての経時変化を調べたところ、電子
移動度は１ｏｏｃ杉■・Ｓであった。またドレイン電流
の変化については、第９図に示す。
以上の結果を、前記従来例と比較すると明らかなように
、本発明による界面のクリーニング処理ヲ行って作製し
た薄膜トランジスタは、メタルマスク法を用いて、半導
体層とゲート絶縁膜との界面にホトレジスト膜に起因す
る残留物がないように作成した薄膜トランジスタと同様
に、界面のクリーニング処理を行わなかった従来の製法
による薄膜トランジスタに比べて、電子移動度が犬きぐ
、かつ、ドレイン電流の経時変化も小さい。
、本発明による界面のクリーニング処理ヲ行って作製し
た薄膜トランジスタは、メタルマスク法を用いて、半導
体層とゲート絶縁膜との界面にホトレジスト膜に起因す
る残留物がないように作成した薄膜トランジスタと同様
に、界面のクリーニング処理を行わなかった従来の製法
による薄膜トランジスタに比べて、電子移動度が犬きぐ
、かつ、ドレイン電流の経時変化も小さい。
尚、本実施例では、薄膜トランジスタのゲート絶縁膜と
して、第１層、第２層ともに、Ａｌ−Ｔａ−０膜を用い
たが、本発明の主旨とするところは、ゲート電極上に形
成する第１の絶縁膜のエツチング速度が前記第１の絶縁
膜上に形成する第２の絶縁膜のエツチング速度よりも十
分に遅くて、半導体層を付着する前に、前記第２の絶縁
膜を除去する際に前記第１の絶縁膜はほとんど影響をう
けないという点にある。これにより、エツチングによる
ゲート酸化膜の厚さの不均一性をなくし、特性の均一な
、かつ、良好な特性を有する薄膜トランジスタを容易に
得ることができる。この発明の主旨より明らかなように
、絶縁膜としてＡ２□ｏ３゜Ｔａ２０６．Ｓｔ ３Ｎ４
，５ｔｏ２などを用いても何らさしされりはない。
して、第１層、第２層ともに、Ａｌ−Ｔａ−０膜を用い
たが、本発明の主旨とするところは、ゲート電極上に形
成する第１の絶縁膜のエツチング速度が前記第１の絶縁
膜上に形成する第２の絶縁膜のエツチング速度よりも十
分に遅くて、半導体層を付着する前に、前記第２の絶縁
膜を除去する際に前記第１の絶縁膜はほとんど影響をう
けないという点にある。これにより、エツチングによる
ゲート酸化膜の厚さの不均一性をなくし、特性の均一な
、かつ、良好な特性を有する薄膜トランジスタを容易に
得ることができる。この発明の主旨より明らかなように
、絶縁膜としてＡ２□ｏ３゜Ｔａ２０６．Ｓｔ ３Ｎ４
，５ｔｏ２などを用いても何らさしされりはない。
発明の効果
以上のように本発明はホトレジスト膜のリフト面のホト
レジスト残留物を半導体層を付着する前に、ゲート絶縁
膜をその厚み方向に表面より一定の深さだけ均一にエツ
チングすることにより取り除き、薄膜トランジスタの特
性を向上させ、かつその動作を安定にさせるものであり
、大面積にわたり容易に均一な特性を得る事ができ、そ
の工業的価値は高い。
レジスト残留物を半導体層を付着する前に、ゲート絶縁
膜をその厚み方向に表面より一定の深さだけ均一にエツ
チングすることにより取り除き、薄膜トランジスタの特
性を向上させ、かつその動作を安定にさせるものであり
、大面積にわたり容易に均一な特性を得る事ができ、そ
の工業的価値は高い。
第１図〜第３図は本発明の薄膜トランジスタの製造方法
を示す断面図、第４図は本発明の製造方法を用いて作製
した薄膜トランジスタのドレイン電流の経時変化を示す
グラフ、第５図〜第８図は従来の薄膜トランジスタ製造
方法を示す断面図、第９図は従来法およびメタルマスク
法を用いて作製した薄膜トランジスタのドレイン電流の
経時変化を示すグラフである。 １・・・・・・ガラス基板、２・・・・・・ゲート電極
、４・・・ホトレジスト膜、６・・・・第１のゲート絶
縁膜、７・ ・・第２のゲート絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第 ２ 図 第３図 第 ４ 図 １膜ン 努通時間 第５図 第６図 第７図 箒８図 第９図
を示す断面図、第４図は本発明の製造方法を用いて作製
した薄膜トランジスタのドレイン電流の経時変化を示す
グラフ、第５図〜第８図は従来の薄膜トランジスタ製造
方法を示す断面図、第９図は従来法およびメタルマスク
法を用いて作製した薄膜トランジスタのドレイン電流の
経時変化を示すグラフである。 １・・・・・・ガラス基板、２・・・・・・ゲート電極
、４・・・ホトレジスト膜、６・・・・第１のゲート絶
縁膜、７・ ・・第２のゲート絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第 ２ 図 第３図 第 ４ 図 １膜ン 努通時間 第５図 第６図 第７図 箒８図 第９図
Claims (3)
- （１）基板上にゲート電極及びゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に、ホトレジスト膜を形成
する工程と、次に半導体層を形成する所定領域の前記ホ
トレジスト膜を取り去り、前記ゲート絶縁膜を露出させ
る工程と、その後、前記所定領域のゲート絶縁膜を、そ
の厚み方向に、表面より一定の深さだけ、エッチングに
より取り除く工程と、しかる後、半導体層を付着する工
程とを含むことを特徴とする薄膜トランジスタの製造方
法。 - （２）ゲート絶縁膜を複数の絶縁膜からなる多層構造と
し、その最上層の絶縁膜を、エッチングすることを特徴
とする、特許請求の範囲第１項記載の薄膜トランジスタ
の製造方法。 - （３）最上層の絶縁膜のエッチング速さが、最上層直下
の絶縁層のそれよりも大きいことを特徴とする特許請求
の範囲第２項記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24288784A JPS61121366A (ja) | 1984-11-16 | 1984-11-16 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24288784A JPS61121366A (ja) | 1984-11-16 | 1984-11-16 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61121366A true JPS61121366A (ja) | 1986-06-09 |
Family
ID=17095701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24288784A Pending JPS61121366A (ja) | 1984-11-16 | 1984-11-16 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110265303A (zh) * | 2019-06-12 | 2019-09-20 | 深圳市华星光电半导体显示技术有限公司 | 一种显示面板的制作方法 |
-
1984
- 1984-11-16 JP JP24288784A patent/JPS61121366A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110265303A (zh) * | 2019-06-12 | 2019-09-20 | 深圳市华星光电半导体显示技术有限公司 | 一种显示面板的制作方法 |
| CN110265303B (zh) * | 2019-06-12 | 2021-04-02 | 深圳市华星光电半导体显示技术有限公司 | 一种显示面板的制作方法 |
| US11158724B1 (en) | 2019-06-12 | 2021-10-26 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Method of manufacturing display panel |
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