JPH07122641A - 半導体装置の自己整合コンタクト製造方法 - Google Patents
半導体装置の自己整合コンタクト製造方法Info
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- JPH07122641A JPH07122641A JP28768393A JP28768393A JPH07122641A JP H07122641 A JPH07122641 A JP H07122641A JP 28768393 A JP28768393 A JP 28768393A JP 28768393 A JP28768393 A JP 28768393A JP H07122641 A JPH07122641 A JP H07122641A
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- insulating film
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Abstract
(57)【要約】
【目的】 トランジスタ特性の低下を来すことなく自己
整合によるコンタクトホールを形成し且つ上層の配線層
形成を容易に行う。 【構成】 電極積層膜２，３，４，６の側面に絶縁材料
からなるサイドウォール９を形成する工程の後に；基板
１全面にサイドウォール９およびオフセット用の絶縁膜
６とはエッチング特性の異なるエッチングストッパ層７
を形成する工程と；エッチングストッパ層の上面全体に
平坦化用の絶縁膜８を積層して上面を平坦化する工程
と；平坦化用の絶縁膜の上面全体にレジストを塗布し、
該レジストをパターニングして前記サイドウォールを含
む前記積層膜の外側領域に開口部を形成する工程と；該
開口部を有するレジストをマスクとして、前記開口部内
の平坦化用の絶縁膜およびエッチングストッパ層を除去
して前記基板上面に達するコンタクト用の孔１０を形成
する工程と；該コンタクト用の孔部分および前記平坦化
用の絶縁膜を含む基板上面領域に配線用の導電膜を形成
する工程とを含む。
整合によるコンタクトホールを形成し且つ上層の配線層
形成を容易に行う。 【構成】 電極積層膜２，３，４，６の側面に絶縁材料
からなるサイドウォール９を形成する工程の後に；基板
１全面にサイドウォール９およびオフセット用の絶縁膜
６とはエッチング特性の異なるエッチングストッパ層７
を形成する工程と；エッチングストッパ層の上面全体に
平坦化用の絶縁膜８を積層して上面を平坦化する工程
と；平坦化用の絶縁膜の上面全体にレジストを塗布し、
該レジストをパターニングして前記サイドウォールを含
む前記積層膜の外側領域に開口部を形成する工程と；該
開口部を有するレジストをマスクとして、前記開口部内
の平坦化用の絶縁膜およびエッチングストッパ層を除去
して前記基板上面に達するコンタクト用の孔１０を形成
する工程と；該コンタクト用の孔部分および前記平坦化
用の絶縁膜を含む基板上面領域に配線用の導電膜を形成
する工程とを含む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にトランジスターのゲート電極間に自己整合で
コンタクトホールを形成する方法に関するものである。
関し、特にトランジスターのゲート電極間に自己整合で
コンタクトホールを形成する方法に関するものである。
【０００２】
【従来の技術】従来のトランジスターの構造を図９に示
す。半導体基板２０上に絶縁膜２１を介してポリシリコ
ン層２２およびシリサイド層２３さらにその上に絶縁膜
層２４が形成される。これらの各層２１〜２４からなる
積層膜上に層間絶縁膜２５が設けられる。また上記積層
膜２１〜２４の側面にはＬＤＤ構造のためのサイドウォ
ール２６が形成される。隣接する２つの積層膜のサイド
ウォール２６間にコンタクトホール２８が形成される。
このような基板上面全体に導電体材料からなる配線膜２
７が形成される。
す。半導体基板２０上に絶縁膜２１を介してポリシリコ
ン層２２およびシリサイド層２３さらにその上に絶縁膜
層２４が形成される。これらの各層２１〜２４からなる
積層膜上に層間絶縁膜２５が設けられる。また上記積層
膜２１〜２４の側面にはＬＤＤ構造のためのサイドウォ
ール２６が形成される。隣接する２つの積層膜のサイド
ウォール２６間にコンタクトホール２８が形成される。
このような基板上面全体に導電体材料からなる配線膜２
７が形成される。
【０００３】上記従来のコンタクトホール２８は以下の
ようにして形成される。即ち、まずサイドウォール２６
の形成後に基板上面全体にレジスト（図示しない）を塗
布し、このレジスト層のサイドウォール２６を含むコン
タクトホール形成部に開口部を形成する。この開口部を
有するレジストをマスクとして、精密な位置のパターニ
ングを行うことなく、両方のサイドウォール間に自己整
合によるコンタクトホール２８を形成するものである。
ようにして形成される。即ち、まずサイドウォール２６
の形成後に基板上面全体にレジスト（図示しない）を塗
布し、このレジスト層のサイドウォール２６を含むコン
タクトホール形成部に開口部を形成する。この開口部を
有するレジストをマスクとして、精密な位置のパターニ
ングを行うことなく、両方のサイドウォール間に自己整
合によるコンタクトホール２８を形成するものである。
【０００４】しかしながら、従来の自己整合によるコン
タクトホールを形成したトランジスター構造において
は、ホール部分の位置合せの余裕部分が不要となること
による面積縮小等の長所が得られるものの、配線層２７
の段差が大きくなり、この配線層２７をリソグラフィー
やＲＩＥ（反応性イオンエッチング）によりパターニン
グ加工することが困難になる。
タクトホールを形成したトランジスター構造において
は、ホール部分の位置合せの余裕部分が不要となること
による面積縮小等の長所が得られるものの、配線層２７
の段差が大きくなり、この配線層２７をリソグラフィー
やＲＩＥ（反応性イオンエッチング）によりパターニン
グ加工することが困難になる。
【０００５】この場合、加工を容易にするために、コン
タクトホール形成前に、サイドウォール２６や層間絶縁
膜２５とエッチング選択比の低い膜を用いて平坦化を行
うと、自己整合によるコンタクトホールが形成できなく
なる。
タクトホール形成前に、サイドウォール２６や層間絶縁
膜２５とエッチング選択比の低い膜を用いて平坦化を行
うと、自己整合によるコンタクトホールが形成できなく
なる。
【０００６】このような問題に対処するため、従来図１
０に示すように、ゲート電極積層体２１〜２４を覆って
層間絶縁膜２９を設け、この上にエッチングストッパ層
３０を形成するとともに、このエッチングストッパ層３
０上に平坦化膜３１を設けた構成が用いられていた。こ
の平坦化膜３１を形成後、図１１に示すように、レジス
ト３２を設けこのレジスト３２にコンタクトホール形成
部を含む開口部を形成し、このレジストをマスクとして
ＲＩＥ等でエッチングすることにより、自己整合による
コンタクトホール３３が形成される。
０に示すように、ゲート電極積層体２１〜２４を覆って
層間絶縁膜２９を設け、この上にエッチングストッパ層
３０を形成するとともに、このエッチングストッパ層３
０上に平坦化膜３１を設けた構成が用いられていた。こ
の平坦化膜３１を形成後、図１１に示すように、レジス
ト３２を設けこのレジスト３２にコンタクトホール形成
部を含む開口部を形成し、このレジストをマスクとして
ＲＩＥ等でエッチングすることにより、自己整合による
コンタクトホール３３が形成される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の自己整合によるコンタクトホール形成方法において
は、コンタクトホール部分の基板２０にトランジスタを
構成する拡散層３４を形成する場合に、膜厚の大きい層
間絶縁膜２９を通してイオン注入を行わなければなら
ず、従って注入エネルギーが大きくなり、浅い接合で低
い抵抗の拡散層を形成することができず、トランジスタ
特性の低下を来していた。
来の自己整合によるコンタクトホール形成方法において
は、コンタクトホール部分の基板２０にトランジスタを
構成する拡散層３４を形成する場合に、膜厚の大きい層
間絶縁膜２９を通してイオン注入を行わなければなら
ず、従って注入エネルギーが大きくなり、浅い接合で低
い抵抗の拡散層を形成することができず、トランジスタ
特性の低下を来していた。
【０００８】本発明は上記従来技術の欠点に鑑みなされ
たものであって、トランジスタ特性の低下を来すことな
く自己整合によるコンタクトホールを形成可能とし、し
かも上層の配線層が容易に形成可能になる半導体装置の
自己整合コンタクトホール製造方法の提供を目的とす
る。
たものであって、トランジスタ特性の低下を来すことな
く自己整合によるコンタクトホールを形成可能とし、し
かも上層の配線層が容易に形成可能になる半導体装置の
自己整合コンタクトホール製造方法の提供を目的とす
る。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の自己整合コンタクトホー
ル製造方法においては、基板上に絶縁膜を介して導電膜
を形成する工程と；該導電膜上にオフセット用の絶縁膜
を形成する工程と；該オフセット用の絶縁膜と前記導電
膜とを同一マスクを用いてパターニングすることによ
り、導電膜とオフセット用の絶縁膜とからなる積層膜を
形成する工程と；前記積層膜の側面に絶縁材料からなる
サイドウォールを形成する工程と；前記基板全面に、前
記サイドウォールおよび前記オフセット用の絶縁膜とは
エッチング特性の異なるエッチングストッパ層を形成す
る工程と；該エッチングストッパ層の上面全体に平坦化
用の絶縁膜を積層する工程と；該平坦化用の絶縁膜の上
面を平坦化する工程と；該平坦化用の絶縁膜の上面全体
にレジストを塗布し、該レジストをパターニングして前
記サイドウォールを含む前記積層膜の外側領域に開口部
を形成する工程と；該開口部を有するレジストをマスク
として、前記開口部内の平坦化用の絶縁膜およびエッチ
ングストッパ層を除去して前記基板上面に達するコンタ
クト用の孔を形成する工程と；該コンタクト用の孔部分
および前記平坦化用の絶縁膜を含む基板上面領域に配線
用の導電膜を形成する工程と；を含むことを特徴として
いる。
め、本発明に係る半導体装置の自己整合コンタクトホー
ル製造方法においては、基板上に絶縁膜を介して導電膜
を形成する工程と；該導電膜上にオフセット用の絶縁膜
を形成する工程と；該オフセット用の絶縁膜と前記導電
膜とを同一マスクを用いてパターニングすることによ
り、導電膜とオフセット用の絶縁膜とからなる積層膜を
形成する工程と；前記積層膜の側面に絶縁材料からなる
サイドウォールを形成する工程と；前記基板全面に、前
記サイドウォールおよび前記オフセット用の絶縁膜とは
エッチング特性の異なるエッチングストッパ層を形成す
る工程と；該エッチングストッパ層の上面全体に平坦化
用の絶縁膜を積層する工程と；該平坦化用の絶縁膜の上
面を平坦化する工程と；該平坦化用の絶縁膜の上面全体
にレジストを塗布し、該レジストをパターニングして前
記サイドウォールを含む前記積層膜の外側領域に開口部
を形成する工程と；該開口部を有するレジストをマスク
として、前記開口部内の平坦化用の絶縁膜およびエッチ
ングストッパ層を除去して前記基板上面に達するコンタ
クト用の孔を形成する工程と；該コンタクト用の孔部分
および前記平坦化用の絶縁膜を含む基板上面領域に配線
用の導電膜を形成する工程と；を含むことを特徴として
いる。
【００１０】好ましい実施例においては、前記基板は、
シリコンからなる半導体基板であることを特徴としてい
る。
シリコンからなる半導体基板であることを特徴としてい
る。
【００１１】別の好ましい実施例においては、前記導電
膜は、ポリシリコン層を含む導電体材料層からなること
を特徴としている。
膜は、ポリシリコン層を含む導電体材料層からなること
を特徴としている。
【００１２】さらに別の好ましい実施例においては、前
記エッチングストッパ層はＡｌ2Ｏ3からなり、前記平坦
化用の絶縁膜はＳｉＯ2 からなることを特徴としてい
る。
記エッチングストッパ層はＡｌ2Ｏ3からなり、前記平坦
化用の絶縁膜はＳｉＯ2 からなることを特徴としてい
る。
【００１３】さらに別の好ましい実施例においては、前
記サイドウォール形成工程後に、基板上面に薄い酸化膜
を形成し、該薄い酸化膜を介してイオン注入によりソー
ス／ドレイン領域を形成し、該イオン注入後に前記エッ
チングストッパ層を形成することを特徴としている。
記サイドウォール形成工程後に、基板上面に薄い酸化膜
を形成し、該薄い酸化膜を介してイオン注入によりソー
ス／ドレイン領域を形成し、該イオン注入後に前記エッ
チングストッパ層を形成することを特徴としている。
【００１４】
【作用】電極積層膜間にコンタクトホールを自己整合で
形成する際に、積層膜にサイドウォールを先に形成し、
エッチングストッパを堆積後に平坦化膜を積層して上面
の平坦化を行う。これにより、トランジスタの短チャン
ネル効果特性を損うことなくコンタクトホールを自己整
合で形成できかつ平坦化により上層配線層の形成が容易
に可能になる。
形成する際に、積層膜にサイドウォールを先に形成し、
エッチングストッパを堆積後に平坦化膜を積層して上面
の平坦化を行う。これにより、トランジスタの短チャン
ネル効果特性を損うことなくコンタクトホールを自己整
合で形成できかつ平坦化により上層配線層の形成が容易
に可能になる。
【００１５】図１に本発明の基本構成を示す。半導体基
板１上に酸化絶縁膜２を介して導電体層３およびシリサ
イド層４からなる電極層５が形成されその上にオフセッ
ト酸化膜６が積層される。このようなゲート電極の積層
体の側面にサイドウォール９が形成され、その後基板上
面全体をエッチングストッパ層７で覆う。次にこのエッ
チングストッパ層７上を絶縁材料からなる平坦化膜８で
覆う。次に、リソグラフィーによりコンタクトホール１
０をパターニングした後、ＲＩＥによりコンタクトホー
ル部の平坦化膜８を除去する。このとき平坦化膜８をエ
ッチングストッパ層７に対し高選択比材料で構成してお
くことにより、コンタクトホール１０は自己整合作用で
形成される。
板１上に酸化絶縁膜２を介して導電体層３およびシリサ
イド層４からなる電極層５が形成されその上にオフセッ
ト酸化膜６が積層される。このようなゲート電極の積層
体の側面にサイドウォール９が形成され、その後基板上
面全体をエッチングストッパ層７で覆う。次にこのエッ
チングストッパ層７上を絶縁材料からなる平坦化膜８で
覆う。次に、リソグラフィーによりコンタクトホール１
０をパターニングした後、ＲＩＥによりコンタクトホー
ル部の平坦化膜８を除去する。このとき平坦化膜８をエ
ッチングストッパ層７に対し高選択比材料で構成してお
くことにより、コンタクトホール１０は自己整合作用で
形成される。
【００１６】
【実施例】図２から図７は、それぞれ本発明の実施例に
係る半導体装置製造方法の各工程を順番に示す半導体装
置の要部断面図である。また図８は図２から図７までの
各工程のフローチャートである。
係る半導体装置製造方法の各工程を順番に示す半導体装
置の要部断面図である。また図８は図２から図７までの
各工程のフローチャートである。
【００１７】まず図２において、シリコン（Ｓｉ）から
なる半導体基板１に対しＨ2／Ｏ2ガス中で８５０℃の温
度で酸化処理を施し、ＳｉＯ2 からなるゲート酸化膜２
を８ｎｍの厚さで形成する（図８のステップＳ１）。次
にこのゲート酸化膜２上にＮ＋型ポリシリコン層３をＣ
ＶＤにより５０ｎｍの厚さに形成し（ステップＳ２）、
このポリシリコン層３上にタングステンシリサイド（Ｗ
Ｓｉ）層４をＣＶＤにより５０ｎｍの厚さに形成する
（ステップＳ３）。これらのポリシリコン層３およびＷ
Ｓｉ層４がポリサイド構造のゲート電極導電体膜５を構
成する。さらにこの導電体膜５のＷＳｉ層４上にＳｉＯ
2 からなる絶縁酸化膜層６をＣＶＤにより１２０ｎｍの
厚さに積層する（ステップＳ４）。
なる半導体基板１に対しＨ2／Ｏ2ガス中で８５０℃の温
度で酸化処理を施し、ＳｉＯ2 からなるゲート酸化膜２
を８ｎｍの厚さで形成する（図８のステップＳ１）。次
にこのゲート酸化膜２上にＮ＋型ポリシリコン層３をＣ
ＶＤにより５０ｎｍの厚さに形成し（ステップＳ２）、
このポリシリコン層３上にタングステンシリサイド（Ｗ
Ｓｉ）層４をＣＶＤにより５０ｎｍの厚さに形成する
（ステップＳ３）。これらのポリシリコン層３およびＷ
Ｓｉ層４がポリサイド構造のゲート電極導電体膜５を構
成する。さらにこの導電体膜５のＷＳｉ層４上にＳｉＯ
2 からなる絶縁酸化膜層６をＣＶＤにより１２０ｎｍの
厚さに積層する（ステップＳ４）。
【００１８】次に、リソグラフィーによるパターニング
を行って、ＲＩＥによるエッチング処理によりゲート電
極の積層体２，３，４，６を形成する（ステップＳ
５）。この後、各電極積層体間に露出するＳｉ半導体基
板１に対し、砒素（Ａｓ）イオンを２５ＫｅＶ、６×１
０13／ｃｍ2 の条件でイオン注入してＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１１を形成する
（ステップＳ６）。
を行って、ＲＩＥによるエッチング処理によりゲート電
極の積層体２，３，４，６を形成する（ステップＳ
５）。この後、各電極積層体間に露出するＳｉ半導体基
板１に対し、砒素（Ａｓ）イオンを２５ＫｅＶ、６×１
０13／ｃｍ2 の条件でイオン注入してＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１１を形成する
（ステップＳ６）。
【００１９】次にステップＳ７に進み、図３に示すよう
に、ゲート電極積層体２，３，４，６の側面にサイドウ
ォール１２を形成する。このサイドウォール１２は、Ｃ
ＶＤによりＳｉＯ2 を１８０ｎｍの厚さに形成した後、
全面エッチングを行うことにより形成する。
に、ゲート電極積層体２，３，４，６の側面にサイドウ
ォール１２を形成する。このサイドウォール１２は、Ｃ
ＶＤによりＳｉＯ2 を１８０ｎｍの厚さに形成した後、
全面エッチングを行うことにより形成する。
【００２０】続いて、熱酸化処理を行い、シリコン基板
１上にＳｉＯ2 からなる酸化絶縁膜１３を１０ｎｍの厚
さに形成する（ステップＳ８）。このような薄い酸化絶
縁膜１３を形成後、この絶縁膜１３を介してＡｓイオン
を２０ＫｅＶ、５×１０15／ｃｍ2 の条件でイオン注入
してソース／ドレイン領域１４を形成する（ステップＳ
９）。
１上にＳｉＯ2 からなる酸化絶縁膜１３を１０ｎｍの厚
さに形成する（ステップＳ８）。このような薄い酸化絶
縁膜１３を形成後、この絶縁膜１３を介してＡｓイオン
を２０ＫｅＶ、５×１０15／ｃｍ2 の条件でイオン注入
してソース／ドレイン領域１４を形成する（ステップＳ
９）。
【００２１】次に図４に移り、ステップＳ１０に進み、
基板上の全面にエッチングストッパ層７としてアルミナ
（Ａｌ2Ｏ3）をスパッタにより３０〜５０ｎｍの厚さに
積層する。続いて、このエッチングストッパ層７上の全
面に平坦化絶縁膜８として、Ｏ3／ＴＥＯＳを原料とす
る減圧ＣＶＤにより、ＳｉＯ2 を５００ｎｍの厚さに積
層する（ステップＳ１１）。次にこのＳｉＯ2 からなる
平坦化絶縁膜８に対しＲＩＥにより４５０ｎｍのエッチ
ング処理を施して上面を平坦化させる（ステップＳ１
２）。
基板上の全面にエッチングストッパ層７としてアルミナ
（Ａｌ2Ｏ3）をスパッタにより３０〜５０ｎｍの厚さに
積層する。続いて、このエッチングストッパ層７上の全
面に平坦化絶縁膜８として、Ｏ3／ＴＥＯＳを原料とす
る減圧ＣＶＤにより、ＳｉＯ2 を５００ｎｍの厚さに積
層する（ステップＳ１１）。次にこのＳｉＯ2 からなる
平坦化絶縁膜８に対しＲＩＥにより４５０ｎｍのエッチ
ング処理を施して上面を平坦化させる（ステップＳ１
２）。
【００２２】次に図５に移り、ステップＳ１３に進み、
平坦化絶縁膜８上にレジスト１５を塗布し、このレジス
ト１５をリソグラフィーによりパターニングしてコンタ
クトホール形成部に開口１６を形成する。この開口１６
は、コンタクトホール形成部全体を内包するように余裕
をもって形成される。即ち、コンタクトホール形成部の
両側のゲート電極積層体の側面サイドウォール１２を含
みさらに電極積層体の導電体部分の端部を含むように余
裕をもって大きめに形成される。
平坦化絶縁膜８上にレジスト１５を塗布し、このレジス
ト１５をリソグラフィーによりパターニングしてコンタ
クトホール形成部に開口１６を形成する。この開口１６
は、コンタクトホール形成部全体を内包するように余裕
をもって形成される。即ち、コンタクトホール形成部の
両側のゲート電極積層体の側面サイドウォール１２を含
みさらに電極積層体の導電体部分の端部を含むように余
裕をもって大きめに形成される。
【００２３】次にステップＳ１４に進み、ＲＩＥにより
コンタクトホールを自己整合によって形成する。このと
き、ＲＩＥのエッチング条件は、ＣＨＦ3 ／ＣＦ4 の混
合ガスを用い、ＲＦ電力を下げて平坦化膜８の選択比を
アルミナからなるエッチングストッパ層７に対して高め
る。即ち、ＳｉＯ2 からなる平坦化膜８に対するエッチ
ングレートをアルミナに比べて大きくしてアルミナをエ
ッチングストッパ層として作用させる。これにより、図
示したように、開口１６内の平坦化膜８を完全に除去し
エッチングストッパ層７の上面をわずかに除去した状態
でエッチングを停止させることができる。
コンタクトホールを自己整合によって形成する。このと
き、ＲＩＥのエッチング条件は、ＣＨＦ3 ／ＣＦ4 の混
合ガスを用い、ＲＦ電力を下げて平坦化膜８の選択比を
アルミナからなるエッチングストッパ層７に対して高め
る。即ち、ＳｉＯ2 からなる平坦化膜８に対するエッチ
ングレートをアルミナに比べて大きくしてアルミナをエ
ッチングストッパ層として作用させる。これにより、図
示したように、開口１６内の平坦化膜８を完全に除去し
エッチングストッパ層７の上面をわずかに除去した状態
でエッチングを停止させることができる。
【００２４】続いて図６に移り、ステップＳ１５に進
み、ＢＣｌ3 をガスとするＲＩＥによって、コンタクト
ホール内のアルミナ層（エッチングストッパ層７）を除
去する。続いて、ＣＨＦ3 ／ＣＦ4 の混合ガスを用い、
ＲＦ電力を上げＳｉＯ2 に対するＡｌ2Ｏ3の選択比を下
げ、即ちＳｉＯ2 のエッチングレートを高めた状態で、
ＲＩＥによるエッチングを行い、これによりＳｉＯ2 か
らなる薄い酸化膜１３を除去する（ステップＳ１６）。
これにより、図示したように、コンタクトホール１６内
のサイドウォール１２および基板面が露出した状態で、
基板１のソース／ドレイン領域１４上にコンタクトホー
ル１６が形成される。
み、ＢＣｌ3 をガスとするＲＩＥによって、コンタクト
ホール内のアルミナ層（エッチングストッパ層７）を除
去する。続いて、ＣＨＦ3 ／ＣＦ4 の混合ガスを用い、
ＲＦ電力を上げＳｉＯ2 に対するＡｌ2Ｏ3の選択比を下
げ、即ちＳｉＯ2 のエッチングレートを高めた状態で、
ＲＩＥによるエッチングを行い、これによりＳｉＯ2 か
らなる薄い酸化膜１３を除去する（ステップＳ１６）。
これにより、図示したように、コンタクトホール１６内
のサイドウォール１２および基板面が露出した状態で、
基板１のソース／ドレイン領域１４上にコンタクトホー
ル１６が形成される。
【００２５】次に図７に示すように、コンタクトホール
１６の内部を含む基板上面全体にＣＶＤによりＮ型ポリ
シリコンを５０ｎｍの厚さで堆積し、配線層１７を形成
する（ステップＳ１７）。この配線層１７はリソグラフ
ィーによりパターニングされゲート電極に接続する配線
パターンが形成される。この配線パターン形成のための
リソグラフィー工程においては、平坦化膜８により配線
層１７が平坦化され段差が小さくなっているため加工が
容易にかつ高精度で行われる。
１６の内部を含む基板上面全体にＣＶＤによりＮ型ポリ
シリコンを５０ｎｍの厚さで堆積し、配線層１７を形成
する（ステップＳ１７）。この配線層１７はリソグラフ
ィーによりパターニングされゲート電極に接続する配線
パターンが形成される。この配線パターン形成のための
リソグラフィー工程においては、平坦化膜８により配線
層１７が平坦化され段差が小さくなっているため加工が
容易にかつ高精度で行われる。
【００２６】なお、上記実施例においては、ステップＳ
１０のエッチングストッパ層７としてアルミナ（Ａｌ2
Ｏ3）を用いたが、これに限らず平坦化用の絶縁膜（平
坦化膜８）のＲＩＥに対してエッチング選択比のとれる
材料、即ち平坦化膜８に比べてエッチングされにくい材
料であれば、他の材料を用いてもよい。また、この平坦
化膜８についても、上記実施例のＯ3 ／ＴＥＯＳによる
ＳｉＯ2 に代えて、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓ
ｓ）あるいはバイアスＥＣＲによるＣＶＤ法を用いたＳ
ｉＯ2 を用いてもよい。
１０のエッチングストッパ層７としてアルミナ（Ａｌ2
Ｏ3）を用いたが、これに限らず平坦化用の絶縁膜（平
坦化膜８）のＲＩＥに対してエッチング選択比のとれる
材料、即ち平坦化膜８に比べてエッチングされにくい材
料であれば、他の材料を用いてもよい。また、この平坦
化膜８についても、上記実施例のＯ3 ／ＴＥＯＳによる
ＳｉＯ2 に代えて、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓ
ｓ）あるいはバイアスＥＣＲによるＣＶＤ法を用いたＳ
ｉＯ2 を用いてもよい。
【００２７】
【発明の効果】以上説明したように、本発明において
は、ＭＯＳトランジスタのソース／ドレイン領域を低エ
ネルギーのイオン注入で形成して浅い接合の短チャンネ
ル効果を達成し且つこのソース／ドレイン領域に設けら
れるコンタクトホールを自己整合作用により形成可能と
なり、ホール形成のためのリソグラフィーのパターニン
グ位置のマージン等が不要となり面積縮小が図られる。
さらに、基板上層の平坦化により配線パターンを容易に
高精度で加工形成することができ、信頼性の高いＭＯＳ
トランジスタが得られまた歩留りの向上が図られる。
は、ＭＯＳトランジスタのソース／ドレイン領域を低エ
ネルギーのイオン注入で形成して浅い接合の短チャンネ
ル効果を達成し且つこのソース／ドレイン領域に設けら
れるコンタクトホールを自己整合作用により形成可能と
なり、ホール形成のためのリソグラフィーのパターニン
グ位置のマージン等が不要となり面積縮小が図られる。
さらに、基板上層の平坦化により配線パターンを容易に
高精度で加工形成することができ、信頼性の高いＭＯＳ
トランジスタが得られまた歩留りの向上が図られる。
【図１】 本発明の基本構成の説明図である。
【図２】 本発明の実施例に係るＭＯＳＦＥＴトランジ
スタの製造プロセスの最初のステップ（工程）における
断面図である。
スタの製造プロセスの最初のステップ（工程）における
断面図である。
【図３】 図２の製造ステップの次のステップにおける
トランジスタの断面図である。
トランジスタの断面図である。
【図４】 図３の製造ステップの次のステップにおける
トランジスタの断面図である。
トランジスタの断面図である。
【図５】 図４の製造ステップの次のステップにおける
トランジスタの断面図である。
トランジスタの断面図である。
【図６】 図５の製造ステップの次のステップにおける
トランジスタの断面図である。
トランジスタの断面図である。
【図７】 図６の製造ステップの次のステップにおける
トランジスタの断面図である。
トランジスタの断面図である。
【図８】 本発明の実施例に係るＭＯＳＦＥＴトランジ
スタの製造プロセスのフローチャートである。
スタの製造プロセスのフローチャートである。
【図９】 従来のトランジスタの構成を示す説明図であ
る。
る。
【図１０】 従来のトランジスタの製造プロセスにおけ
る１ステップを示す断面図である。
る１ステップを示す断面図である。
【図１１】 従来の図１０の製造ステップの次のステッ
プにおけるトランジスタの断面図である。
プにおけるトランジスタの断面図である。
１：シリコンからなる半導体基板 ２：ＳｉＯ2 からなる酸化絶縁膜 ３：ポリシリコン層 ４：タングステンシリサイド層 ６：ＳｉＯ2 からなるオフセット用絶縁膜 ７：Ａｌ2Ｏ3からなるエッチングストッパ層 ８：ＳｉＯ2 からなる平坦化膜 ９：サイドウォール １０：コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (5)
- 【請求項１】 基板上に絶縁膜を介して導電膜を形成す
る工程と；該導電膜上にオフセット用の絶縁膜を形成す
る工程と；該オフセット用の絶縁膜と前記導電膜とを同
一マスクを用いてパターニングすることにより、導電膜
とオフセット用の絶縁膜とからなる積層膜を形成する工
程と；前記積層膜の側面に絶縁材料からなるサイドウォ
ールを形成する工程と；前記基板全面に、前記サイドウ
ォールおよび前記オフセット用の絶縁膜とはエッチング
特性の異なるエッチングストッパ層を形成する工程と；
該エッチングストッパ層の上面全体に平坦化用の絶縁膜
を積層する工程と；該平坦化用の絶縁膜の上面を平坦化
する工程と；該平坦化用の絶縁膜の上面全体にレジスト
を塗布し、該レジストをパターニングして前記サイドウ
ォールを含む前記積層膜の外側領域に開口部を形成する
工程と；該開口部を有するレジストをマスクとして、前
記開口部内の平坦化用の絶縁膜およびエッチングストッ
パ層を除去して前記基板上面に達するコンタクト用の孔
を形成する工程と；該コンタクト用の孔部分および前記
平坦化用の絶縁膜を含む基板上面に配線用の導電膜を形
成する工程と；を含むことを特徴とする半導体装置の自
己整合コンタクト製造方法。 - 【請求項２】 前記基板は、シリコンからなる半導体基
板であることを特徴とする請求項１に記載の半導体装置
の自己整合コンタクト製造方法。 - 【請求項３】 前記導電膜は、ポリシリコン層を含む導
電体材料層からなることを特徴とする請求項１または２
に記載の半導体装置の自己整合コンタクト製造方法。 - 【請求項４】 前記エッチングストッパ層はＡｌ2Ｏ3か
らなり、前記平坦化用の絶縁膜はＳｉＯ2 からなること
を特徴とする請求項２または３に記載の半導体装置の自
己整合コンタクト製造方法。 - 【請求項５】 前記サイドウォール形成工程後に、基板
上面に薄い酸化膜を形成し、該薄い酸化膜を介してイオ
ン注入によりソース／ドレイン領域を形成し、該イオン
注入後に前記エッチングストッパ層を形成することを特
徴とする請求項１に記載の半導体装置の自己整合コンタ
クト製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28768393A JPH07122641A (ja) | 1993-10-22 | 1993-10-22 | 半導体装置の自己整合コンタクト製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28768393A JPH07122641A (ja) | 1993-10-22 | 1993-10-22 | 半導体装置の自己整合コンタクト製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122641A true JPH07122641A (ja) | 1995-05-12 |
Family
ID=17720379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28768393A Pending JPH07122641A (ja) | 1993-10-22 | 1993-10-22 | 半導体装置の自己整合コンタクト製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122641A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100254563B1 (ko) * | 1997-04-17 | 2000-05-01 | 윤종용 | 반도체 장치의 콘택홀 형성 방법 |
| KR100458087B1 (ko) * | 1997-06-30 | 2005-02-23 | 주식회사 하이닉스반도체 | 반도체장치제조방법 |
-
1993
- 1993-10-22 JP JP28768393A patent/JPH07122641A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100254563B1 (ko) * | 1997-04-17 | 2000-05-01 | 윤종용 | 반도체 장치의 콘택홀 형성 방법 |
| KR100458087B1 (ko) * | 1997-06-30 | 2005-02-23 | 주식회사 하이닉스반도체 | 반도체장치제조방법 |
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