DE19845066C2 - Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung - Google Patents

Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung

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Description

Die Erfindung betrifft eine integrierte Schaltungsanordnung und ein Verfahren zu deren Herstellung.
Halbleiterbauelemente einer elektronischen Schaltungsanord­ nung werden zunehmend auf einem einzigen Chip integriert. Ei­ ne solche Schaltungsanordnung wird als integrierte Schal­ tungsanordnung bezeichnet. Umfaßt die integrierte Schaltungs­ anordnung beispielsweise eine analoge Hochfrequenzschaltung und eine digitale Logikschaltung, so sind einige der Halblei­ terbauelemente Transistoren mit verschiedenen Einsatzspannun­ gen. Die Transistoren der Hochfrequenzschaltung weisen vor­ zugsweise niedrige Einsatzspannungen auf, damit sie schneller geschaltet werden können. Die Transistoren der Logikschaltung weisen vorzugsweise hohe Einsatzspannungen auf, um im nicht­ leitenden Zustand der Transistoren ein niedrigen Leistungs­ bedarf zu ermöglichen und damit z. B. Lebensdauer einer Batterie effektiv zu verlängern.
Aus T. Yabe et al., "High-Speed and low-standby-power circuit design of 1 to 5 V operating 1 Mb Full CMOS SRAM", 1993 Symp. On VLSI Circuits, Digest of Technical Papers, S. 107-108 ist z. B. bekannt, eine SRAM-Zellenanordnung mit mehreren NMOS- Transistoren, die verschiedene Einsatzspannungen aufweisen, und mit mehreren PMOS-Transistoren, die ihrerseits verschiedene Einsatz­ spannungen aufweisen, zu erzeugen.
Verschiedene Einsatzspannungen werden in der Halbleiterferti­ gung üblicherweise durch die Höhe einer Dotierstoffkonzentra­ tion eines Kanalgebiets des Transistors festgelegt.
In P.-E. Hellberg et al. "Work Function of Boron-Doped Poly­ crystalline SixGe1-x Films, IEEE Electron Device Letters, Vol. 18, No. 9 (1997), S. 456-458 wird dargelegt, daß aus p-dotiertem SixGe1-x bestehende Gateelektroden eines PMOS-Transistors und eines NMOS-Transistors vorzugsweise möglichst viel Germanium ent­ halten sollten, damit Gateelektroden aus demselben Material benutzt werden können, die beide Transistoren symmetrisch an­ steuern, so daß die Transistoren betragsmäßig dieselben Ein­ satzspannungen aufweisen.
Der Erfindung liegt das Problem zugrunde, eine integrierte Schaltungsanordnung anzugeben, die PMOS-Transistoren mit un­ terschiedlichen Einsatzspannungen und NMOS-Transistoren mit unterschiedlichen Einsatzspannungen aufweist, die mit im Ver­ gleich zum Stand der Technik kleinerem Prozeßaufwand her­ stellbar ist und die bessere elektrische Eigenschaften auf­ weist. Ferner soll ein Verfahren zu deren Herstellung angege­ ben werden.
Das Problem wird gelöst durch eine integrierte Schaltungsan­ ordnung mit einem ersten NMOS-Transistor, der eine erste Ein­ satzspannung aufweist, mit einem zweiten NMOS-Transistor, der eine zweite Einsatzspannung aufweist, die von der ersten Ein­ satzspannung verschieden ist, mit einem ersten PMOS- Transistor, der eine dritte Einsatzspannung aufweist, mit ei­ nem zweiten PMOS-Transistor, der eine vierte Einsatzspannung aufweist, die von der dritten Einsatzspannung verschieden ist, bei der Kanalgebiete des ersten NMOS-Transistors und des zweiten NMOS-Transistors dieselbe Dotierstoffkonzentration aufweisen, bei der Kanalgebiete des ersten PMOS-Transistors und des zweiten PMOS-Transistors dieselbe Dotierstoffkonzen­ tration aufweisen, bei der die chemische Zusammensetzung ei­ ner Gateelektrode des ersten NMOS-Transistors und die chemi­ sche Zusammensetzung einer Gateelektrode des zweiten NMOS- Transistors voneinander verschieden sind und bei der die chemische Zusammensetzung einer Gateelektrode des ersten PMOS-Transistors und die chemische Zusammensetzung einer Ga­ teelektrode des zweiten PMOS-Transistors voneinander ver­ schieden sind.
Das Problem wird ferner gelost durch ein Verfahren zur Her­ stellung einer integrierten Schaltungsanordnung, bei dem ein erster NMOS-Transistor und ein zweiter NMOS-Transistor so er­ zeugt werden, daß ihre Kanalgebiete dieselbe Dotierstoffkon­ zentration aufweisen. Ferner werden ein erster PMOS- Transistor und ein zweiter PMOS-Transistor so erzeugt, daß ihre Kanalgebiete dieselbe Dotierstoffkonzentration aufwei­ sen. Eine Gateelektrode für den ersten NMOS-Transistor und eine Gateelektrode für den zweiten NMOS-Transistor werden er­ zeugt, wobei die Gateelektroden unterschiedliche chemische Zusammensetzungen aufweisen, so daß der erste NMOS-Transistor eine erste Einsatzspannung und der zweite NMOS-Transistor ei­ ne zweite Einsatzspannung aufweist, die voneinander verschie­ den sind. Eine Gateelektrode für den ersten PMOS-Transistor und eine Gateelektrode für den zweiten PMOS-Transistor werden erzeugt, wobei die Gateelektroden unterschiedliche chemische Zusammensetzungen aufweisen, so daß der erste PMOS-Transistor eine dritte Einsatzspannung und der zweite PMOS-Transistor eine vierte Einsatzspannung aufweist, die voneinander ver­ schieden sind.
Im Gegensatz zu einer integrierten Schaltungsanordnung mit herkömmlichen CMOS-Transistoren werden verschiedene Einsatz­ spannungen nicht durch Wahl verschiedener Dotierstoffkonzen­ trationen der Kanalgebiete eingestellt, sondern durch Wahl verschiedener chemischer Zusammensetzungen der Gateelektro­ den. Da die Dotierstoffkonzentration die Einsatzspannung nicht alleine festlegt, kann sie unabhängig von der Einsatz­ spannung so gewählt werden, daß die Beweglichkeiten der La­ dungsträger gegen die Kurzkanaleffekte optimiert werden. Die erfindungsgemäße Schaltungsanordnung kann folglich bessere elektrische Eigenschaften aufweisen.
Werden verschiedene Einsatzspannungen durch Wahl verschiede­ ner Dotierstoffkonzentrationen der Kanalgebiete der CMOS- Transistoren eingestellt, so muß für jedes Kanalgebiet von PMOS-Transistoren, die unterschiedliche Einsatzspannungen aufweisen, eine separate maskierte Implantation durchgeführt werden. Dasselbe gilt für NMOS-Transistoren mit verschiedenen Einsatzspannungen. Demgegenüber ermöglicht die Erfindung die Erzeugung der Kanalgebiete aller NMOS-Transistoren aufgrund ihrer gleichen Dotierstoffkonzentrationen mit nur einer mas­ kierten Implantation, was einen kleinen Prozeßaufwand bedeu­ tet. Dasselbe gilt für die PMOS-Transistoren.
Eine Erhöhung der Dotierstoffkonzentration in Kanalgebieten von PMOS- und NMOS-Transistoren bewirkt eine Abnahme von Kurzkanaleffekten und eine Erniedrigung der Beweglichkeit der Ladungsträger. Als Kompromiß ist eine Dotierstoffkonzentrati­ on der Kanalgebiete der Transistoren im wesentlichen zwischen 1017 cm-3 und 1018 cm-3 vorteilhaft.
Bei gleichen Dotierstoffkonzentrationen ihrer Kanalgebiete weisen NMOS-Transistoren eine höhere Beweglichkeit der La­ dungsträger auf als die PMOS-Transistoren. Um eine angemessen hohe Beweglichkeit der Ladungsträger zu gewährleisten, wird die Dotierstoffkonzentration der PMOS-Transistoren folglich vorzugsweise kleiner sein als die der NMOS-Transistoren. Die Kanalgebiete der NMOS-Transistoren sind z. B. ca. 1,5 bis 2 mal höher dotiert als die Kanalgebiete der PMOS-Transistoren. Die NMOS-Transistoren sind hinsichtlich geringer Kurzkanaleffekte optimiert.
Zur Prozeßvereinfachung ist es vorteilhaft, wenn, von Dotie­ rungen abgesehen, die chemische Zusammensetzung der Gateelek­ trode des ersten NMOS-Transistors mit der chemischen Zusam­ mensetzung der Gateelektrode des ersten PMOS-Transistors übereinstimmt. Das Analoge gilt für die Gateelektroden des zweiten NMOS-Transistors und des zweiten PMOS-Transistors. In diesem Fall kann zur Erzeugung der Gateelektrode des ersten NMOS-Transistors und der Gateelektrode des ersten PMOS- Transistors eine Schicht aufgebracht und strukturiert werden, so daß die besagten Gateelektroden gleichzeitig erzeugt werden, wodurch der Prozeßaufwand klein ist. Das Analoge gilt für den zweiten NMOS-Transistor und den zweiten PMOS-Transistor, für die eine weitere Schicht mit einem anderen Material erzeugt wird.
Vorzugsweise wird die Schicht zunächst so strukturiert, daß sie von Bereichen des zweiten NMOS-Transistors und des zwei­ ten PMOS-Transistors entfernt wird. Anschließend wird die weitere Schicht abgeschieden und so strukturiert, daß sie von der Schicht entfernt wird. Zur Erzeugung der Gateelektroden der vier Transistoren werden mit einer Gatemaske die Schicht und die weitere Schicht strukturiert.
Source/Drain-Gebiete der Transistoren können nach Erzeugung der Gateelektroden durch Implantation erfolgen, so daß die Gateelektroden vom selben Leitfähigkeitstyp wie die Sour­ ce/Drain-Gebiete dotiert werden. In diesem Fall ist die Ga­ teelektrode des ersten NMOS-Transistors mit einem anderen Leitfähigkeitstyp dotiert als die Gateelektrode des ersten PMOS-Transistors. Das Analoge gilt für den zweiten NMOS- Transistor und den zweiten PMOS-Transistor.
Als Material für die Gateelektroden ist Si1-xGex mit 0 ≦ x ≦ 1 geeignet, da sich dieses Material leicht in die herkömmli­ che Halbleiterfertigung integrieren lässt, zumal Germanium in Sili­ zium nicht als Dotierstoff wirkt und umgekehrt.
Besonders in der Logik aber auch in anderen Schaltungsanord­ nungen werden Transistorpaare mit unterschiedlichen Einsatz­ spannungen verwendet, bei denen die Transistoren eines Paares dieselben Einsatzspannungen aufweisen, aber zueinander komple­ mentär sind (siehe den oben zitierten Artikel von T. Yabe et al). Es liegt daher im Rahmen der Erfindung, wenn der erste NMOS-Transistor und der zweite PMOS-Transistor ein erstes Transistorpaar bilden, und analog der zweite NMOS-Transistor und der erste PMOS-Transistor ein zweites Transistorpaar bilden. In diesem Fall ist die erste Einsatzspannung gleich der vierten Einsatzspannung und die zweite Einsatzspannung gleich der dritten Einsatzspannung. Dazu werden der Wert von x der Ga­ teelektrode des ersten NMOS-Transistors bzw. des ersten PMOS- Transistors und der Wert von x der Gateelektrode des zweiten NMOS-Transistors bzw. des zweiten PMOS-Transistors abhängig von den gewählten Dotierstoffkonzentration dieser Transisto­ ren aufeinander abgestimmt. Dieser Ausgestaltung der Erfin­ dung liegt der physikalische Effekt zugrunde, daß bei PMOS- Transistoren mit p-dotierten Gateelektroden die Einsatzspan­ nung umso größer wird, je größer der Wert von x ist, während bei NMOS-Transistoren mit n-dotierten Gateelektroden sich da­ gegen die Einsatzspannung verringert.
Die Erfindung ermöglicht die Herstellung solcher Transistor­ paare mit geringerem Prozeßaufwand, da eine geringe Zahl an Masken erforderlich ist. Eine Wannenmaske ist für die Implan­ tation der Kanalgebiete aller NMOS-Transistoren und eine an­ dere Wannenmaske ist für die Implantation der Kanalgebiete aller PMOS-Transistoren vorgesehen. Für die zwei Transistor­ paare sind zwei Masken zur Strukturierung der Schichten für ihre Gateelektroden vorgesehen. Mit der einen Maske wird die Schicht aus Si1-xGex mit einem ersten Wert von x struktu­ riert, um die Schicht von Bereichen der übrigen Transistoren zu entfernen, damit bei der Erzeugung der Gateelektroden nur die Gateelektrode des ersten NMOS-Transistors und die Ga­ teelektrode des ersten PMOS-Transistors aus dieser Schicht erzeugt werden. Mit der anderen Maske wird die weitere Schicht aus Si1-xGex mit einem zweiten Wert von x struktu­ riert, um die weitere Schicht von der Schicht, d. h. von Be­ reichen des ersten NMOS-Transistors und des ersten PMOS- Transistors zu entfernen, damit die Gatemaske auf einer ebe­ nen Fläche erzeugt werden kann und Diffusionen zwischen den Schichten vermieden werden. Bei der Erzeugung der Gateelek­ troden entstehen aus der weiteren Schicht nur die Gateelek­ trode des zweiten NMOS-Transistors und die Gateelektrode des zweiten PMOS-Transistors. Für zwei zusätzliche Transistorpaa­ re sind nur zwei zusätzliche Masken, nämlich Masken zur Strukturierung von Schichten aus Si1-xGex mit zwei unter­ schiedlichen Werten von x, erforderlich. Im Gegensatz dazu erfordern zwei zusätzliche Transistoraare vier zusätzliche Masken, wenn die Einsatzspannungen über die Dotierstoffkon­ zentrationen eingestellt werden, nämlich Wannenmasken, da je­ des Kanalgebiet der vier Transistoren getrennt implantiert werden muß.
Der Wert von x der Gateelektrode des ersten NMOS-Transistors bzw. des ersten PMOS-Transistors liegt vorzugsweise bei Null oder knapp drüber. Ein Wert bis 0.1 liegt ebenfalls im Rahmen der Erfindung. Der Wert von x der Gateelektrode des zweiten NMOS-Transistors bzw. des zweiten PMOS-Transistors beträgt vorzugsweise zwischen 0.2 und 0.6, z. B. 0.47.
Die Schaltungsanordnung kann eine SRAM-Zellenanordnung sein, bei der die vier Transistoren Teil einer ihrer Speicherzellen sind.
Die Schaltungsanordnung kann eine DRAM-Zellenanordnung umfas­ sen, bei der der erste NMOS-Transistor und der zweite PMOS- Transistor Teile der Peripherie der DRAM-Zellenanordnung sind. Der zweite NMOS-Transistor und der erste PMOS- Transistor liegen vorzugsweise außerhalb der DRAM- Zellenanordnung in einem Analogfeld und sind Teil einer zeit­ kritischen Schaltung. Speicherzellen der DRAM-Zellenanordnung umfassen jeweils mindestens einen Auswahltransistor (Zelltransistor), der vorzugsweise ein weiterer NMOS- Transistor ist, dessen Kanalgebiet dieselbe Dotierstoffkon­ zentration aufweist wie die Kanalgebiete des ersten NMOS- Transistors und des zweiten NMOS-Transistors. Dadurch können die Kanalgebiete der Auswahltransistoren gleichzeitig mit den Kanalgebieten des ersten NMOS-Transistors und des zweiten NMOS-Transistors erzeugt werden, was einen kleinen Prozeßauf­ wand bedeutet. Die Einsatzspannung des Auswahltransistors ist vorzugsweise besonders hoch. Eine Gateelektrode des Auswahl­ transistors umfaßt deshalb Si1-xGex mit x ≧ 0.95. Der Aus­ wahltransistor kann auch ein PMOS-Transistor sein.
Die Auswahltransistoren können jeweils mit einem Speicherkon­ densator, einer Wortleitung und einer Bitleitung verbunden sein. Alternativ sind mehrere Auswahltransistoren zusammenge­ schaltet, so daß eine Speicherzelle mehrere, z. B. drei, Tran­ sistoren aufweist.
Es liegt im Rahmen der Erfindung, die Gateelektroden des er­ sten NMOS-Transistors, des zweiten NMOS-Transistors, des er­ sten PMOS-Transistors und des zweiten PMOS-Transistors mit dünnen Spacern aus Polysilizium zu versehen. Auf diese Weise kann Abdampfen von Germanium während nachfolgender Prozeß­ schritte mit hohen Temperaturen unterbunden werden.
Über den Spacern aus Polysilizium können Spacer aus SiO2 oder Siliziumnitrid abgeschieden werden, um eine Unterdiffusion der Gateelektroden aus den Source/Drain-Gebieten klein zu halten. Darüber hinaus werden durch die Spacer Flanken der Gateelektroden passiviert.
Es liegt im Rahmen der Erfindung, wenn die Schaltungsanord­ nung zusätzliche CMOS-Transistoren umfaßt, deren Kanalgebiete andere Dotierstoffkonzentrationen aufweisen als die Kanalge­ biete des ersten NMOS-Transistors und des ersten PMOS- Transistors.
Im folgenden wird die Erfindung anhand eines Ausführungsbei­ spiels, das in den Figuren dargestellt ist, näher erläutert.
Fig. 1 zeigt einen Querschnitt durch drei Bereiche eines Substrats, nachdem isolierende Strukturen, Wannen, ein Gatedielektrikum, eine Keimschicht und eine strukturierte erste Schicht erzeugt wurden.
Fig. 2 zeigt den Querschnitt aus Fig. 1, nachdem eine strukturierte zweite Schicht erzeugt wurde.
Fig. 3 zeigt den Querschnitt aus Fig. 2, nachdem eine drit­ te Schicht erzeugt wurde.
Fig. 4 zeigt den Querschnitt aus Fig. 3, nachdem eine Ga­ teelektrode eines ersten NMOS-Transistors, eine Ga­ teelektrode eines ersten PMOS-Transistors, eine Ga­ teelektrode eines zweiten NMOS-Transistors, eine Ga­ teelektrode eines zweiten PMOS-Transistors, Sour­ ce/Drain-Gebiete des ersten NMOS-Transistors, des zweiten NMOS-Transistors, des ersten PMOS-Transistors und des zweiten PMOS-Transistors und Speicherkonden­ satoren, Wortleitungen und Bitleitungen erzeugt wur­ den.
Die Figuren sind nicht maßstabsgetreu.
In einem Ausführungsbeispiel ist als Ausgangsmaterial ein Substrat S aus Silizium vorgesehen. In Gräben werden gemäß dem Stand der Technik isolierende Strukturen I erzeugt, die die zu erzeugenden Transistoren umgeben (siehe Fig. 1).
Mit Hilfe einer ersten Wannenmaske (nicht dargestellt) werden durch eine erste Implantation in einem ersten Bereich des Substrats S eine erste p-dotierte Wanne W1 für einen ersten NMOS-Transistor und in einem zweiten Bereich des Substrats S eine zweite p-dotierte Wanne W2 für einen zweiten NMOS- Transistor erzeugt (siehe Fig. 1). Die Dotierstoffkonzentra­ tion der ersten Wanne W1 und der zweiten Wanne W2 beträgt ca. 8 . 1017 cm-3.
Mit Hilfe einer zweiten Wannenmaske (nicht dargestellt) wer­ den durch eine zweite Implantation im zweiten Bereich des Substrats S eine erste n-dotierte Wanne W3 für einen ersten PMOS-Transistor, im ersten Bereich des Substrats S eine zwei­ te n-dotierte Wanne W4 für einen zweiten PMOS-Transistor und in einem dritten Bereich des Substrats S n-dotierte Wannen W für Auswahltransistoren erzeugt (siehe Fig. 1). Die Dotierstoffkonzentration der dritten Wanne W3, der vierten Wanne W4 und der Wannen W für die Auswahltransistoren beträgt ca. 6 . 1017 cm-3.
Durch thermische Oxidation wird über den dotierten Wannen W1, W2, W3, W4, W ein ca. 4 nm dickes Gatedielektrikum Gd erzeugt (siehe Fig. 1). Anschließend wird eine ca. 0,5 nm dicke Keimschicht K aus Silizium abgeschieden (siehe Fig. 1).
Es wird eine erste Schicht 1 aus polykristallinem Si0,05Ge0,95 in einer Dicke von ca. 50 nm abgeschieden und mit Hilfe einer ersten Maske (nicht dargestellt) geätzt. Die erste Maske bedeckt die Wannen W für die Auswahltransistoren (siehe Fig. 1). Die Abscheidung des polykristallinen Si0,05Ge0,95 erfolgt bei einer Temperatur zwischen 300°C und 600°C und einem Prozeßdruck von ca. 1,3 KPa bis 86,5 KPa. Ein Prozeßgas weist Germanium und Silan bzw. Disilan auf. Die Keimschicht K erleichtert die Abscheidung des polykristalli­ nen Si0,05Ge0,95, ohne Einsatzspannungen der Auswahltransisto­ ren zu beeinflussen.
Anschließend wird eine ca. 50 nm dicke zweite Schicht 2 aus polykristallinem Si0,53Ge0,47 abgeschieden und mit Hilfe ei­ ner zweiten Maske (nicht dargestellt) geätzt. Die zweite Mas­ ke bedeckt die zweite Wanne W2 und die vierte Wanne W4 (siehe Fig. 2). Die Abscheidung des polykristallinen Si0,53Ge0,47 erfolgt bei einer Temperatur zwischen 300°C und 600°C und ei­ nem Prozeßdruck von ca. 1,3 KPa bis 86,5 KPa. Ein Prozeßgas weist Germanium und Silan bzw. Disilan auf. Die Keimschicht K erleichtert die Abscheidung des polykristallinen Si0,53Ge0,47, ohne Einsatzspannungen der Transistoren zu beeinflussen.
Durch Abscheiden von polykristallinem Silizium in einer Dicke von ca. 150 nm wird eine dritte Schicht 3 erzeugt (siehe Fig. 3).
Die dritte Schicht 3 wird mit Hilfe einer dritten Maske (nicht dargestellt) strukturiert. Die dritte Maske bedeckt einen Bereich über der ersten Wanne W1, so daß aus der drit­ ten Schicht 3 eine Gateelektrode G1 des ersten NMOS- Transistors über der ersten Wanne W1 erzeugt wird. Die dritte Maske bedeckt einen Bereich über der zweiten Wanne W2, so daß aus der zweiten Schicht 2 eine Gateelektrode G2 des zweiten NMOS-Transistors über der zweiten Wanne W2 erzeugt wird. Die dritte Maske bedeckt einen Bereich über der dritten Wanne W3, so daß aus der dritten Schicht 3 eine Gateelektrode G3 des ersten PMOS-Transistors über der dritten Wanne W3 erzeugt wird. Die dritte Maske bedeckt einen Bereich über der vierten Wanne W4, so daß aus der zweiten Schicht 2 eine Gateelektrode G4 des zweiten PMOS-Transistors über der vierten Wanne W4 er­ zeugt wird. Die dritte Maske bedeckt Bereiche über der Wanne W, so daß aus der dritten Schicht 3 Wortleitungen W1 und aus der ersten Schicht 1 Gateelektroden G der Auswahltransistoren über der Wanne W erzeugt werden.
Mit Hilfe einer vierten Maske (nicht dargestellt), die über der dritten Wanne W3, der vierten Wanne W4 und den Wannen W für die Auswahltransistoren angeordnet ist, wird eine Implan­ tation mit n-dotierenden Ionen durchgeführt, so daß Sour­ ce/Drain-Gebiete S/D1 des ersten NMOS-Transistors und Sour­ ce/Drain-Gebiete S/D2 des zweiten NMOS-Transistors erzeugt werden. Die Gateelektrode G1 des ersten NMOS-Transistors und die Gateelektrode G2 des zweiten NMOS-Transistors werden da­ bei n-dotiert.
Mit Hilfe einer fünften Maske (nicht dargestellt), die über der ersten Wanne W1 und der zweiten Wanne W2 angeordnet ist, wird eine Implantation mit p-dotierenden Ionen durchgeführt, so daß Source/Drain-Gebiete S/D3 des ersten PMOS-Transistors, Source/Drain-Gebiete S/D4 des zweiten PMOS-Transistors und Source/Drain-Gebiete der Auswahltransistoren SID erzeugt werden. Die Gateelektrode G3 des ersten PMOS-Transistors, die Ga­ teelektrode G4 des zweiten PMOS-Transistors und die Gateelek­ troden G der Auswahltransistoren werden dabei p-dotiert.
Kanalgebiete, Ka1, Ka2, Ka3, Ka4, Ka der Transistoren sind un­ terhalb der zugehörigen Gateelektroden G1, G2, G3, G4 ange­ ordnete Teile der Wannen W1, W2, W3, W4, W, die zwischen den zugehörigen Source/Drain-Gebieten S/D1, S/D2, S/D3, S/D4, S/D liegen. Die Breiten der Gateelektroden G1, G2, G3, G4 und folg­ lich die Kanallängen des ersten NMOS-Transistors, des zweiten NMOS-Transistors, des ersten PMOS-Transistors und des zweiten PMOS-Transistors betragen ca. 130 nm.
Es werden Speicherkondensatoren C erzeugt, die jeweils mit einem der Auswahltransistoren verbunden werden. Die Auswahl­ transistoren werden mit Wortleitungen W1 und Bitleitungen B1 verbunden, so daß ein DRAM-Speicher erzeugt wird. Die Spei­ cherkondensatoren C, die Wortleitungen W1 und die Bitleitun­ gen B1 sind in Fig. 4 schematisch dargestellt.
Der erste NMOS-Transistor und der zweite PMOS-Transistor bil­ den ein Transistorpaar, weisen eine Einsatzspannung von ca. 0.4 V auf und sind Teil einer Peripherie des DRAM-Speichers. Der zweite Bereich des Substrats S liegt außerhalb des DRAM- Speichers in einem Analogfeld. Der zweite NMOS-Transistor und der erste PMOS-Transistor bilden ein weiteres Transistorpaar, weisen eine Einsatzspannung von ca. 0.2 V auf und sind Teil einer zeitkritischen Schaltung. Im dritten Bereich des Substrats S sind Speicherzellen des DRAM-Speichers angeord­ net, die jeweils einen der Auswahltransistoren und einen der Speicherkondensatoren umfassen.
Es sind viele Variationen des Ausführungsbeispiels denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Ab­ messungen der Gateelektroden und Dotierstoffkonzentrationen der Wannen und Source/Drain-Gebiete sowie das Mischungsver­ hältnis von Silizium und Germanium in den Gateelektroden an die jeweiligen Erfordernisse angepaßt werden.
Es können weitere CMOS-Transistorpaare, die jeweils andere Einsatzspannungen aufweisen, erzeugt werden.
Die Gateelektroden können mit dünnen Spacern aus Polysilizium versehen werden. Auf diese Weise kann Abdampfen von Germanium während nachfolgender Prozeßschritte mit hohen Temperaturen unterbunden werden.
Über den Spacern aus Polysilizium können Spacer aus SiO2 oder Siliziumnitrid abgeschieden werden. Die Spacer aus SiO2 ver­ hindern, daß die Source/Drain-Gebiete der Transistoren auf­ grund von Diffusion seitlich nicht bis unter die zugehörigen Gateelektroden reichen. Darüber hinaus werden durch die Spacer Flanken der Gateelektroden passiviert.

Claims (12)

1. Integrierte Schaltungsanordnung,
  • - mit einem ersten NMOS-Transistor, der eine erste Einsatz­ spannung aufweist,
  • - mit einem zweiten NMOS-Transistor, der eine zweite Einsatz­ spannung aufweist, die von der ersten Einsatzspannung ver­ schieden ist,
  • - bei der Kanalgebiete (Ka1, Ka2) des ersten NMOS-Transistors und des zweiten NMOS-Transistors dieselbe Dotierstoffkonzen­ tration aufweisen,
  • - mit einem ersten PMOS-Transistor, der eine dritte Einsatz­ spannung aufweist,
  • - mit einem zweiten PMOS-Transistor, der eine vierte Einsatz­ spannung aufweist, die von der dritten Einsatzspannung ver­ schieden ist,
  • - bei der Kanalgebiete (Ka3, Ka4) des ersten PMOS-Transistors und des zweiten PMOS-Transistors dieselbe Dotierstoffkonzen­ tration aufweisen,
  • - bei der die chemische Zusammensetzung einer Gateelektrode (G1) des ersten NMOS-Transistors und die chemische Zusammen­ setzung einer Gateelektrode (G2) des zweiten NMOS-Transistors voneinander verschieden sind, und
  • - bei der die chemische Zusammensetzung einer Gateelektrode (G3) des ersten PMOS-Transistors und die chemische Zusammen­ setzung einer Gateelektrode (G4) des zweiten PMOS-Transistors voneinander verschieden sind.
2. Schaltungsanordnung nach Anspruch 1,
  • - bei der, von Dotierungen abgesehen, die chemische Zusammen­ setzung der Gateelektrode (G1) des ersten NMOS-Transistors mit der chemischen Zusammensetzung der Gateelektrode des er­ sten PMOS-Transistors (G3) übereinstimmt, und
  • - bei der, von Dotierungen abgesehen, die chemische Zusammen­ setzung der Gateelektrode (G2) des zweiten NMOS-Transistors mit der chemischen Zusammensetzung der Gateelektrode (G4) des zweiten PMOS-Transistors übereinstimmt.
3. Schaltungsanordnung nach Anspruch 1 oder 2,
  • - bei der die Gateelektroden (G1, G2, G3, G4) Si1-xGex mit 0 ≦ x ≦ 1 enthalten.
4. Schaltungsanordnung nach Anspruch 3,
  • - bei der der Wert von x der Gateelektrode (G1) des ersten NMOS-Transistors und der Gateelektrode (G3) des ersten PMOS- Transistors kleiner ist als der Wert von x der Gateelektrode (G2) des zweiten NMOS-Transistors und der Gateelektrode (G4) des zweiten PMOS-Transistors,
  • - bei der die Dotierstoffkonzentration der Kanalgebiete (Ka1, Ka2) der NMOS-Transistoren und die Dotierstoffkonzentration der Kanalgebiete (Ka3, Ka4) der PMOS-Transistoren derart ge­ wählt sind, daß Kurzkanaleffekte bei guter Beweglichkeit von Ladungsträgern der Transistoren gering sind, und
  • - bei der die beiden Werte von x derart aufeinander abge­ stimmt sind, daß die erste Einsatzspannung gleich der vierten Einsatzspannung und die zweite Einsatzspannung gleich der dritten Einsatzspannung ist.
5. Schaltungsanordnung nach Anspruch 3 oder 4,
  • - bei der die Dotierstoffkonzentration der Kanalgebiete (Ka1, Ka2) der NMOS-Transistoren maximal doppelt so groß wie die Dotierstoffkonzentration der Kanalgebiete (Ka3, Ka4) der PMOS-Transistoren ist,
  • - bei der der Wert von x der Gateelektrode des ersten NMOS- Transistors (G1) und der Gateelektrode (G3) des ersten PMOS- Transistors zwischen Null und 0.1 beträgt, und
  • - bei der der Wert von x der Gateelektrode (G2) des zweiten NMOS-Transistors und der Gateelektrode (G4) des zweiten PMOS- Transistors zwischen 0.2 und 0.6 beträgt.
6. Schaltungsanordnung nach Anspruch 4 oder 5,
  • - die eine DRAM-Zellenanordnung enthält,
  • - mit Speicherzellen, die jeweils mindestens einen Auswahl­ transistor aufweisen,
  • - bei der der Auswahltransistor ein weiterer NMOS-Transistor oder PMOS-Transistor ist, dessen Kanalgebiet (Ka) dieselbe Dotierstoffkonzentration aufweist wie die Kanalgebiete (Ka1, Ka2) des ersten NMOS-Transistors und des zweiten NMOS- Transistors oder wie die Kanalgebiete (Ka3, Ka4) des er­ sten PMOS-Transistors und des zweiten PMOS-Transistors, und
  • - bei der eine Gateelektrode (G) des Auswahltransistors Si1-x­ Gex mit x ≧ 0.9 enthält.
7. Verfahren zur Herstellung einer integrierten Schaltungsan­ ordnung,
  • - bei dem ein erster NMOS-Transistor und ein zweiter NMOS- Transistor so erzeugt werden, daß ihre Kanalgebiete (Ka1, Ka2) dieselbe Dotierstoffkonzentration aufweisen,
  • - bei dem ein erster PMOS-Transistor und ein zweiter PMOS- Transistor so erzeugt werden, daß ihre Kanalgebiete (Ka3, Ka4) dieselbe Dotierstoffkonzentration aufweisen,
  • - bei dem eine Gateelektrode (G1) für den ersten NMOS- Transistor und eine Gateelektrode (G2) für den zweiten NMOS- Transistor erzeugt werden, wobei besagte Gateelektroden (G1, G2) unterschiedliche chemische Zusammensetzungen aufweisen, so daß der erste NMOS-Transistor eine erste Einsatzspannung und der zweite NMOS-Transistor eine zweite Einsatzspannung aufweist, die voneinander verschieden sind, und
  • - bei dem eine Gateelektrode (G3) für den ersten PMOS- Transistor und eine Gateelektrode (G4) für den zweiten PMOS- Transistor erzeugt werden, wobei besagte Gateelektroden (G3, G4) unterschiedliche chemische Zusammensetzungen aufweisen, so daß der erste PMOS-Transistor eine dritte Einsatzspannung und der zweite PMOS-Transistor eine vierte Einsatzspannung aufweist, die voneinander verschieden sind.
8. Verfahren nach Anspruch 7,
  • - bei dem die Kanalgebiete (Ka1, Ka2) der NMOS-Transistoren aus einer ersten p-dotierten Wanne (W1) und einer zweiten p- dotierten Wanne (W2) gleichzeitig erzeugt werden,
  • - bei dem die Kanalgebiete (Ka3, Ka4) der PMOS-Transistoren aus einer dritten n-dotierten Wanne (W3) und einer vierten n- dotierten Wanne (W4) gleichzeitig erzeugt werden,
  • - bei dem zur Erzeugung der Gateelektrode (G1) des ersten NMOS-Transistors und der Gateelektrode (G4) des zweiten PMOS- Transistors eine Schicht (3) aufgebracht und strukturiert wird, so daß die besagten Gateelektroden (G1, G4) gleichzeitig aus der Schicht (3) erzeugt werden, und
  • - bei dem zur Erzeugung der Gateelektrode (G2) des zweiten NMOS-Transistors und der Gateelektrode (G3) des ersten PMOS- Transistors eine weitere Schicht (2) aufgebracht und struktu­ riert wird, so daß die besagten Gateelektroden (G2, G3) gleichzeitig aus der weiteren Schicht (2) erzeugt werden.
9. Verfahren nach Anspruch 7 oder 8,
  • - bei dem die Gateelektroden (G1, G2, G3, G4) durch Aufbrin­ gen und Strukturieren von Si1-xGex mit 0 ≦ x ≦ 1 erzeugt wer­ den.
10. Verfahren nach Anspruch 9,
  • - bei dem der Wert von x der Gateelektrode (G1) des ersten NMOS-Transistors und der Gateelektrode (G4) des zweiten PMOS- Transistors kleiner als der Wert von x der Gateelektrode (G2) des zweiten NMOS-Transistors und der Gateelektrode (G3) des ersten PMOS-Transistors gewählt wird,
  • - bei dem die Dotierstoffkonzentration der Kanalgebiete (Ka1, Ka2) der NMOS-Transistoren und die Dotierstoffkonzentration der Kanalgebiete der PMOS-Transistoren (Ka3, Ka4) derart ge­ wählt werden, daß Kurzkanaleffekte bei guter Beweglichkeit von Ladungsträgern der Transistoren unterdrückt werden, und
  • - bei dem die beiden Werte von x derart aufeinander abge­ stimmt werden, daß die erste Einsatzspannung gleich der vier­ ten Einsatzspannung und die zweite Einsatzspannung gleich der dritten Einsatzspannung ist.
11. Verfahren nach Anspruch 10,
  • - bei dem die Dotierstoffkonzentration der Kanalgebiete (Ka1, Ka2) der NMOS-Transistoren bis zwei mal größer als die Do­ tierstoffkonzentration der Kanalgebiete (Ka3, Ka4) der PMOS- Transistoren ist,
  • - bei dem der Wert von x der Gateelektrode (G1) des ersten NMOS-Transistors und der Gateelektrode (G4) des zweiten PMOS- Transistors zwischen Null und 0.1 beträgt, und
  • - bei dem der Wert von x der Gateelektrode (G2) des zweiten NMOS-Transistors und der Gateelektrode (G3) des ersten PMOS- Transistors zwischen 0.2 und 0.6 beträgt.
12. Verfahren nach einem der Ansprüche 10 oder 11,
  • - bei dem ein DRAM-Speicher erzeugt wird, wobei der DRAM- Speicher im selben Substrat (S) wie die NMOS-Transistoren und die PMOS-Transistoren erzeugt werden,
  • - bei dem für den DRAM-Speicher Speicherzellen erzeugt wer­ den, die jeweils mindestens einen Auswahltransistor aufwei­ sen,
  • - bei dem der Auswahltransistor als ein weiterer NMOS- Transistor oder PMOS-Transistor erzeugt wird, dessen Kanalge­ biet (Ka) dieselbe Dotierstoffkonzentration aufweist wie die Kanalgebiete (Ka1, Ka2) des ersten NMOS-Transistors und des zweiten NMOS-Transistors oder wie die Kanalgebiete (Ka3, Ka4) des ersten PMOS-Transistors und des zweiten PMOS- Transistors, und
  • - bei dem eine Gateelektrode (G) des Auswahltransistors er­ zeugt wird, die Si1-xGex mit x ≧ 0.95 enthält.
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