DE3825734C2 - - Google Patents

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DE3825734C2
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Description

Die Erfindung betrifft ein Verfahren zur Herstellung von polykristallinem Silizium mit hohem Widerstandswert.
Polykristallines Silizium mit hohem Widerstandswert wird häufig als Material für Halbleiterbauelemente und insbesondere für statische Speicher mit direktem Zugriff (SRAM) verwendet. Die Fig. 1 zeigt die Zellstruktur eines SRAM, der zur Zeit häufig verwendet wird. Bei dieser Zellstruktur sind zwei hohe Widerstände (R1 und R2) und zwei MOS-Transistoren (T1 und T2) in Reihe zwischen eine Sourceversorgungsspannung Vcc und Massepotential Vss geschaltet. Verbindungspunkte (1) und (2) zwischen den hohen Widerständen und den MOS-Transistoren sind an Gate-Elektroden der MOS-Transistoren (T2) und (T1) in Querverbindung angeschlossen. Zwischen diesen Verbindungspunken (1), (2) und Bit-Leitungen (BL) und () sind MOS-Transistoren T3 und T4 geschaltet, deren Gate-Elektroden an eine Wortleitung (WL) angeschlossen sind.
Für den SRAM werden Widerstände aus polykristallinem Silizium verwendet, die normalerweise einen Widerstandswert von 200 bis 300 G Ω aufweisen. Mit einem derartigen Widerstand aus polykristallinem Silizium ermöglicht es die an den Verbindungspunkten (1), (2) geladene Information, einen Kriechstrom zu den Transistoren (T1, T2, T3 und T4) zu ergänzen. Je höher die Integration der Speicherelemente wird, um so mehr ist ein Widerstand aus polykristallinem Silizium erforderlich, der einen höheren Widerstandswert als 200 bis 300 G Ω aufweist.
Es wurden neuerdings viele Untersuchungen bei Verfahren zur Herstellung von polykristallinem Silizium mit hohem Widerstandswert durchgeführt. Beim Stand der Technik wird der hohe Widerstandswert im polykristallinen Silizium durch Verringerung der Dicke des polykristallinen Siliziums oder durch Implantation von Verunreinigungen, wie beispielsweise Arsen (As), Phosphor (P) und Bor (B) mit einer Dosis von 10¹¹ bis 10¹⁴/cm² erreicht. Mit der Implantation letztgenannter Verunreinigungen befaßt sich der Artikel von Naoya Hoshi et al.; 1,0 µm CMOS Process for Highly Stable Tera-Ohm Polisilicon Load 1 Mb SRAM, in der Druckschrift IEEE IEDM 86, S. 300-303, 1986, von dem im Oberbegriff des Anspruchs 1 ausgegangen wird.
Ein weiteres Verfahren zur Herstellung von Halbleiterschaltkreisen mit einem hohen Widerstandswerte aufweisenden Widerstand ist aus der EP 01 87 475 A2 bekannt. Bei diesem Verfahren werden auf einem Halbleitersubstrat eine erste Schicht aus polykristallinem Silizium und auf der ersten Schicht eine zweite Schicht aus polykristallinem Silizium, die Sauerstoff enthält und den Widerstand bildet, erzeugt; zwischen den beiden Schichten gebildetes Oxid wird durch eine Temperung entfernt. Obgleich der Widerstandswert von polykristallinem Silizium durch Anwendung der genannten Verfahren erhöht werden konnte, ergeben sich komplizierte Bedingungen bei der Herstellung bzw. bestimmte Begrenzungen bei der gewünschten Erhöhung des Widerstandswertes bei einem SRAM mit erhöhter Dichte.
Weitere, mit der Herstellung von polykristallinem Silizium mit hohem Widerstandswert im Zusammenhang stehende Probleme werden in den Druckschriften IBM TDB, Band 24, Nr. 4, September 1981, Seiten 2179 und 2180, Solid State Technology, April 1980, Seiten 133 bis 136, und J. Electrochem. Soc.: SOLID-STATE SCIENCE AND TECHNOLOGY, August 1984, Seiten 1934 bis 1941, behandelt. Aus der Druckschrift IBM TDB, Band 24, Nr. 4, September 1981, Seiten 2179 und 2180, ist die Implantation von Sauerstoff in polykristallines Silizium bekannt. Diese Implantation dient der Optimierung des Temperaturkoeffizienten einer Widerstandsschicht aus polykristallinem Silizium. In der Druckschrift Solid State Technology, April 1980, Seiten 133 bis 136, ist die Herstellung polykristalliner Siliziumnitridschichten durch Plasmaentladung beschreiben. Derartige Siliziumnitridschichten können als Passivierungsschichten verwendet werden. Der Widerstand der Schichten wächst mit abnehmendem Silizium/Stickstoff-Verhältnis exponentiell an. Aus der Druckschrift J. Electrochem. Soc.: SOLID-STATE SCIENCE AND TECHNOLOGY, August 1984, Seiten 1934 bis 1941, ist es bekannt, Siliziumnitrid durch Implantation von Stickstoffmolekülen in Silizium herzustellen.
Aufgabe der Erfindung ist es, ein Verfahren zur Herstellung von polykristallinem Silizium mit hohem Widerstandswert zu schaffen, das einfach durchführbar ist und das die Herstellung von Halbleiterbauelementen mit hohem Integrationsgrad ermöglicht.
Die Lösung dieser Aufgabe erfolgt mittels der im Anspruch 1 angegebenen Verfahrensschritte.
In vorteilhafter Ausgestaltung der Erfindung kann vor der Implantation des Stickstoffs eine erste Oxidschicht in einer spezifischen Teildicke, die vorzugsweise im Bereich von 10 nm bis 50 nm liegt, gezüchtet werden. Die spezifische Dicke der nach der Implantation auf der implantierten polykristallinen Siliziumschicht gezüchteten thermischen Oxidschicht liegt vorzugsweise im Bereich von 50 nm bis 1000 nm. In weiterer vorteilhafter Weiterbildung der Erfindung kann vorgesehen werden, daß nach dem Züchten der thermischen Oxidschicht ein Widerstandsmuster nach einem Photoätzverfahren hergestellt und in Kontaktbereiche, welche als Widerstandskontakte zu einem auf dem Substrat vorgesehenen Halbleiterbereich dienen, durch Ionenimplantation Verunreinigungen eingebracht werden.
Anhand der beiliegenden Figuren wird die Erfindung noch näher erläutert. Es zeigt
Fig. 1 einen Zellaufbau eines SRAM;
Fig. 2A bis 2E Querschnitte, welche in Aufeinanderfolge die Herstellungsschritte eines Ausführungsbeispiels der Erfindung darstellen; und
Fig. 3 Veränderungen des Widerstandswertes in polykristallinem Silizium in Abhängigkeit von der Dosis der Stickstoffimplantation.
Im folgenden wird die Erfindung, unter Bezugnahme auf die Figuren, näher erläutert. Die Fig. 2A bis 2E zeigen Querschnitte, welche aufeinanderfolgend die Herstellungsschritte bei einem bevorzugten Ausführungsbeispiel der Erfindung darstellen. In der Fig. 2A wird polykristallines Silizium 15 für einen Widerstand durch ein chemisches Dampfabscheidungsverfahren (CVD) mit einer Dicke von 50 bis 1000 nm auf einem Siliziumsubstrat 10 abgeschieden, so daß sich darin eine Feldoxidzone 11, eine Gateoxidzone 12 und eine polykristalline Siliziumgatezone 13 bilden. Eine erste Oxidschicht 14 trennt die polykristalline Siliziumgatezone 13 vom polykristallinen Silizium 15. Die polykristalline Siliziumgatezone 13 und das polykristalline Silizium 15 für einen Widerstand sind über eine Zone 16 miteinander verbunden. Im Hinblick auf die Fig. 1 kann die Zone 16 dem Verbindungspunkt 1 zwischen der Gate-Elektrode 3 des Transistors T2 und dem Widerstand R1 entsprechen.
Nach Abscheidung der polykristallinen Siliziumschicht wird eine erste thermische Oxidschicht 17 mit einer Dicke von 10 bis 50 nm auf der polykristallinen Siliziumschicht gezüchtet, um eine Zerstörung des polykristallinen Siliziums bei den nachfolgenden Herstellungsschritten zu vermeiden. Dann wird die Ionenimplantation von Stickstoff (N₂) über die gesamte Oberfläche des ersten thermischen Oxids mit einer Energie von 30 bis 100 KeV durchgeführt. Hierbei können in Abhängigkeit von der Dosis des implantierten Stickstoffs verschiedene Widerstandswerte des polykristallinen Siliziums erhalten werden, wie es in Fig. 3 dargestellt ist. Im Anschluß an die Ionenimplantation des Stickstoffs erfolgt die Züchtung einer thermischen Oxidschicht 18 mit einer Dicke von 50 bis 1000 nm bei 800 bis 1200°C, wobei das polykristalline Silizium und der Stickstoff in der polykristallinen Siliziumschicht 15 miteinander reagieren und dabei eine Schicht von Nitridkomponenten mit SixNy-Formen bilden.
Bei einem darauffolgenden Verfahrensschritt wird unter Verwendung einer Photomaske ein Muster aus polykristallinem Silizium 15′ mit einem hohen Widerstandswert gebildet, wie es in Fig. 2C dargestellt ist. Nach Bildung des Musters aus polykristallinem Silizium 15′ mit hohem Widerstandswert wird ein Muster aus Photolack 19 gebildet, um den Widerstandswert in der Zone 16, welche die Gatezone kontaktiert, bzw. in der Zone, die der Zuführung der Sourceelektroden-Spannung Vcc dient, zu verringern, indem anschließend eine Ionenimplantation von Arsen (As), Phosphor (P) und Bor (B) mit einer Dosis von 1×10¹⁵ bis 1×10¹⁶/cm² durchgeführt wird. Wenn der Photolack 19 nach Beendigung der Ionenimplantation beseitigt worden ist, erhält man eine polykristalline Siliziumschicht mit einem Bereich 15′ mit hohem Widerstandswert und Bereichen 20 und 20′ mit niedrigen Widerstandswerten, wie es in Fig. 2E dargestellt ist. Im Hinblick auf die Fig. 1 können die polykristalline Siliziumgatezone 13 als Gate-Elektrode 3 des Transistors T2, der Bereich 20′ als Verbindungspunkt 1, der Bereich 15′ als Widerstand R1 und der Bereich 20 als der Bereich, an welchem die Sourceelektroden-Versorgungsspannung Vcc angelegt ist, bezeichnet werden.
Die Fig. 3 zeigt die Änderungen der Widerstandswerte im polykristallinen Silizium in Abhängigkeit von der Dosis der Stickstoffimplantation, wobei das verwendete polykristalline Silizium eine Breite von 1,3 µm und eine Länge von 6 µm aufweist. Wie die Fig. 3 zeigt, ändern sich die Widerstandswerte beträchtlich in Abhängigkeit von der Dosis des implantierten Stickstoffs. Wenn die implantierte Dosis weniger als 5×10¹³ Ionen/cm² beträgt, ergeben sich keine bemerkenswerte Unterschiede bei den Widerstandswerten im Vergleich zu dem Zustand, bei welchem kein Stickstoff implantiert worden ist. Wenn jedoch die implantierte Dosis 5×10¹³ Ionen/cm² übersteigt, beginnen sich die Unterschiede ganz erheblich zu steigern. Der Widerstand erhöht sich um über das Zweifache im Vergleich zum ursprünglichen Widerstandswert, wenn die implantierte Dosis 1×10¹⁵ Ionen/cm² übersteigt. Für den Fall, daß das so gebildete polykristalline Silizium mit Arsen (As), Phosphor (P) oder Bor (B) mit 1×10¹⁵ Ionen/cm² implantiert wird, zeigt der Widerstandswert des mit Stickstoff implantierten polykristallinen Siliziums keinen Unterschied im Vergleich zu dem Fall, in welchem kein Stickstoff implantiert worden ist.
Die Implantation von Ionen anderer Inertgase als Stickstoff ist ebenfalls möglich.
Wie schon erläutert, ermöglicht es die Erfindung, polykristalline Siliziumschichten mit niedrigem Widerstandswert oder hohem Widerstandswert in Abhängigkeit von den gewünschten Anwendungszwecken in vielerlei Art und Weise zu verwenden. Insbesondere läßt sich die Erfindung bevorzugt bei SRAM-Bauelementen, welche polykristallines Silizium mit hohem Widerstandswert als Widerstandsmaterial haben, zur Anwendung bringen.

Claims (5)

1. Verfahren zur Herstellung von Schichten aus polykristallinem Silizium mit einem hohen Widerstandswert, mit den Verfahrensschritten:
Aufbringen einer Schicht (15) aus polykristallinem Silizium für einen Widerstandsbereich auf ein Siliziumhalbleitersubstrat,
Implantation von Verunreinigungen in die Schicht aus polykristallinem Silizium und Herstellen einer Passivierungsschicht auf der Schicht aus polykristallinem Silizium, dadurch gekennzeichnet, daß die Implantation der Verunreinigungen mittels Implantation von Stickstoff in einer vorbestimmten N₂-Dosis von wenigstens 5×10¹³ Ionen/cm² erfolgt und daß das Herstellen der Passivierungsschicht durch Züchten einer thermischen Oxidschicht (18) mit einer spezifischen Dicke auf der ionenimplantierten Schicht aus polykristallinem Silizium erfolgt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die spezifische Dicke der thermischen Oxidschicht (18) im Bereich von 50 bis 1000 nm liegt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß vor der Implantation des Stickstoffs eine erste thermische Oxidschicht (17) mit einer spezifischen Dicke gezüchtet wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die spezifische Dicke der ersten thermischen Oxidschicht (17) im Bereich zwischen 10 und 50 nm liegt.
5. Verfahren nach wenigstens einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß nach dem Züchten der thermischen Oxidschicht (18) ein Widerstandsmuster (15′) nach einem Photoätzverfahren hergestellt und in Kontaktbereiche (20, 20′), welches als Widerstandskontakte zu einem auf dem Substrat vorgesehenen Halbleiterbereich dienen, durch Ionenimplantation Verunreinigungen eingebracht werden.
DE3825734A 1987-07-31 1988-07-28 Verfahren zur herstellung von polykristallinem silizium mit hohem widerstandswert Granted DE3825734A1 (de)

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Publications (2)

Publication Number Publication Date
DE3825734A1 DE3825734A1 (de) 1989-04-20
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GB (1) GB2207809B (de)
NL (1) NL8801890A (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10021095A1 (de) * 2000-04-20 2001-10-31 Infineon Technologies Ag Verfahren zum Bilden eines Dielektrikums auf einem Halbleitersubstrat

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1991000620A1 (en) * 1989-06-30 1991-01-10 Dallas Semiconductor Corporation Integrated circuit with enhanced-resistivity load element
JP3082923B2 (ja) * 1989-12-26 2000-09-04 ソニー株式会社 半導体装置の製法
DE4114162A1 (de) * 1990-05-02 1991-11-07 Nippon Sheet Glass Co Ltd Verfahren zur herstellung eines polykristallinen halbleiterfilms
US5068201A (en) * 1990-05-31 1991-11-26 Sgs-Thomson Microelectronics, Inc. Method for forming a high valued resistive load element and low resistance interconnect for integrated circuits
US5268325A (en) * 1990-05-31 1993-12-07 Sgs-Thomson Microelectronics, Inc. Method for fabricating a polycrystalline silicon resistive load element in an integrated circuit
JPH04329664A (ja) * 1991-04-30 1992-11-18 Nec Corp 高抵抗素子を有する半導体装置の製造方法
JPH05206050A (ja) * 1991-07-01 1993-08-13 Sgs Thomson Microelectron Inc 酸化物スクリーンを使用したボロン注入ポリシリコン抵抗
JPH06104384A (ja) * 1991-07-18 1994-04-15 Sgs Thomson Microelectron Inc 高値抵抗及びその製造方法
US5462894A (en) * 1991-08-06 1995-10-31 Sgs-Thomson Microelectronics, Inc. Method for fabricating a polycrystalline silicon resistive load element in an integrated circuit
US5273924A (en) * 1991-08-30 1993-12-28 Micron Technology, Inc. Method for forming an SRAM by minimizing diffusion of conductivity enhancing impurities from one region of a polysilicon layer to another region
FR2681978B1 (fr) * 1991-09-26 1993-12-24 Sgs Thomson Microelectronics Sa Resistance de precision et procede de fabrication.
US5212108A (en) * 1991-12-13 1993-05-18 Honeywell Inc. Fabrication of stabilized polysilicon resistors for SEU control
JP3214004B2 (ja) * 1991-12-17 2001-10-02 ソニー株式会社 半導体メモリ装置及びその製法
US5538915A (en) * 1992-06-05 1996-07-23 The Regents Of The University Of California Process for forming synapses in neural networks and resistor therefor
US5525831A (en) * 1993-04-05 1996-06-11 Nippondenso Co., Ltd. Semiconductor device with thin film resistor having reduced film thickness sensitivity during trimming process
US5470779A (en) * 1994-07-25 1995-11-28 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacture of SRAM with SIPOS resistor
US5661325A (en) * 1994-07-29 1997-08-26 Nkk Corporation SRAM structure
JP2699891B2 (ja) * 1994-10-28 1998-01-19 日本電気株式会社 半導体装置の製造方法
US5506167A (en) * 1995-04-13 1996-04-09 United Microelectronics Corp. Method of making a high resistance drain junction resistor in a SRAM
TW329563B (en) * 1996-06-01 1998-04-11 Winbond Electronics Corp The manufacturing method for load resistors of SRAM
GB2319532B (en) 1996-11-22 2001-01-31 Trikon Equip Ltd Method and apparatus for treating a semiconductor wafer
GB2319533B (en) 1996-11-22 2001-06-06 Trikon Equip Ltd Methods of forming a barrier layer
US6140198A (en) * 1998-11-06 2000-10-31 United Microelectronics Corp. Method of fabricating load resistor
JP2006203748A (ja) * 2005-01-24 2006-08-03 Sanyo Electric Co Ltd 駆動回路

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS532552B2 (de) * 1974-03-30 1978-01-28
JPS5197385A (en) * 1975-02-21 1976-08-26 Handotaisochino seizohoho
JPS6041458B2 (ja) * 1975-04-21 1985-09-17 ソニー株式会社 半導体装置の製造方法
JPS5397791A (en) * 1977-02-07 1978-08-26 Nec Corp Production of semiconductor integrated circuit device
JPS5910581B2 (ja) * 1977-12-01 1984-03-09 富士通株式会社 半導体装置の製造方法
US4408385A (en) * 1978-06-15 1983-10-11 Texas Instruments Incorporated Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer
JPS5640269A (en) * 1979-09-11 1981-04-16 Toshiba Corp Preparation of semiconductor device
FR2534415A1 (fr) * 1982-10-07 1984-04-13 Cii Honeywell Bull Procede de fabrication de resistances electriques dans un materiau semi-conducteur polycristallin et dispositif a circuits integres resultant
US4658378A (en) * 1982-12-15 1987-04-14 Inmos Corporation Polysilicon resistor with low thermal activation energy
JPS59152657A (ja) * 1983-02-18 1984-08-31 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション 高シ−ト抵抗を有する多結晶シリコン層の形成方法
JPS59161857A (ja) * 1983-03-07 1984-09-12 Hitachi Ltd 半導体装置用配線および抵抗体
US4584026A (en) * 1984-07-25 1986-04-22 Rca Corporation Ion-implantation of phosphorus, arsenic or boron by pre-amorphizing with fluorine ions
JPS61134055A (ja) * 1984-12-04 1986-06-21 Sony Corp 半導体装置の製造方法
JPS61145868A (ja) * 1984-12-20 1986-07-03 Toshiba Corp 半導体装置の製造方法
US4602421A (en) * 1985-04-24 1986-07-29 The United States Of America As Represented By The Secretary Of The Air Force Low noise polycrystalline semiconductor resistors by hydrogen passivation
GB2182488A (en) * 1985-11-02 1987-05-13 Stc Plc Integrated circuit resistors
FR2602093B1 (fr) * 1985-12-27 1988-10-14 Bull Sa Procede de fabrication d'une resistance electrique par dopage d'un materiau semiconducteur et circuit integre en resultant
US4740481A (en) * 1986-01-21 1988-04-26 Motorola Inc. Method of preventing hillock formation in polysilicon layer by oxygen implanation
US4755480A (en) * 1986-02-03 1988-07-05 Intel Corporation Method of making a silicon nitride resistor using plasma enhanced chemical vapor deposition
US4707909A (en) * 1986-08-08 1987-11-24 Siliconix Incorporated Manufacture of trimmable high value polycrystalline silicon resistors
US4762801A (en) * 1987-02-20 1988-08-09 National Semiconductor Corporation Method of fabricating polycrystalline silicon resistors having desired temperature coefficients

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10021095A1 (de) * 2000-04-20 2001-10-31 Infineon Technologies Ag Verfahren zum Bilden eines Dielektrikums auf einem Halbleitersubstrat

Also Published As

Publication number Publication date
US4965214A (en) 1990-10-23
FR2618942B1 (fr) 1991-01-25
KR900005038B1 (ko) 1990-07-18
JPS6445158A (en) 1989-02-17
NL8801890A (nl) 1989-02-16
KR890003028A (ko) 1989-04-12
GB2207809B (en) 1991-04-03
GB2207809A (en) 1989-02-08
GB8818292D0 (en) 1988-09-07
FR2618942A1 (fr) 1989-02-03
DE3825734A1 (de) 1989-04-20

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