DE19735826A1 - Vorgabe einer Dicke von Gateoxiden durch Implantieren von Stickstoff für integrierte Schaltungen - Google Patents

Vorgabe einer Dicke von Gateoxiden durch Implantieren von Stickstoff für integrierte Schaltungen

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Description

Hintergrund der Erfindung 1. Erfindungsgebiet
Die Erfindung betrifft die Herstellung von integrierten Schaltungseinrichtungen, die verschiedene Dicken von Gateoxiden an der Oberfläche eines Substrates auf­ weisen.
2. Beschreibung des einschlägigen Standes der Technik
Feldeffekttransistoren (FETs) gehören zu den am häufigsten in integrierten Schaltungen verwendeten Elementen, da FET-Schaltungen eine große Vielzahl von verschiedenen Funktionen ausführen können und FET-Einrichtungen mit hoher Reproduzierbarkeit und vorher­ sehbaren Eigenschaften hergestellt werden können. Ein weiterer Vorteil von FET-Einrichtungen besteht darin, daß sie sehr klein hergestellt und sehr nahe aneinander angeordnet werden können. Ein typischer FET besteht aus Source- und Drain-Elektroden, die in einem Substrat an jeweils einer Seite eines Kanalbereiches voneinander beabstandet angeordnet sind, sowie einer leitenden Gate-Elektrode, die durch eine Gateoxidschicht von dem Kanalbereich beabstandet ist. Der FET wird auf einer Oberfläche eines Silizium- oder eines anderen Halb­ leiter-Substrates mit einer Hintergrund-Dotierung mit einem ersten Leitfähigkeits-Typ erzeugt. Auf die Ober­ fläche des Substrates wird im wesentlichen durch eine thermische Oxidation eine Schicht aus Gate-Oxid aufge­ bracht, so daß eine gleichförmige und dichte Oxid­ schicht mit einer vorhersehbaren Dicke und einem vor­ hersehbaren und niedrigen Wert von festen Ladungen er­ zeugt wird. Als nächstes wird die Gate-Elektrode durch Ablagerung und Formen einer Schicht aus Polysilizium erzeugt, die durch Dotieren "in situ" während der Ab­ lagerung oder durch Diffusion oder Ionenimplantation nach der Ablagerung leitend gemacht werden kann. Auf die Schicht aus Polysilizium wird zur Verminderung des spezifischen Widerstandes der Gate-Elektrode häufig eine Schicht aus leitendem Material, wie z. B. einem Metall oder Metallsilicid aufgebracht. Die Source- und Drain-Elektroden werden in dem Substrat durch Ionenim­ plantation von Verunreinigungen mit einem zweiten Leit­ fähigkeitstyp erzeugt, wobei die Gate-Elektrode als Maske dient, so daß die Source-, Drain- und Kanal­ bereiche selbstausrichtend zu der Gate-Elektrode sind.
Die FET-Betriebseigenschaften werden durch zahlreiche Faktoren der FET-Struktur einschließlich der Dicke der Gateoxidschicht bestimmt. Die obere Grenze der Betriebsspannung des FET leitet sich von der Spannung ab, bei der die Gateoxidschicht einen dielektrischen Durchschlag erleidet, der wiederum in starkem Maße von der Dicke der Gateoxidschicht bestimmt wird. Da die für verschiedene Anwendungen vorgesehenen FETs für ver­ schiedene Betriebsspannungen ausgelegt sind, beinhalten die für die praktische Anwendung vorgesehenen FETs zur Anpassung an verschiedene Betriebs- bzw. Versorgungs­ spannungen unterschiedliche Dicken der Gateoxid­ schichten. FETs können auch Gateoxide mit unter­ schiedlichen Dicken aufweisen, um entweder einen Hoch­ geschwindigkeitsbetrieb (dünneres Gateoxid) oder geringere Leckströme (dickeres Gateoxid) zu er­ möglichen. Somit können die in Speichereinrichtungen vorhandenen FETs ein Gateoxid mit einer bestimmten Dicke aufweisen, während FETs in schnellen logischen Schaltungen mit geringer Spannung eine zweite, wesent­ lich dünnere Gateoxidschicht haben können. Am häufigsten sind die Speicher- und die logischen Schaltungen auf getrennte Chips verteilt. Wenn die Speicher- und die logischen Schaltungen auf ver­ schiedene Chips verteilt sind, werden die gewünschten Gateoxid-Dicken durch Anwendung verschiedener globaler thermischer Oxidationsverfahren während der Herstellung erzielt, so daß die verschiedenen Dicken von Gateoxiden aufwachsen. Unterschiedliche Dicken der Gateoxide werden in einfache Weise dadurch erzielt, daß die ver­ schiedenen Substrate für verschieden lange Zeitinter­ valle oxidierenden Umgebungen ausgesetzt werden.
In der jüngeren Zeit ist eine wachsende Anzahl von Chip-Entwürfen vorgeschlagen worden, die Schaltungen auf einem einzigen Chip enthalten, die FETs mit unter­ schiedlichen Dicken der Gateoxide aufweisen, je nach dem, ob verschiedene Betriebsspannungen erzielt oder andere Betriebseigenschaften variiert werden sollen. Es wurden zum Beispiel Chipstrukturen vorgeschlagen, die logische Schaltungen unter Verwendung von FETs mit dünneren Gateoxidschichten und Speicherschaltungen unter Verwendung von FETs mit dickeren Gateoxid­ schichten aufweisen. Um diese Strukturen erfolgreich zu implementieren, ist es erforderlich, auf dem gleichen Chip FETs mit unterschiedlichen Dicken der Gateoxide zu erzeugen. Dies kann durch ein Maskieren von Teilen des Chips und Durchführen von unterschiedlichen thermischen Oxidationsverfahren für jeden Teil des Chips erreicht werden. Es ist klar, daß die Implementierung von mehr­ fachen Maskierungsschritten und mehrfachen thermischen Oxidationsschritten im allgemeinen sehr kompliziert ist. Um die Integrität einer Gateoxidschicht zu er­ halten, ist es erforderlich, die Gateoxidschicht mit einer Polysiliziumschicht zu bedenken, aus der später Gateelektroden des FETs in diesem Bereich erzeugt werden, bevor irgendwelche anderen Verarbeitungs­ schritte ausgeführt werden. Wenn auf einer Chipstruktur FETs mit mehreren unterschiedlichen Dicken der Gateoxide erforderlich sind, muß deshalb der Chip in einer Weise maskiert werden, durch die nur diejenigen Teile des Chips freigelegt werden, an denen FETs mit einer ersten Dicke des Gateoxids auszubilden sind. Die freiliegenden Teile des Chips werden dann thermisch oxidiert. Anschließend wird Polysilizium auf den Chip aufgebracht. Die Polysilizium-Schicht muß dann von den­ jenigen anderen Teilen des Chips entfernt werden, an denen andere Dicken von Gateoxiden zu erzeugen sind. Dieser Vorgang wird für jede Dicke von auf dem Chip auszubildendem Gateoxid wiederholt.
Dieses mehrfache Maskieren und mehrfache thermische Oxidieren hat jedoch Nachteile. Es ist klar, daß der zur Herstellung von FETs mit unterschiedlichen Dicken der Gateoxide erforderliche Verfahrensablauf wesentlich komplizierter, zeitaufwendiger und komplexer ist, als das übliche Herstellungsverfahren für FETs mit gleichen Gateoxiden. Durch die zuerst genannten Verfahren werden Teile des Substrates und des Polysiliziums der Gate­ elektrode einem mehrfachen Ätzen und mehreren Foto­ lack-Maskierungen ausgesetzt, was bei späteren Verar­ beitungsschritten zu Fehlern führen kann. Diese Strategie erfordert ferner mehrfache thermische Oxidationsschritte, die es wiederum notwendig machen, daß einige der Gateoxidschichten mehreren Hoch­ temperatur-Verarbeitungsschritten unterworfen werden, die die Zuverlässigkeit der Gateoxidschichten und da­ durch auch die Zuverlässigkeit der diese Gateoxid­ schichten enthaltenden FETs beeinträchtigen können.
Es wird somit angestrebt, ein verbessertes Verfahren zur Erzeugung unterschiedlicher Dicken von Gateoxid­ schichten auf einem einzigen Chip zu schaffen.
Zusammenfassung der bevorzugten Ausführungsformen
Gemäß einer bevorzugten Ausführungsform der Erfindung wird eine integrierte Schaltung auf einem Substrat ge­ bildet, das einen ersten Bereich, auf dem erste MOS-Einrichtungen auszubilden sind, und einen zweiten Bereich aufweist, auf dem zweite MOS-Einrichtungen aus­ zubilden sind. In dem Halbleitersubstrat wird an der Oberfläche des ersten Bereiches eine erste Konzentration eines ersten Dotierungsmittels ge­ schaffen. An der Oberfläche des zweiten Bereiches wird in dem Halbleitersubstrat eine zweite Konzentration eines zweiten Dotierungsmittels erzeugt. Die Oberfläche des Halbleitersubstrates wird oxidiert, um durch einen einzigen oxidierenden Vorgang in den ersten Bereichen des Halbleitersubstrates ein Oxid mit einer ersten Dicke und in dem zweiten Bereich ein Oxid mit einer zweiten abweichenden Dicke anwachsen zu lassen. Erste MOS-Einrichtungen werden in den ersten Bereichen des Halbleitersubstrates ausgebildet, das Oxid mit der ersten Dicke aufweist. In dem zweiten Bereich des Halbleitersubstrates, das Oxid mit der zweiten Dicke aufweist, werden zweite MOS-Einrichtungen erzeugt.
Gemäß einer anderen bevorzugten Ausführungsform der Erfindung wird eine integrierte Schaltung auf einem Substrat gebildet, das einen ersten Bereich, auf dem erste MOS-Einrichtungen mit einer ersten Dicke des Gateoxids ausgebildet werden, und einen zweiten Bereich aufweist, in dem zweite MOS-Einrichtungen gebildet werden. Die Zusammensetzung des Substrates wird inner­ halb des ersten und/oder zweiten Bereiches so einge­ stellt, daß der erste Bereich und der zweite Bereich in einer oxidierenden Umgebung unterschiedliche Oxid-Auf­ wuchseigenschaften aufweisen. Das Substrat wird einer oxidierenden Umgebung ausgesetzt, so daß in dem ersten Bereich eine erste Oxidschicht mit einer ersten Dicke und in dem zweiten Bereich eine zweite Oxidschicht mit einer zweiten Dicke anwächst, wenn der erste Bereich und der zweite Bereich der oxidierenden Umgebung ausge­ setzt werden. In dem ersten Bereich des Substrates werden erste MOS-Einrichtungen, in dem zweiten Bereich des Substrates zweite MOS-Einrichtungen ausgebildet.
Kurze Beschreibung der Zeichnungen
Es zeigt:
Fig. 1 die Rate des Oxid-Wachstums auf ver­ schiedenen, Stickstoff-implantierten Siliziumflächen,
Fig. 2A-2C Isolationselemente für zwei verschiedene Sektionen einer gemäß der Erfindung er­ zeugten Schaltung,
Fig. 3A-3C einen ersten Schritt zur Modifikationen der Oxidationsrate an der in den Fig. 2A-2C dargestellten Schaltung,
Fig. 4A-4C einem weiteren Schritt zur Modifikationen der Oxidationsrate, der an der in den Fig. 3A-3C dargestellten Schaltung aus­ geführt wird,
Fig. 5A-5C die Ergebnisse einer thermischen Oxidation und eines Verfahrens zur Ab­ lagerung von Polysilizium gemäß der Er­ findung, angewandt auf die oben genannte Schaltung und
Fig. 6A-6C verschiedene Teile einer Schaltung mit verschiedenen Dicken der Gateoxide.
Detaillierte Beschreibung der bevorzugten Ausführungs­ formen
Besonders bevorzugte Ausführungsformen der Erfindung erleichtern die Herstellung von Schaltungen mit hoher Verarbeitungsgeschwindigkeit, von gekapselten Schaltun­ gen, von Schaltungen mit gemischten Betriebsmoden und anderen Schaltungen, die FETs mit Gateoxiden mit unter­ schiedlichen Dicken auf einem einzigen Chip aufweisen. Die Oxidationseigenschaften von ausgewählten Teilen eines Silizium-Substrates werden verändert, so daß das Oxid an verschiedenen Teilen des Substrates mit ver­ schiedenen Dicken aufwächst, wenn die verschiedenen Teile (Abschnitte) des Substrates gleichzeitig für eine festgelegte Zeitperiode einer oxidierenden Umgebung ausgesetzt werden. Eine solche Verarbeitung ermöglicht die Erzeugung von MOS-Schaltungen, die Gateoxid­ schichten mit verschiedenen Dicken aufweisen, an ver­ schiedenen Teilen des Substrates, und zwar so, wie es für die betreffende komplexe herzustellende Schaltung gewünscht wird, wobei das Substrat nur einem Oxidationsschritt mit hoher Temperatur ausgesetzt wird. Eine Verminderung der Gesamtzahl von Schritten, in denen die Gateoxidschichten während des Herstellungs­ verfahrens hohen Temperaturen ausgesetzt werden, ver­ bessert die Qualität der Gateoxidschichten in der fertigen Einrichtung. Weiterhin wird das Verfahren zur Herstellung solcher komplexen Schaltungen dadurch ver­ einfacht und abgekürzt, daß nur ein einziger thermischer Oxidationsvorgang zur Erzeugung der Gateoxidschichten durchgeführt wird.
Die Oxidationseigenschaften eines Siliziumsubstrates können z. B. durch Veränderung der chemischen Zusammen­ setzung an der Oberfläche des Siliziumsubstrates ge­ ändert werden. Auch das Einbringen einer kleinen Menge von Stickstoff in das Silizium reduziert die Rate, mit der die thermische Oxidation der modifizierten Siliziumoberfläche fortschreitet. Dieses Phänomen ist schematisch in Fig. 1 dargestellt. In die Oberfläche des Siliziumsubstrates werden verschiedene Dosen von Stickstoff implantiert. Das Siliziumsubstrat wird mit seinen verschiedenen Dosen von implantiertem Stickstoff für verschiedene Zeitdauern einer oxidierenden Umgebung ausgesetzt. Wie in Fig. 1 zu erkennen ist, wächst auf einer nicht dotierten Siliziumfläche, die für zwei Stunden einer oxidierenden Umgebung ausgesetzt wird, eine Oxidschicht mit einer Dicke von etwa 100 Å an. Wenn im Gegensatz dazu Stickstoffionen mit einer Dosis von 5×1014/cm2 und mit einer Energie von etwa 25 keV in das Siliziumsubstrat implantiert werden, führt eine oxidierende Umgebung innerhalb von zwei Stunden zu einem Anwachsen einer Oxidschicht mit einer Dicke von nur etwa 40 Å. Es ist davon auszugehen, daß bei längeren Oxidations-Zeitperioden wesentlich stärkere Veränderungen im Hinblick auf die Rate des Oxid-Wachs­ tums erzielt werden können. Es ist besonders vorteil­ haft, daß ein Bereich von verschiedenen Dicken des Oxids gewählt werden kann, indem die Menge des in der Fläche des Siliziumsubstrates vorhandenen Stickstoffs, das oxidiert wird, unabhängig verändert wird.
Weitere Erläuterungen dieses Phänomens können in einem Artikel von Liu et al, "High Performance 0,2 µm CMOS with 25 Å Gate Oxide Grown on Nitrogen Implanted Si Substrates", Proceedings of the IEDM 1996, 499-502 (1996), nachgelesen werden, der durch Bezugnahme zum Bestandteil dieser Offenbarung gemacht werden soll. In diesem Artikel wird erläutert, daß Stickstoff, das in ein Siliziumsubstrat implantiert wird, das anschließend einer oxidierenden Umgebung ausgesetzt wird, während der Oxidation in die Oxidschicht diffundiert, wobei etwas Stickstoff auch nach einem kurzen Oxidationsvor­ gang in dem Substrat bleibt, so daß sich der größte Teil des Stickstoffs in der Nähe des Übergangs zwischen der angewachsenen Oxidschicht und dem Siliziumsubstrat angesammelt. Es ist davon auszugehen, daß auch andere implantierte Dotierungsmittel oder andere Veränderungen der chemischen Zusammensetzung des Substrates zu Ver­ änderungen der Rate des Oxidwachstums während der thermischen Oxidationsvorgänge führen, und zwar in ähnlicher Weise wie bei der in Fig. 1 gezeigten Implantation von Stickstoff. Eine Implantation von Stickstoff wird gegenwärtig bevorzugt, da diese nur einen geringen Einfluß auf die elektrischen Eigen­ schaften des Siliziumsubstrates bei Dotierungswerten ausübt, die für die praktische Realisierung der Er­ findung in Betracht kommen. Wenn sich Stickstoff, wie in dem Artikel von Liu angenommen wird, während der Oxidation in der Oxidschicht verteilt, wird Stickstoff außerdem deshalb bevorzugt, weil die das Stickstoff enthaltende Oxidschicht offensichtlich einen höheren Verbindungswert zwischen einer Gate-Elektrode und einem Substrat in einem MOS FET schafft. Weiterhin kann, wie in Fig. 1 gezeigt ist, die Dicke des Gateoxids, das in einer bestimmten Zeit während des Oxidationsvorgangs anwächst, in einem weiten Bereich verändert werden, der im allgemeinen die Dicken umfaßt, die für in ver­ schiedenen Schaltungen verwendete Gateoxide erwünscht sind, wobei die Schaltungen auf einem einzigen Chip kombiniert werden können. Andere Bedingungen für die Energie und die Dosis, die für die Stickstoff-Implan­ tation gemäß der Erfindung verwendet werden, können ebenfalls durch einfache Veränderung der in Fig. 1 gezeigten Parameter oder durch die in dem oben genannten Artikel von Liu erläuterten Verfahren be­ stimmt werden.
Eine geeignete Veränderung der Oxidationseigenschaften eines Siliziumsubstrates kann somit durch Implantation von Stickstoff in die Oberfläche eines Teils eines Siliziumplättchens mit einer Mengen erreicht werden, die ausreicht, um die Oxidationsrate um einem ge­ wünschten Betrag zu verändern. Eine Reihe von Schritten zum Maskieren und Implantierten kann dann dazu dienen, lokale Bereiche auf der Oberfläche des Silizium­ substrates zu erzeugen, die verschiedene Oxidations­ eigenschaften aufweisen. Das Substrat wird dann oxidiert, um thermisches Oxid mit verschiedenen Dicken entsprechend der lokalen Schwankungen der Oxidations­ eigenschaften des Substrates anwachsen zu lassen. Die Verarbeitung wird fortgesetzt, um an ausgewählten Bereichen mit Betriebseigenschaften, die den betreffen­ den Zwecken der MOS-Schaltungen entsprechen, diese MOS-Schaltungen zu bilden.
Verschiedene Spezialschaltungen erfordern ein enges Zusammenwirken von verschiedenen Schaltungskomponenten, die völlig unterschiedliche Betriebseigenschaften auf­ weisen. Die Kernfunktion eines Grafikprozessors und eines Grafikbeschleunigers wird z. B. durch Schaltungen wie Mikroprozessoren oder digitalen Signalprozessoren ausgeführt, die im allgemeinen in logischen MOS-Hochge­ schwindigkeitsschaltungen implementiert sind, die Hochgeschwindigkeits-FETs mit niedriger Betriebs­ spannung und dünnen Gateoxidschichten aufweisen. Grafikprozessoren erfordern im allgemeinen in erheblichem Umfang periphere Schaltungen, die, auch wenn sie für die Funktion des Grafikprozessors nicht spezifisch sind, für die Anwendung trotzdem wesentlich sind. Grafikprozessoren, Hochgeschwindigkeits-Steuer­ einheiten und Mikroprozessoren können zum Beispiel in­ tern logische Schaltungen mit hoher Geschwindigkeit und geringer Betriebsspannung verwenden, erfordern jedoch im allgemeinen robuste I/O-Schaltungen mit höherer Be­ triebsspannung, um mit anderen Schaltungen auf anderen Chips zusammenzuwirken. Aus diesem Grunde ist es wünschenswert, in einer gegebenen logischen Schaltung mindestens einen Teil des Substrates zu schaffen, der für MOS FETs bestimmt ist, die dickere Gateoxid­ schichten aufweisen und die für höhere Betriebs­ spannungen geeignet sind, um I/O-Funktionen zu er­ leichtern. Die Bereitstellung eines klaren Satzes von MOS FETs für die I/O-Schaltungen wird eindeutig der Alternative vorgezogen, wonach alle logischen Schaltun­ gen entsprechend der für die I/O-Schaltungen erforder­ lichen Design-Eigenschaften hergestellt werden. Ein solches universelles Design würde die Leistungsfähigkeit der logischen Scheidungen in uner­ wünschter Weise beeinträchtigen. Bekannte Strategien der mehrfachen Maskierungsschritte und der mehrfachen thermischen Oxidationsschritte zum Erzielen der ver­ schiedenen Betriebseigenschaften der logischen und der I/O-Schaltungen können jedoch die Leistungsfähigkeit einer oder beider Schaltungsarten beeinträchtigen. Probleme entstehen auch auf Grund der wiederholten Hochtemperatur-Verarbeitungsschritte und deshalb, weil die Erhebungen der Maskierungsschichten über die Teile des Chips hinaus den einsetzbaren Arten von Fotolitho­ graphie, die wirksam zur Herstellung dieser Elemente verwendet werden kann, Grenzen setzen.
Weitere Schwierigkeiten entstehen, wenn an solchen Hochleistungschips Sektionen mit eingebettetem Speicher gebildet werden. Für eine optimale Leistungsfähigkeit einiger Arten von Grafikprozessoren wird angestrebt, eine gewisse Menge von eingebettetem Speicher an den Chips zur Verfügung zu stellen, so daß auf den Speicher zugegriffen werden kann, ohne die I/O-Schaltungen oder einen außerhalb des Prozessors liegenden Speicher oder den Systembus in Anspruch nehmen zu müssen, insbe­ sondere wenn auf den Speicher oder den Bus andere Komponenten konkurrierenden Zugriff nehmen. Solcher auf dem Chip befindliche oder eingebettete Speicher hat den weiteren Vorteil, daß mit höheren Taktraten, die im allgemeinen intern in solchen Prozessoren verwendet werden, auf ihn Zugriff genommen werden kann. Somit ist es für eine Hochgeschwindigkeitsverarbeitung mit großen Datenmengen wie im Fall von Grafikprozessoren wünschenswert, Sektionen mit eingebettetem dynamischen wahlfreien. Zugriffsspeicher (DRAM) einzuführen, um die Leistungsfähigkeit des Gesamtsystems zu optimieren. Die Realisierung eines solchen eingebetteten DRAM an dem Chip bringt erhebliche Schwierigkeiten mit sich, die damit beginnen, daß die Schwierigkeiten bei der Auf­ rechterhaltung einer ausreichenden Tiefe des Feldes für die zur Herstellung der Komponenten des DRAM benötigten Fotolithographie-Schritte noch ausgeprägter sind. Die Kondensator-Dielektrika für solche DRAM-Kondensatoren stellen eine weitere Anforderung an den eingebetteten DRAM in einem Grafik- oder anderen Prozessorchip dar, da die Kondensator-Dielektrika häufig eine oder mehrere Schichten aus thermischem Oxid umfassen, das im allge­ meinen durch Hochtemperatur-Verarbeitungsschritte er­ zeugt wird. Es wird angestrebt, die Topographie und die Hochtemperatur-Vorgänge, die mit der Schaffung mehrerer Dicken von Gateoxiden auf einem einzigen Chip verbunden sind, zu minimieren. Dadurch können die Beein­ trächtigungen bei der Verarbeitung in den nachfolgenden Abläufen, wie z. B. die Erzeugung von Ladungsspeicher-Kon­ densatoren für eingebettete DRAMs, vermindert werden.
Weitere Gesichtspunkte der Erfindung sollen nun anhand eines besonderen Beispiels für eine Verarbeitungs­ schaltung beschrieben werden, die auf einem einzigen Chip ein eingebettetes DRAM, logische Hochgeschwindig­ keitsschaltungen und I/O-Schaltungen aufweist, die mit einer höheren Spannung arbeiten können, als die logische Schaltung. Die Fig. 2A, 2B und 2C zeigen verschiedene Sektionen eines Substrates, auf dem die Komponenten der Verarbeitungsschaltung ausgebildet werden. In der Sektion A entsteht eine logische Hochge­ schwindigkeitsschaltung, während die I/O-Schaltung in Sektion B und das eingebettete DRAM in Sektion C ausge­ bildet werden. Bei den dargestellten Ausführungsformen werden vor dem Aufwachsen der Gateoxidschichten Isolationsstrukturen 20 in Form von Oberflächenaus­ nehmungen und eine Anzahl von konventionellen Implantationen erzeugt. Die Fig. 2A bis 2C zeigen somit Isolationsbereiche 20 in Form von Oberflächenaus­ nehmungen, die durch Einätzen in das Substrat 10 und anschließendes Auffüllen der Ausnehmungen mit einem durch chemische Aufdampfung (CVD) abgelagerten Oxid gebildet werden. Weiterhin sind bei diesem Beispiel Isolierbereiche 22, 24 für die in den Sektionen A und B zu erzeugenden CMOS-Schaltungen vorgesehen. Nach ver­ schiedenen vorbereitenden Verarbeitungsschritten wird eine belagartige Oxidschicht 26 mit einer Dicke von näherungsweise 200 Å durch thermische Oxidation oder CVD aufgebracht. Diese belagartige Oxidschicht 26 schützt die aktiven Elementbereiche während der nach­ folgenden Verarbeitungs- und Implantationsschritte. Die Implantation des bevorzugten Stickstoffs und die Modifikationen der Oxidationsrate wird vorzugsweise kurz vor dem Aufwuchs der Gateoxidschicht auf dem Substrat 10 durchgeführt. Es wird besonders bevorzugt, nach der Stickstoff-Implantation und vor dem Aufwuchs des Gateoxids auf dem Substrat keinen thermischen Oxidationsschritt oder einen anderen Hochtempera­ turschritt durchzuführen, wie er normalerweise im Zu­ sammenhang mit dem Aufwuchs einer Oxidschicht auftritt. Diese Abfolge der Verarbeitungsschritte ist besonders vorteilhaft aufgrund der beobachteten Tendenz des Stickstoffs, in das auf einer mit Stickstoff implantierten Siliziumoberfläche aufgewachsende Oxid zu diffundieren. Wenn als erster thermischer Verar­ beitungsschritt der Aufwuchs der Gateoxidschicht ge­ wählt und anschließend die Stickstoff-Implantation vor­ genommen wird, ist die Wirkung auf die Oxidationsrate am größten. Ferner wird es als positiv angesehen, daß es - unter der Voraussetzung, daß die berichteten Beob­ achtungen korrekt sind - nicht erforderlich ist, die Stickstoff-Implantation zur Erzielung der günstigen langsamen Oxidation zu tempern. Dies beruht darauf, daß der Stickstoff während der ersten Stufen des Oxidationsvorgangs offenbar leicht diffundiert und primär eine Wirkung als Barriere für die Sauerstoff­ diffusion zur Oberfläche des Siliziumsubstrates ausübt. Gemäß den Fig. 3A-3C werden die Sektionen B und C des Substrates, auf dem die I/O-Schaltungen bzw. die einge­ betteten DRAM-Schaltungen zu erzeugen sind, mit einer Fotolack-Maske 28 bedeckt. Die Fotolack-Maske 28 wird in üblicher Weise so aufgebracht, daß nur die Sektion A frei liegt, in der die logische Hochgeschwindigkeits­ schaltung zu erzeugen ist. Wie in der Darstellung zu erkennen ist, ist die Oberfläche des Substrates 10 im Bereich der Sektion A nur mit einer Lage einer Oxid­ schicht 26 bedeckt, die das Substrat schützt und eine Kanalbildung von implantierten Stickstoffionen ver­ hindert. In Sektion A werden dann in die Oberfläche des Substrates Stickstoffionen mit einer Dosis von etwa 5×1014/cm2 und einer Energie von etwa 25 keV durch die Lage der Oxidschicht 26 implantiert. In Sektion B und C wird kein Stickstoff implantiert, da diese Sektionen mit der Fotolack-Maske 28 bedeckt sind. Wenn die mit Stickstoff implantierte Siliziumoberfläche in Sektion A später für zwei Stunden einer oxidierenden Umgebung ausgesetzt wird, wächst auf der Oberfläche des Substrates eine Gateoxidschicht mit einer Dicke von näherungsweise 40 Å auf. Eine so dünne Gateoxidschicht ist zur Verwendung in logischen Hochgeschwindigkeits-FETs mit Betriebsspannungen von zwischen etwa 1,8 und 2,5 V geeignet.
Der typische nächste Schritt bei der Stickstoff­ implantation besteht in dem Entfernen der in den Fig. 3A-3C gezeigten Fotolack-Maske 28 und dem Er­ setzen dieser Maske durch eine neue Maske, die den Teil der Sektion A des Substrates, der für logische Schaltungen mit geringer Spannung vorgesehen ist und die den Teil der Sektion C des Substrates bedeckt, der für die eingebetteten DRAM-Schaltungen vorgesehen ist. Die alte Fotolack-Maske 28 wird vorzugsweise mit einem Prozeß zur Aschebildung mit vergleichsweise niedriger Temperatur entfernt. Es wird besonders bevorzugt, diesen Prozeß zur Aschebildung auf der Basis von Sauer­ stoff durchzuführen, der die Oxidschicht 26, die die Oberfläche des Substrates 10 in den Sektionen A, B und C bedeckt, nicht angreift. Auf diese Weise ist es nicht erforderlich, ein thermisches Oxidationsverfahren durchzuführen, um vor der Implantation von Stick­ stoffionen eine Oxidschicht auf die Sektion B aufzu­ bringen. Nachdem die erste Stickstoffimplantationsmaske entfernt worden ist, wird eine zweite Stickstoff­ implantationsmaske 30 in Form von Fotolack mit einem üblichen Lithographieverfahren aufgebracht, um den Sektionsteil A des Substrates, der für die logische Schaltung vorgesehen ist, sowie den Sektionsteil C des Substrates, der für die eingebettete DRAM-Schaltung vorgesehen ist, zu bedecken (siehe Fig. 4A-4C). Durch die freiliegende Oxidschicht 26 werden dann Stick­ stoffionen in den Sektionsteil B des Substrates 10 ge­ mäß der Darstellung in Fig. 4B implantiert. Vorzugs­ weise ist eine durch die Oxidschicht tretende Dosis von näherungsweise 2×1014/cm2 Stickstoffionen mit einer Energie von etwa von 25 keV vorgesehen. Wenn die mit Stickstoff implantierte Siliziumfläche in Sektion B später für zwei Stunden einer oxidierenden Umgebung ausgesetzt wird, wächst eine Gateoxidschicht mit einer Dicke von näherungsweise 75 Å auf der Fläche auf. Ein Gateoxid mit dieser Schichtdicke ist für FETs in I/O-Schaltungen geeignet, die bei etwa 3,3 V arbeiten können.
Durch Auswahl einer geeigneten Stickstoffimplantations­ dosis für den Sektionsteil A des Substrates, der für die logische Schaltung vorgesehen ist, sowie für die Sektionsfläche B des Substrates, die für die I/O-Schaltung vorgesehen ist, kann eine geeignete Oxidationszeitperiode gewählt werden, so daß keine Stickstoffimplantation an der für das eingebettete DRAM vorgesehenen Sektion 10 vorgenommen werden muß. Wenn die nicht implantierte Siliziumfläche der Sektion C für zwei Stunden einer oxidierenden Umgebung ausgesetzt wird, wächst eine Oxidschicht mit einer Dicke von näherungsweise 100 Å an. Eine solche dickere Oxid­ schicht ist besonders für eingebettete DRAMs geeignet, um Leckströme durch die Transfer-FET der eingebetteten DRAM-Zellen zu reduzieren. Somit werden also bei den bevorzugten Ausführungsformen der Erfindung die Stick­ stoff-Implantationsdosierungen und die Oxidationszeit so gewählt, daß das Wachstum der Gateoxidschicht mit der größten Dicke ohne Stickstoffimplantationen erreicht werden kann, wodurch ein Maskierungsschritt und ein Implantationsschritt eingespart wird. Wenn dies nicht praktikabel ist, oder wenn ein Grund dafür be­ steht, eine Stickstoff aufweisende Gateoxidschicht für das DRAM oder eine andere Schaltung zu schaffen, die Gateoxidschichten mit vergleichsweise größerer Dicke aufweist, können in allen Sektionen des dargestellten Chips Stickstoffimplantationen vorgenommen werden. Da bei der beschriebenen Ausführungsform drei verschiedene Dicken von Gateoxidschichten erzeugt werden, ist es weiterhin natürlich möglich, zusätzliche Sektionen von Substratflächen mit unterschiedlichen Oxidationseigen­ schaften zu schaffen, so daß weitere Gateoxide mit unterschiedlichen Schichtdicken in verschiedenen Arten von auf dem Substrat ausgebildeten MOS-Schaltungen er­ zeugt werden können. Wenn außerdem andere Modifizierer der Oxidationsrate identifiziert werden, die mit MOS-Schaltungen kompatibel sind, so können diese Modifizierer selektiv implantiert oder auf andere Weise in die Oberfläche des Siliziumsubstrates eingebracht werden, und zwar entweder in Bereiche, die sich von den oben erläuterten Bereichen unterscheiden, oder im Zu­ sammenhang mit den die Oxidationsrate modifizierenden Stickstoffimplantationen.
Nachdem alle gewünschten, die Oxidationsrate modifizierenden Implantationen vorgenommen worden sind, wird die zweite Fotolack-Maske 30 entfernt und die schützende Oxidschicht 26 von allen Substrat flächen, auf denen eine Gateoxidschicht anwachsen soll, be­ seitigt. Die Maske 30 kann durch Bildung von Asche und die Oxidschicht durch Eintauchen des Substrates in eine verdünnte HF-Lösung entfernt werden. Das Substrat 10 wird dann in einen Ofen eingebracht, und die ver­ schiedenen Sektionen des Substrates werden für eine einzige Zeitperiode einer gemeinsamen oxidierenden Um­ gebung ausgesetzt, um an den verschiedenen Sektionen des Substrates Oxide mit verschiedene Dicken anwachsen zu lassen. Bei der dargestellten Ausführungsform kann das Substrat der oxidierenden Umgebung zwei Stunden lang ausgesetzt waren. Der Oxidationsvorgang bewirkt ein Wachstum einer Oxidschicht 42 mit einer Dicke von 40 Å in Sektion A, einer Oxidschicht 44 mit einer Dicke von 75 Å in Sektion B und einer Oxidschicht 46 mit einer Dicke von 100 Å in Sektion C. Es wird vorgezogen, daß kurz nach der Erzeugung der Gateoxidschichten eine Schicht aus Polysilizium 48 auf die verschiedenen Gateoxidschichten 42, 44, 46 aufgebracht wird. Zur Er­ leichterung der besonderen Verarbeitung, die für die an den verschiedenen Sektionen zu erzeugenden Schaltungen erforderlich ist, wird es vorgezogen, das Polysilizium zu diesem Zeitpunkt nicht zu dotieren. Das Polysilizium kann dann in den verschiedene Sektionen mit den entsprechenden Dotierungsniveaus dotiert werden, die für die verschiedenen Arten von Schaltungen erforderlich sind. Im allgemeinen kann Polysilizium mit einer einzigen Schichtdicke auf alle dargestellten Sektionen aufgebracht werden, um den verschiedenen Er­ fordernissen für die Polysilizium-Gate-Elektroden in den verschiedenen Schaltungen Rechnung zu tragen. Wenn dies nicht möglich ist, kann andererseits auch eine dünnere Schicht aus Polysilizium mit etwa 1000 Å aufge­ bracht werden. Eine solche dünne Polysiliziumschicht würde später vergrößert werden, um die Dicke der Poly­ silizium-Gate-Elektrode zu erreichen, die für die ver­ schiedenen Schaltungen erforderlich ist. Es kann ent­ weder eine relativ dicke oder eine relativ dünne Polysiliziumschicht 48 verwendet werden, um die Gateoxidschichten vor der weiteren Verarbeitung zu schützen. Die erzeugte Struktur, die eine Polysilizium­ schicht 48 mit einer Dicke zwischen 1.500 und 3.000 Å aufweist, ist in den Fig. 5A-5C gezeigt.
In den Fig. 6A-6C ist die verarbeitete Schaltung mit eingebettetem DRAM gezeigt, nachdem die einzelnen logischen, I/O- und DRAM-Schaltungen in den entsprechenden Sektionen des Substrates ausgebildet worden sind. Im einzelnen ist in der Sektion A eine logische Hochgeschwindigkeitsschaltung mit FETs auf einer Gateoxidschicht mit einer Dicke von 40 Å ausgebildet, während sich in der Sektion B eine I/O-Schaltung mit FETs auf einer Gateoxidschicht mit einer Dicke von 75 Å befindet und in Sektion C ein eingebettetes DRAM vorhanden ist, bei dem die Transfer-FETs auf einer Gateoxidschicht mit einer Dicke von 100 Å ausgebildet sind. In Fig. 6A ist eine logische Hochgeschwindigkeitsschaltung gezeigt, die mit Betriebsspannungen in der Größenordnung von 1,8 bis 2,5 V kompatibel ist. Bei der dargestellten Ausführungsform hat das Substrat eine Hintergrund-Dotierung vom Typ P oder zumindest eine Oberflächenschicht mit einer Hintergrund-Dotierung vom Typ P. In einer der ersten Verarbeitungsstufen wird der N-Bereich 22 gebildet, um der Erzeugung von logischen CMOS-Schaltungen oder einer Kombination von NMOS- und PMOS-Schaltungen in enger Beziehung zueinander Rechnung zu tragen. An der linken Seite der dargestellten Schaltung befindet sich ein NMOS FET mit einer Gate-Elek­ trode 50 auf einer Gateoxidschicht mit einer Dicke von näherungsweise 40 Å, die mit dem oben erläuterten selektiven Oxidationsvorgang erzeugt wird. An beiden Seiten der Gate-Elektrode 50 werden in selbstaus­ richtenden Weise Source- und Drainbereiche 52, 54 er­ zeugt. In ähnlicher Weise wird in dem N-Bereich 22 ein PMOS-Element erzeugt, das gemäß der Darstellung eine Gate-Elektrode 56 und Source- und Drainbereiche 58, 60 aufweist. Die Gate-Elektroden 50, 56 werden vorzugs­ weise zumindest zum Teil gemäß der Darstellung in Fig. 5A aus der Polysiliziumschicht 48 gebildet. Das Formen und Dotieren der Gate-Elektroden wird in allgemein be­ kannte Weise durchgeführt. Es wird allgemein ange­ strebt, logische Hochgeschwindigkeitselemente wie die in Fig. 6A gezeigten unter Verwendung von mehr­ schichtigen Gate-Elektroden zu erzeugen, die eine Schicht aus Metallsilicid auf einer unteren Schicht aus Polysilizium aufweisen. Ferner beinhaltet die in Fig. 6A gezeigte logische Schaltung im allgemeinen silicierte Source/Drain-Kontakte, um einen geringeren Kontaktwiderstand zu erzielen. Die Verwendung von silicierten Source/Drain-Kontakten ist auch bei den in Fig. 6B gezeigten I/O-Schaltungen möglich, sie würden jedoch bei der in Fig. 6C gezeigten eingebetteten DRAM-Struktur nicht verwendet werden. Es gibt einige Fälle, in denen die in Fig. 6A und Fig. 6B gezeigten Schaltungen als solche in großem Maßstab gleichzeitig erzeugt werden können. Andererseits wird es im allge­ meinen vorgezogen, die in Fig. 6C gezeigte eingebettete DRAM-Struktur in einem völlig getrennten Verfahren herzustellen.
Die in Fig. 6B gezeigte Schaltung kann eine I/O-Schaltung sein, die mit Betriebsspannungen von 3,3 V kompatibel ist und zum Beispiel aus einem oder mehreren Ausgangspuffern besteht. Die besondere, in Fig. 6B gezeigte Schaltung stellt einen Querschnitt durch einen Inverter dar, der einen Teil der Schaltung bildet. Bei typischen Konfigurationen kann ein ge­ meinsamer Source/Drain-Kontakt mit einer I/O-Fläche auf dem Chip verbunden sein, während die Gateanschlüsse der Inverter gemeinsam an einem internen Signal anliegen. Der dargestellte Inverter ist auf dem P-Substrat 10 und teilweise in dem N-Bereich 24 ausgebildet. In ähnlicher Weise wie der in Fig. 6A gezeigte N-Bereich 22 kann auch der N-Bereich 24 in einem sehr frühen Stadium der Herstellung vor der Implantation von Stickstoff in die Sektion B des Substrates gebildet werden. Der Inverter besteht aus NMOS FET mit einer Gate-Elektrode 70 und Source/Drainbereichen 72 und 74. Der PMOS FET-Teil des Inverters wird aus dem N-Bereich 24 gebildet und umfaßt eine Gate-Elektrode 76 und Source- und Drainbereiche 78, 80. Der Inverter umfaßt im allgemeinen silicierte Gate-Elektroden 70, 76, die teilweise aus der Poly­ siliziumschicht 48 (Fig. 5B) gebildet werden und silicierte Source/Drain-Bereiche 72, 74, 78 und 80 um­ fassen. Die wesentlichen Unterschiede zwischen der logischen Schaltung gemäß Fig. 6A und der I/O-Schaltung gemäß Fig. 6B (im Bereich eines Gate) bestehen darin, daß die I/O-Schaltung gemäß Fig. 6B sowohl für die NMOS-, als auch die PMOS-Elemente eine dickere Gateoxidschicht 44 mit einer Dicke von zum Bei­ spiel näherungsweise 75 Å enthält. Es können weitere Unterschiede bestehen, die die Abmessungen des Gate und die relativen Dotierungsniveaus in der für die verschiedenen Funktionen und die unterschiedlichen Be­ triebsspannungen der zwei Schaltungen geeigneten Weise betreffen. In der Darstellung der logischen Schaltung gemäß Fig. 6A und der I/O-Schaltung gemäß Fig. 6B sind selbstverständlich keine Verbindungsschaltungen und Verdrahtungen gezeigt.
Fig. 6C zeigt Teile von zwei Speicherzellen in einer Schaltung für eingebettete DRAM. Wie bereits kurz er­ läutert wurde, ist es üblich, die logische Schaltung gemäß Fig. 6A und die I/O-Schaltung gemäß Fig. 6B in einem Verfahrensgang herzustellen, der unabhängig ist von dem zur Herstellung der DRAM-Schaltung gemäß Fig. 6C verwendeten Verfahrensgang. Es ist zum Beispiel mög­ lich, zunächst die logische Schaltung gemäß Fig. 6A und die I/O-Schaltung gemäß Fig. 6B herzustellen, be­ vor die DRAM-Schaltung gemäß Fig. 6C erzeugt wird. Die Herstellung der in Fig. 6C gezeigten DRAM-Schaltung beginnt mit einer freien Polysiliziumschicht 48, wie sie in Fig. 5C gezeigt ist, die die in der Sektion C vorhandene dickere Gateoxidschicht 46 bedeckt. Die Polysiliziumschicht wird vorzugsweise durch Implantation und Tempern N-dotiert und anschließend zu Gate-Elektroden 90, 92 der zwei Transfer-FETs für die zwei dargestellten eingebetteten DRAM-Zellen geformt. Die zwei Transfer-FETs, die auf einer Gateoxidschicht 46 mit einer Dicke von näherungsweise 100 Å gebildet sind, haben Source/Drainbereiche 94, 96 und 98, die durch Ionenimplantation von N-Dotierungsmitteln selbst­ ausrichtend zu den Gate-Elektroden 90, 92 und den isolierenden Bereichen 20 mit Oberflächenausnehmungen entstehen. Bei der dargestellten Konfiguration haben die zwei Transfer-FETs einen gemeinsamen Sourcebereich 96 und sind über ihre entsprechenden Drainbereiche 94 und 98 mit den unteren Elektroden von Ladungsspeicher­ kondensatoren verbunden. Mit dem gemeinsamen Sourcebereich 96 ist ein Bit-Leitungskontakt und eine Verbindungsstrecke 100 verbunden. Über dem Transfer-FET und den Isolationsbereichen des Elementes ist eine relativ dicke dielektrische Zwischenschicht vorgesehen, um die Verwendung einer planarisierten COB-Struktur (capacitor over bit line) zu erleichtern.
In Verbindung mit den Drainbereichen 94, 98 jedes Transfer-FETs sind Ladungsspeicherkondensatoren vorge­ sehen. Die Ladungsspeicherkondensatoren können aus unteren planarisierten Polysilizium-Elektroden 102, 104 bestehen, die in Kontakt mit den entsprechenden Drain­ bereichen 94, 98 stehen. Auf den zwei unteren Konden­ sator-Elektroden 102, 104 befindet sich eine dielektrische Kondensatorschicht 106. Üblicherweise kann diese dielektrische Kondensatorschicht 106 aus drei dielektrischen Schichten, nämlich Oxid/Nitrid/Oxid bestehen, die als "ONO" bekannt ist, bei bestimmten bevorzugten Ausführungsform der Erfindung wird jedoch eine dielektrische ONO-Schicht nicht verwendet. Dies beruht darauf, daß die Ausbildung von ONO zumindest einen Hochtemperatur-Oxidationsvorgang erfordert. Es ist deshalb günstiger, wenn die dielektrische Kondens­ atorschicht 106 aus einem Material mit großer dielektrischer Konstante wie Tantalpentoxid ist, die mit einem CVD-Verfahren bei niedriger Temperatur oder mit einem Metall-organischen CVD-Verfahren (MOCVD) ge­ bildet werden kann. Diese Stoffe mit großer dielektrische Konstante werden bevorzugt, weil sie die Herstellung von Ladungsspeicherkondensatoren mit hoher Kapazität mit relativ einfachen Kondensatorstrukturen erleichtern und außerdem bei im Vergleich zu ONO geringeren Temperaturen hergestellt werden können. Aus diesem Grund sind solche Stoffe mit hoher dielektrischer Konstante für die Bewahrung der Qualität des Gateoxids, die ein wesentlicher Punkt der Erfindung ist, besonders vorteilhaft. Anschließend wird auf die dielektrische Kondensatorschicht 106 gemäß der Dar­ stellung in Fig. 6C eine obere Kondensatorelektrode 108 aus dotiertem Polysilizium aufgebracht. Innerhalb der DRAM-Schaltung und der anderen Schaltungen des Chips werden verschiedene Verbindungen geschaffen.
Auch wenn die Erfindung anhand von bestimmten bevor­ zugten Ausführungsformen beschrieben wurde, ist es für einen Fachmann klar, daß verschiedene Modifikationen und Änderungen der beschriebenen Verfahren und Strukturen vorgenommen werden können, ohne den Umfang der Erfindung zu verlassen. Die erfindungsgemäßen Ver­ fahren können zum Beispiel auch auf andere Schaltungen einschließlich Schaltungen für gemischte Betriebsarten angewendet werden, die auf einem einzigen Chip digitale und analoge Schaltkreise oder andere Kombinationen von digitalen Schaltungen enthalten. Die Erfindung ist somit nicht auf eine der hier beschriebenen Aus­ führungsformen beschränkt. Der Umfang der Erfindung wird vielmehr durch die nachfolgenden Ansprüche be­ stimmt.

Claims (9)

1. Verfahren zur Herstellung einer integrierten Schaltungseinrichtung mit folgenden Schritten:
Bereitstellen eines Halbleitersubstrates mit einer Oberfläche, das einen ersten Bereich, auf dem eine Mehrzahl von ersten MOS-Einrichtungen auszubilden ist, und einen zweiten Bereich aufweist, auf dem eine Mehrzahl von zweiten MOS-Einrichtungen aus zu­ bilden ist; Erzeugen einer ersten Konzentration eines ersten Dotierungsmittels in dem Halbleiter­ substrat an der Oberfläche des ersten Bereiches; Erzeugen einer zweiten Konzentration eines zweiten Dotierungsmittels in dem Halbleitersubstrat an der Oberfläche des zweiten Bereiches; Oxidieren der Oberfläche des Halbleitersubstrates, um durch einen einzigen oxidierenden Vorgang in dem ersten Bereich des Halbleitersubstrates ein Oxid mit einer ersten Dicke und in dem zweiten Bereich ein Oxid mit einer zweiten abweichenden Dicke anwachsen zu lassen; Ausbilden von ersten MOS-Einrichtungen in dem ersten Bereich des Halbleitersubstrates, der das Oxid mit der ersten Dicke aufweist und von zweiten MOS-Einrichtungen in dem zweiten Bereich, der das Oxid mit der zweiten Dicke aufweist.
2. Verfahren nach Anspruch 1, bei dem die erste Kon­ zentration des ersten Dotierungsmittels dazu führt, daß das Oxid an dem ersten Bereich mit einer geringeren Rate anwächst, als das Oxid an dem zweiten Bereich, der die zweite Konzentration des zweiten Dotierungsmittels aufweist.
3. Verfahren nach Anspruch 2, bei dem die ersten und zweiten Dotierungsmittel Stickstoff sind und die erste Konzentration größer ist, als die zweite Konzentration.
4. Verfahren nach Anspruch 1, bei dem die Schritte des Ausbildens der ersten und zweiten MOS-Einrichtungen eine Ablagerung einer Schicht aus Polysilizium auf dem ersten Bereich und dem zweiten Bereich umfaßt, so daß die Schicht aus Polysilizium von der Ober­ fläche des ersten Bereichs durch die erste Dicke des Oxids und die Schicht aus Polysilizium von der Oberfläche des zweiten Bereiches durch die zweite Dicke des Oxid getrennt ist.
5. Verfahren nach Anspruch 4, bei dem die ersten MOS-Einrichtungen als logische Schaltungen konfiguriert sind und eine Betriebsspannung von weniger als 3,3 V aufweisen.
6. Verfahren nach Anspruch 4, bei dem die ersten MOS-Einrichtungen Betriebsspannungen aufweisen, die geringer sind, als diejenigen der zweiten MOS-Ein­ richtungen, und bei dem die zweiten MOS-Einrichtun­ gen eine I/O-Schaltung aufweisen.
7. Verfahren nach Anspruch 4, bei dem die I/O-Schaltung einen Inverter aufweist.
8. Verfahren zur Herstellung einer integrierten Schaltungseinrichtung mit folgenden Schritten:
Bereitstellen eines Substrates mit einem ersten Bereich, in dem erste MOS-Einrichtungen mit einer ersten Dicke des Gateoxids ausgebildet werden, und mit einem zweiten Bereich, in dem zweite MOS-Elemente ausgebildet werden; Einstellen der Zusammensetzung des Substrates innerhalb des ersten und/oder zweiten Bereiches in der Weise, daß der erste Bereich und der zweite Bereich in einer oxidierenden Umgebung unterschiedliche Oxid-Auf­ wuchseigenschaften aufweisen; Einbringen des Substrates in eine oxidierende Umgebung, so daß in dem ersten Bereich eine erste Oxidschicht mit einer ersten Dicke und in dem zweiten Bereich eine zweite Oxidschicht mit einer zweiten Dicke anwächst, wenn der erste Bereich und der zweite Bereich der oxidierenden Umgebung ausgesetzt wird; Ausbilden von ersten MOS-Einrichtungen in dem ersten Bereich des Substrates und von zweiten MOS-Einrichtungen in dem zweiten Bereich des Substrates.
9. Verfahren nach Anspruch 8 mit folgenden Schritten:
Bereitstellen eines dritten Bereiches auf dem Substrat, in dem auf MOS basierende Speichereinrichtungen auszubilden sind, die dritte MOS-Einrichtungen mit einer dritten Dicke des Oxids aufweisen; Einstellen der Zusammensetzung des Substrates innerhalb des dritten Bereiches in der Weise, daß der dritte Bereich eine Oxid-Aufwuchs­ eigenschaft aufweist, die sich von den Aufwuchs­ eigenschaften der Oxide in dem ersten und dem zweiten Bereich unterscheidet; Einbringen des Substrates in eine oxidierenden Umgebung, so daß eine dritte Oxidschicht mit einer dritten Dicke in dem dritten Bereich anwächst, wenn der dritte Be­ reich der oxidierenden Umgebung ausgesetzt wird; und Erzeugen von dritten MOS-Einrichtungen auf der dritten Oxidschicht, wobei die dritten MOS-Ein­ richtungen eine Gate-Elektrode an der dritten Oxidschicht, erste und zweite Source/Drain-Bereiche an beiden Seiten der Gate-Elektrode und eine mit dem ersten Source/Drain-Bereich verbundene Ladungs­ speicherfläche aufweisen.
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