JPH1168052A

JPH1168052A - 集積回路の製造方法

Info

Publication number: JPH1168052A
Application number: JP9215218A
Authority: JP
Inventors: Shih-Wei Sun; 世偉孫; Mokin Sai; 孟錦蔡
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1997-07-28
Filing date: 1997-08-08
Publication date: 1999-03-09

Abstract

(57)【要約】（修正有）【課題】基板面に厚みが異なるゲート酸化物を組み込
んだ集積回路デブァイスの製造法を提供する。【解決手段】ゲート酸化物の厚みにおける所望の相違
に対応するパターンで、チップの面に窒素を選択的にイ
ンプラントすることにより、シングルの酸化処理におい
て、シングルのチップに厚みを異にするゲート酸化物が
形成できる。シリコン基板に窒素をインプラントするこ
とにより、該面に酸化物が成長するレートを減ずる。か
くして、該基板の面に異なる量で窒素をインプラントす
ることにより、厚くなった、または、薄くなった酸化物
層を設けることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板面に厚みが異
なるゲート酸化物を組み込んだ集積回路デヴァイスの製
造に関するものである。

【０００２】

【発明が解決しようとする課題】電界効果型トランジス
タ（ＦＥＴ）類は、集積回路において最も広く使用され
ているデヴァイスの一つであり、この理由は、ＦＥＴ回
路を広範囲の機能が達成できるように作ることができ、
さらにＦＥＴ回路は、高度の再現性と予測特性をもって
作ることができるからである。ＦＥＴデヴァイスの他の
利点は、極めて小さく作ることができ、互いに密接状態
でパックできることである。代表的なＦＥＴは、チャネ
ル領域と、ゲート酸化層によりチャネル領域から分離さ
れた電導性ゲート電極とのいずれかのサイドにおける基
板上に互いに離れて位置したソース電極とドレイン電極
とからなるものである。ＦＥＴは、第１導電率タイプの
バックグラウンドドーピングを有するシリコンまたは他
の半導体基板の面に形成される。ゲート酸化物の層は、
予測可能な厚さと予測可能な低レベルの固定チャージを
有する均一で、濃密な酸化物層にするために、一般的に
は熱酸化により基板の面に付与される。つぎに、ポリシ
リコン層をデポジットし、パターニングすることでゲー
ト電極が形成され、これは、デポジションの間に原位置
におけるドーピングにより、または、デポジション後に
おける拡散またはイオンインプランテーションにより電
導性になる。多くの場合、ゲート電極の抵抗性を低める
ために、金属または金属珪素化合物のような電導性マテ
リアルの層をポリシリコン層の上に形成する。ソース電
極とドレイン電極は、第２導電率タイプの不純物のイオ
ンインプランテーションにより基板に形成されるもの
で、ゲート電極は、マスクとして機能し、その結果、ソ
ース領域、ドレイン領域およびチャネル領域は、ゲート
電極に対しセルフアライメントする。

【０００３】ＦＥＴ動作特性は、ゲート酸化物層の厚さ
を含むＦＥＴストラクチャーの多数の異なるアスペクツ
により定まる。ＦＥＴの動作電圧における上限は、ゲー
ト酸化物層が誘電破壊を受ける電圧で主として決まり、
これは、ゲート酸化物層の厚みで主に決定されるという
ことになる。種々の用途に使用されているＦＥＴは種々
の動作電圧で動作するようにされているから、実用のＦ
ＥＴにおいては、ゲート酸化層の厚みを種々変えて異な
る動作電圧に適合できるようになっている。ＦＥＴは、
また、異なる種々の厚みのゲート酸化物を有していて、
高速動作（より薄いゲート酸化物）または低いリーケー
ジ（より厚いゲート酸化物）が容易になるようになって
いる。かくして、メモリーデヴァイスにおけるＦＥＴ
は、ゲート酸化物の厚みを一定にしているが、高速、低
電圧論理回路におけるＦＥＴは、第２の極めて薄いゲー
ト酸化物層を有する。殆どの場合、メモリー回路及び論
理回路は、分離されたチップに単離されている。メモリ
ー回路と論理回路とを別のチップに形成するとき、ゲー
ト酸化物層の好ましい厚みは、製造時において異なるグ
ローバル熱酸化処理し、ゲート酸化物層を異なる厚みの
ものに成長させて達成される。ゲート酸化物の厚みを異
にすることは、異なる基板を時間を変えて酸化雰囲気中
にさらすことで簡単に行える。

【０００４】最近では、チップデザインがどんどんと提
案され、これらは、異なる動作電圧を得るために、また
は、他の動作特性に変化をもたせるために、ゲート酸化
物層の厚みを異にしているＦＥＴを使用するシングルチ
ップに回路を組み入れるものである。例えば、薄いゲー
ト酸化物層をもつＦＥＴを使用する論理回路を含むもの
及び厚いゲート酸化物層をもつＦＥＴを使用するメモリ
ー回路を含むもののチップデザインが提案されている。
これらのデザインを好結果が得られるように実施するに
は、同一のチップ上におけるゲート酸化物層の厚さが種
々異なっているＦＥＴを形成する必要がある。このこと
は、チップの部分部分をマスキングし、該チップの別々
の部分ごとに別々の熱酸化処理を行うことで達成され
る。マルチプルのマスキング工程とマルチプルの熱酸化
工程を実施することは全くもって複雑なことであること
が理解される。ゲート酸化物層のインテグリティを保つ
ために、ゲート酸化物層をポリシリコン層で被覆してお
く必要があり、該ポリシリコン層は、後続の処理工程が
行われる前に該領域におけるＦＥＴのゲート電極内へ形
成されるものである。かくして、チップデザイがマルチ
プルで異なるゲート酸化物層の厚さをもつＦＥＴを要求
するならば、第１の厚みのゲート酸化物を組み入れたＦ
ＥＴを形成すべきチップの該当部分のみをさらす態様で
該チップをマスクする必要がある。ついで、該チップの
露出部分を熱酸化し、ポリシコンを該チップ上にデポジ
ットする。ついで、ゲート酸化物が厚さを異にして成長
するチップの他の部分にあわたり、前記ポリシリコン層
を除去しなければならない。このプロセスを、該チップ
に形成すべき厚みを異にするゲート酸化物ごとに繰り返
して行う。

【０００５】

【課題を解決するための手段】しかしながら、マルチプ
ルのマスキング工程とマルチプルの熱酸化工程のこの策
略は、欠点を有している。異なる厚みのゲート酸化物を
もつＦＥＴを形成するために使用されるプロセスフロー
は、よりコンベンショナルで、厚みが均一のゲート酸化
物ＦＥＴ製造プロセスよりも遥かに複雑で、時間を浪費
し、製造資源が要求される。このようなプロセスは、基
板とゲート電極ポリシリコンとにおける部分をマルチプ
ルのエッチング工程とマルチプルのフォトレジストマス
クにさらすことになり、これらによって後続の処理工程
に悪影響を与えてしまう。この方策には、マルチプルの
熱酸化工程が必要であり、これによってゲート酸化物層
のいくつかのものは、マルチプルの高温度処理工程を受
け、これによりゲート酸化物層の信頼性が損なわれ、ゲ
ート酸化物層をもつＦＥＴの信頼性を損ねる結果にな
る。

【０００６】したがって、シングルチップの上に厚さを
異にする複数のゲート酸化物層を形成する改良された方
法の提供が望まれている。

【０００７】本発明の好ましい実施例によれば、集積回
路が基板に形成されており、この基板は、第１のＭＯＳ
デヴァイスが形成される第１の領域と、第２のＭＯＳデ
ヴァイスが形成される第２の領域とを有している。第１
の濃度のドーパントを半導体基板における第２の領域の
面に付与する。第２の濃度の第２のドーパントを半導体
基板における第２の領域の面に付与する。該半導体また
は基板の面を酸化して、シングルの酸化処理により、第
１の厚さの酸化物を半導体基板の第１の領域に成長さ
せ、第２の厚さが異なる酸化物を第２の領域に成長させ
る。第１のＭＯＳデヴァイスが第１の厚さの酸化物を組
み込んだ半導体基板の第１の領域に形成され、第２のＭ
ＯＳデヴァイスが第２の厚さの酸化物を組み込んだ半導
体基板の第２の領域に形成される。

【０００８】発明の別の好ましい実施例によれば、集積
回路が、ゲート酸化物の第１の厚みをもつ第１のＭＯＳ
デヴァイスが形成される第１の領域と、第２のＭＯＳデ
ヴァイスが形成される第２の領域とをもつ基板に形成さ
れている。この基板の組成は、第１の領域と第２の領域
の少なくとも一方内で第１の領域と第２の領域とが酸化
雰囲気における酸化成長特性を異にするように調節され
ている。前記基板を酸化雰囲気におき、これによって、
第１の領域と第２の領域とを酸化雰囲気にさらすことで
第１の厚みの第１の酸化物層が第１の領域において成長
し、第２の厚みの第２の酸化物層が第２の領域で成長す
る。第１のＭＯＳデヴァイスは、基板の第１の領域に形
成され、第２のＭＯＳデヴァイスは、基板の第２の領域
に形成される。

【０００９】

【発明の実施の形態】本発明の特に好ましい実施例は、
シングルのチップにゲート酸化物が異なる厚さをもつＦ
ＥＴを組み入れた高速プロセッシング回路、埋設回路、
混合されたモード回路及びその他の回路の形成を容易に
するものである。シリコン基板の選択された部分の酸化
特性が変えられ、その結果、前記基板の別々の部分が所
定の時間の間、酸化雰囲気にさらされると、異なる厚さ
の酸化物が該基板の別々の部分に成長する。このような
態様の処理により、該基板を唯１回の高温酸化工程にさ
らしながら、特定のコンプレックス回路を形成したい要
望に応じて、前記基板の異なる部分部分に形成すべきゲ
ート酸化物層の厚みを異にするようにしたＭＯＳ回路に
することができる。前記ゲート酸化物層それぞれが製造
工程中、高温度にさらされる回数のトータルを最低にす
ることで、完成されたデヴァイスにおけるゲート酸化物
層の品質を改善する。さらに、そのような複雑な回路を
形成するプロセスは、複数のゲート酸化物層を形成する
ために単一の熱酸化プロセスのみを行うことにより、単
純化され、短縮される。

【００１０】シリコン基板の酸化特性は、例えば、シリ
コン基板の表面における化学組成を変えることで変える
ことができる。少量の窒素をシリコン内へ組み入れるこ
とで、モディファイされたシリコン表面における熱酸化
進行レートを減少できる。この現象を図１に略図的に示
す。窒素の付与量を別々に変えてシリコン基板の表面に
インプラントし、異なる付与量で窒素をシリコン基板の
表面にインプラントし、投与量を異にしてインプラント
された窒素をもつシリコン基板を時間を種々変えて酸化
雰囲気にさらす。図１から分かるように、２時間にわた
り酸化雰囲気にさらされたドープされていないシリコン
表面には、約１００Åの厚みまで酸化物層が成長する。
これに対し、窒素イオンを５×１０¹⁴／cm² の量を約２
５ＫｅＶのエネルギーでシリコン基板にインプラントす
ると、酸化雰囲気に２時間にわたりさらすことで、厚み
が約４０Åのみの酸化物層が成長する。酸化物成長のレ
ートにおけるさらに劇的な変化が酸化時間をより長くす
ることで達成されることが期待される。当業者にとって
は、酸化物の異なる厚さの範囲を酸化されるシリコン基
板の面における窒素の量を個々に変えることにより選択
できることが直ちに認識される。

【００１１】この現象のさらなるディスカッションをLi
u 他によるプロシーディングス・オブ・ジ・アイイーデ
ィーエム１９９６４９９〜５０２（１９９６）”窒素
をインプラントしたＳｉ基板において成長した２５Åの
ゲート酸化物をもつハイパフォーマンスの０．２μmCMO
S”の文献にみることができ、この文献をここに参考と
して組み込む。この文献において論議されているよう
に、後処理で酸化雰囲気にさらされるシリコン基板にイ
ンプラントされた窒素は、酸化処理の間、酸化物層内に
拡散され、短時間の酸化処理の後ですら該基板内に窒素
は、殆ど残らず、その結果、殆どの窒素は、成長した酸
化物層とシリコン基板との間のインターフェース近辺に
蓄積されると思われる。他のインプラントされたドーパ
ンツまたは該基板の化学組成における他の代替物もまた
窒素インプランテーションについて図１に示したと同様
に熱酸化における酸化物成長レートを変動させるものと
期待される。本発明を実施するに当たり、現在考えられ
ているドーピングレベルにおいては、窒素インプランテ
ーションは、シリコン基板の電気特性に殆ど影響しない
ことから、窒素インプランテーションが現時点では好ま
しいものである。Liu の文献に示唆されているように、
窒素は、酸化の間、酸化物層内へ隔居し、窒素を組み入
れた酸化物層は、ＭＯＳＦＥＴにおいてゲート電極と
基板とをより高いレベルでカップリングするものと期待
される点から、窒素は、さらに好ましいものである。さ
らに、図１に示すように、酸化処理に一定の時間にわた
りさらされて成長したゲート酸化物の厚みを、シングル
チップ上に一緒に組み合わせることができる種々の回路
に使用するゲート酸化物に望ましい厚みを概ね包含する
広い範囲にわたり変えることができる。本発明による窒
素インプランテーションに使用のエネルギーとドーセー
ジ（適用量）についての他の条件もまた図１に示すパラ
メーターを単純に変えたり、上記したLiu 文献で論じら
れている方法により決定できる。

【００１２】かくして、シリコンウエファーの一部の面
に所望のように酸化レートを変えるに十分な量の窒素を
インプラントすることにより、シリコン基板の酸化特性
を適切に変えることができる。ついで、シリーズのマス
キングとインプランテーション工程を行って、酸化特性
を異にするシリコン基板の面に局部領域を形成すること
ができる。ついで該基板を酸化して、該基板の酸化特性
の局部的に変化に応じて変動する厚みの熱酸化物を成長
させる。これらの処理を継続して選ばれた領域にＭＯＳ
回路を形成するもので、該領域は、ＭＯＳ回路の特定の
目的に関連した動作特性を有する。

【００１３】種々の特殊の回路には、動作特性を基本的
に相違する異なる回路コンポーネンツが密接に協力し合
うことが要求される。例えば、グラフィック・プロセッ
サーとグラフィック・アクセレーターの核となる機能
は、マイクロプロセッサーまたはデジタル・シグナル・
プロセッサーによって遂行されるもので、これらプロセ
ッサーは、低い動作電圧と薄いゲート酸化物層をもつハ
イスピードＦＥＴを用いるハイスピードＭＯＳ論理回路
内に設けられている。一般的には、グラフィック・プロ
セッサーには、有意義の周辺回路構成を必要とし、これ
は、グラフィック・プロセッサーの機能に対し特定のも
のではないにも拘らず、その使用に不可欠なものであ
る。例えば、グラフィック・プロセッサー、ハイスピー
ドマイクロプコントローラー及びマイクロプロセッサー
は、本質的には、ハイスピードと低動作電圧論理回路を
使用することができるが、一般的には、他のチップにお
ける他の回路とインターフェースするために、さらにが
っしりとして、より高い動作電圧Ｉ／Ｏ回路を使用しな
ければならない。かくして、ゲート酸化物がより厚く、
Ｉ／Ｏ機能を果たしやすくするための高動作電圧に適し
ているＭＯＳＦＥＴに貢献する基板の少なくとも一部
を所定の回路に設けることが望ましい。Ｉ／Ｏ回路構成
のために複数のＭＯＳＦＥＴを明確に設けることは、
Ｉ／Ｏ回路構成に必要なデザイン特性による論理回路す
べてを別の方法で作ることよりも遥かに好ましいことで
ある。そのような一般的なデザインは、望ましくない態
様で論理回路のパフォーマンスを損ねる。高温処理工程
の反復と、チップ・プレイスの部分を越えるマスキング
層の高さが前記のようなデヴァイスの製造に有効に使用
できるフォトリソグラフィーの形式を制限してしまう理
由とにより問題が生じる。

【００１４】前記のようなハイパフォーマンスのチップ
に埋設メモリー部分を形成するときも別の問題が生じ
る。グラフィック・プロセッサーの内の幾つかのものの
構成を最適に機能させるためには、該チップに多数の埋
込メモリー設け、この結果、特にメモリー又はバスリソ
ースズに対する競合があれば、Ｉ／Ｏ回路構成又は前記
プロセッサーの外部のメモリー又はシステムバスを通す
ことなしに前記メモリーにアクセスできる。このような
オンチップまたは埋込メモリーは、前記のようなプロセ
ッサーにおいて内部的に一般に使用されている、より早
いクロックレイトでアクセスできる利点をさらに有して
いる。かくして、グラフィイクプロセッサーで行われて
いるような大量のデータを高速処理するために、システ
ム全体のパフォーマンスを最も効果的にするために、埋
込ダイナミック・ランダム・アクセス・メモリー（ＤＲ
ＡＭ）の部分を組み込むことが望ましい。前記チップに
前記のような埋込ＤＲＡＭを設けるには、ＤＲＡＭのコ
ンポーネンツを製造するのに使用されるフォトリソグラ
フィー工程のために十分な深さのフィールドを維持する
明白な困難性を始めとする多大の困難さがある。このよ
うなＤＲＡＭコンデンサーに対するコンデンサー誘電体
により、グラフィックスまたは他のタイプの処理チップ
に埋込ＤＲＡＭを設けようとしており、これは、コンデ
ンサー誘電体がしばしば熱酸化物の一層または複数層を
含み、これら層が高温度処理工程において形成されるの
が通常であることによる。シングルのチップに種々の厚
さのゲート酸化物を付与することに関連するトポグラフ
ィプロセスと高温度プロセスをなくすようにすることが
要望されている。このようにすることで、埋込ＤＲＡＭ
のために電荷蓄積コンデンサーを形成するような後続プ
ロセスのための処理限界を改善できる。

【００１５】本発明の別のアスペクツを埋込ＤＲＡＭ、
高速論理回路及び該論理回路よりも高い電圧で動作でき
るＩ／Ｏ回路構成を有する処理回路の特定の実施例を参
照しながら記載する。図２、３及び４は、処理回路のコ
ンポーネンツが形成される、一つの基板の別々のセクシ
ョンを示す。高速論理回路構成がセクションＡに、Ｉ／
Ｏ回路構成がセクションＢに、そして、埋込ＤＲＡＭが
セクションＣに形成される。図示の実施例においては、
浅い溝の単離領域２０と、数多くのコンベンショナルの
インプランテーション部分とがゲート酸化物層の成長前
に形成される。かくして、図２〜４は、基板１０に溝エ
ッチングし、ついで、化学蒸着（ＣＶＤ）酸化物を用い
て前記溝を埋め直す。さらに、この実施例においてのセ
クションＡ，Ｂに形成されるＣＭＯＳ回路構成のため
に、単離穴２２，２４が設けられる。種々の予備処理工
程の後、厚みが約２００Åのパッド状酸化物層２６を熱
酸化又はＣＶＤにより設ける。このパッド状酸化物層２
６は、後続の処理工程とインプランテーション工程の
間、前記アクティブデヴァイス領域を保護する。好まし
い窒素酸化率モディファイヤーを基板１０上にゲート酸
化物層が成長する前にインプラントすることが最も好ま
しい。酸化物層成長に通常伴われる熱酸化工程又は他の
高温処理工程を窒素インプランテーションの後と基板１
０上におけるゲート酸化物層の成長前とにおいて一切行
わないことが最も好ましい。この処理工程のシーケンス
は、窒素がインプラントされたシリコン面に成長する酸
化物内へ窒素が拡散する傾向にあることが観察される点
で好ましい。さらに、報告された観察が正しいと仮定す
れば、酸化を遅くする利点を達成するために窒素インプ
ランテーションを焼鈍する必要はないことがさらに理解
される。これは、酸化プロセスの初期の段階において、
窒素は、簡単に拡散し、シリコン基板の面に拡散する酸
素に対するバリアとしての主な効果をもつものと思われ
ることによる。

【００１６】さて図５〜７を参照すると、Ｉ／Ｏ回路構
成と埋込ＤＲＡＭ回路構成とがそれぞれ形成される基板
のセクションＢ，Ｃは、フォトレジストマスク２８でカ
バーされる。このフォトレジストマスク２８は、コンベ
ンショナルの方法で形成されて、高速論理回路構成が形
成されるセクションＡのみを露出させる。図示のよう
に、セクションＡにおける基板１０の面は、基板を保護
し、インプラントされた窒素イオンのチャンネリングを
防ぐパッド状酸化物層２６によってのみカバーされてい
る。ついで、パッド状酸化物層２６を介して約２５KeV
でドーセージが約５×１０¹⁴／cm² になるまでセクショ
ンＡにおける基板の面内に窒素イオンがインプラントさ
れる。セクションＢとセクションＣとには、窒素は、一
切インプラントされないもので、これは、これらのセク
ションがフォトレジストマスク２８でカバーされている
からである。セクションＡの窒素インプラントされたシ
リコン面は、後で２時間にわたり酸化雰囲気にさらさ
れ、約４０Åのゲート酸化物層が該基板の面の上に成長
する。このような薄いゲート酸化物層は、約１．８〜
２．５Ｖの間の動作電圧をもつ高速論理ＦＥＴにおける
使用が適している。

【００１７】一般的には、窒素インプランテーションの
次の段階は、図５〜７に示された存在するフォトレジス
トマスク２８を剥離し、該マスクを新しいマスクに代
え、このマスクで低電圧論理回路構成のために意図され
ている基板のセクションＡ部分と、埋込ＤＲＡＭ回路構
成のために意図されている基板のセクションＣ部分とを
カバーすることにより行われる。古いフォトレジストマ
スク２８を比較的低い温度の灰化処理で剥離することが
好ましい。最も好ましくは、灰化処理は、酸素ベースで
あり、これは、セクションＡ，Ｂ，Ｃにおける基板１０
の面をカバーするパッド状酸化物層２６をアタックしな
い。この手段においては、窒素イオンをインプラントす
る前に、セクションＢの上にパッド状酸化物層を熱酸化
処理で設ける必要がない。第１の窒素インプランテーシ
ョン・マスクを取り除いた後、図８〜１０に示すよう
に、第２の窒素インプランテーション・マスク３０をコ
ンベンショナルのリソグラフィーによりフォトレジスト
内に設けて、論理回路構成に貢献する基板のセクション
Ａ部分と、埋込ＤＲＡＭ回路構成に貢献する基板のセク
Ｃ部分とをカバーする。ついで窒素イオンを露出したパ
ッド状酸化物層２６を介して図４Ｂに示す基板１０のセ
クションＢ部分へインプラントする。窒素イオンを約２
×１０¹⁴／cm² の量で約２５KeV のエネルギーをもって
パッド状酸化物層を介して付与することが好ましい。セ
クションＢの窒素インプラントされたシリコン面が後で
２時間にわたる酸化雰囲気にさらされると、厚みが約７
５Åのゲート酸化物層が該面に成長する。ゲート酸化物
のこの厚みは、約３．３Ｖで動作可能なＩ／Ｏ回路構成
におけるＦＥＴに適切なものである。

【００１８】論理回路構成に振り当てる基板のセクショ
ンＡ部分と、Ｉ／Ｏ回路構成に振り当てる基板のセクシ
ョンＢ部分とに対する窒素インプランテーション注入量
を適切に選択することにより、適切な酸化時間域を選択
することができ、この結果埋込ＤＲＡＭセクションＣへ
には窒素インプランテーションを付与する必要がない。
セクションＣのインプラントされていないシリコン面を
２時間にわたり酸化雰囲気にさらすことにより、厚みが
約１００Åの酸化物層を成長させる。このようなより厚
い酸化物層は、埋込ＤＲＡＭにおける埋込ＤＲＡＭセル
のトランスファーＦＥＴを介してのリークを減らす点で
好ましい。かくして、本発明の好ましい実施例において
は、窒素注入量と酸化時間とが選択されて、窒素をイン
プラントすることなしに最大厚みのゲート酸化物層の成
長が達成可能になり、これによって、マスキング工程と
インプランテーション工程とを行わずにすむ。これが非
実用的であるか、または、なんらかの理由により、比較
的厚いゲート酸化物層を有するＤＲＡＭ又は他の回路構
成のために窒素を組み入れたゲート酸化物層を設ける場
合、窒素を図示のチップの全てのセクションへ注入して
もよい。さらに、記述した実施例は、三つの厚さを異に
するゲート酸化物層を設けるが、基板面の追加セクショ
ンに異なる酸化特性を付与し、さらに別の厚みのゲート
酸化物を基板に形成された別のタイプのＭＯＳ回路構成
内に組み入れることができることも当然である。さら
に、他の酸化率モディファイヤーがＭＯＳ回路構成に融
和するものであると確認されれば、そのようなモディフ
ァイヤーを上記した領域とは別の領域において又は窒素
酸化率変更インプランテーションと共にのいずれかで、
シリコン基板の面へ選択的にインプラントするか又は別
に組み入れることができる。

【００１９】望ましい酸化率モディファイするインプラ
ンテーションのすべてが遂行されたとき、フォトレジス
トマスク３０が剥離され、保護のパッド状酸化物層２６
をゲート酸化物層が成長する基板面のすべてから剥離す
る。マスク３０は、灰化処理により除去され、パッド状
酸化物は、該基板を希釈ＨＦ溶液に浸けて除去される。
ついで基板１０をファーネス内に配置し、該基板の別々
のセクションを普通の酸化雰囲気に単一の時間帯にわた
りさらし、該基板の前記別々のセクションに厚さが異な
る酸化物を成長させる。図示の実施例においては、基板
を２時間にわたり酸化雰囲気にさらす。この酸化処理に
より、セクションＡに４０Åの厚みの酸化物層４２、セ
クションＢに７５Åの厚みの酸化物層４２及びセクショ
ンＣに１００Åの厚みの酸化物層４６が成長する。ポリ
シリコン層４８が、前記ゲート酸化物層形成後速やかに
別のゲート酸化物層４２，４４，４６の上にデポジット
されることが好ましい。別々のセクションに形成される
回路により要求される特殊の処理を容易にするために、
この時点でポリシリコンがドープされないことが好まし
い。別々のセクションにおけるポリシリコンがついで別
々のタイプの回路構成に要求される特定のドーピングレ
ベルまでドープされる。一般的には、シングルの厚さの
ポリシリコンを図示のセクション全体にわたりデポジッ
トして、別々の回路における＠オリシリコン・ゲート電
極に対する別々の条件に適合させることができる。他
方、これが可能でないとしても、約１０００Åのより薄
いポリシリコン層を代わりにデポジットできる。このよ
うな薄いポリシリコン層は、後処理で拡大されて、別の
回路により要求される厚みのポリシリコンゲート電極に
なる。比較的厚いか、又は、比較的薄いポリシリコン層
４８を用いて、その後の処理に対しゲート酸化物層を保
護することができる。１５００〜３０００Åの間のポリ
シリコン層４８をもって作られた構造を図１１〜１３に
示す。

【００２０】図１４〜１６を参照すると、基板のそれぞ
れのセクションに論理回路、Ｉ／Ｏ回路及びＤＲＡＭ回
路を形成した後の埋込ＤＲＡＭをもつ処理回路が示され
ている。このように、４０Åの厚さのゲート酸化物層に
形成されたＦＥＴを備える高速論理回路がセクションＡ
内に形成されて図示され、７５Åの厚さのゲート酸化物
層に形成されたＦＥＴを備えるＩ／Ｏ回路がセクション
Ｂ内に形成されて図示され、１００Åの厚さのゲート酸
化物層にトランスファーＦＥＴが形成された埋込ＤＲＡ
ＭがセクションＣ内に図示されている。図１４をまず参
照すると、１．８〜２．５Ｖのオーダーの動作電圧に適
合する高速論理回路が示されている。図示の実施例のた
めに、基板１０は、Ｐ型バックグラウンドドーピングを
有しているか、または、Ｐ型バックグラウンドドーピン
グを有する表面層を少なくとも有している。Ｎ−ウエル
（穴）２２が処理の初期の段階で形成されていて、ＣＭ
ＯＳ論理回路または密接な関係にあるＮＭＯＳ及びＰＭ
ＯＳのコンビネーションに適応する。図示の回路左手側
には、上記した選択的酸化処理で形成された約４０Åの
厚みのゲート酸化物層の上にゲート電極５０をもつＮＭ
ＯＳＦＥＴがある。ソース領域とドレイン領域５２，
５４がコンベンショナルのセルフアライン態様でゲート
電極５０の両側にある。ＰＭＯＳデヴァイスが同様の態
様でＮ−ウエル２２に形成されており、図示のようにゲ
ート電極５６及びソース領域５８、ドレイン領域６０を
含む。ゲート電極５０，５６は、少なくとも一部が図１
１に図示されたポリシリコン層４８から形成されること
が好ましい。ゲート電極のパターニングとドーピング
は、よく知られているコンベンショナルの態様で行われ
る。下位のポリシリコン層の上の金属珪素化合物を含む
多層ゲート電極を用いて、図１４に示すような高速論理
デヴァイスを形成することが一般的に望ましい。さら
に、図１４の論理回路は通常、珪素化合物化されたソー
ス／ドレイン接点を有して、接点抵抗を低くする。珪素
化合物化されたソース／ドレイン接点は、図１５に示す
Ｉ／Ｏ回路構成にも実施できるが、図１６に示す埋込Ｄ
ＲＡＭ構造には用いられない。このように、図１４と図
１５の回路が大部分同時に形成できる場合がある。これ
に対して、全く分離したプロセスで図１６の埋込ＤＲＡ
Ｍを形成することが一般的に好ましい。

【００２１】図１５の回路は、3.3V動作電圧に適応する
Ｉ／Ｏ回路でよく、例えば、一つ又は複数のアウトプッ
トバッファーかなるものでよい。図１５に示された特定
の回路は、インバーターの断面であり、Ｉ／Ｏ回路構成
の一部を形成する。代表的な構成においては、共通のソ
ース／ドレイン接点が前記チップのＩ／Ｏパッドに接続
され、前記インバーターのゲートは、インターナルシグ
ナルに普通に接続される。図示のインバーターは、Ｐ型
基板に形成され、そして、一部がＮ−ウエル２４内に形
成される。図１４に示したＮ−ウエル２４のように、基
板のセクションＢへ窒素をインプラントする前の極めて
初期の段階にＮ−ウエル２４を形成することができる。
該インバーターは、ゲート電極７０とソース／ドレイン
領域７２，７４を含むＮＭＯＳＦＥＴからなる。該イ
ンバーターのＰＭＯＳＦＥＴ部分がＮ−ウエル２４に
形成され、これは、ゲート電極７６とソース領域７８及
びドレイン領域８０を含む。一般的に、前記インバータ
ーは、ポリシリコン層（図５Ｂ）から一部が形成された
珪素化合物化されたゲート電極７０，７６を含み、そし
て、珪素化合物化されたソース／ドレイン領域７２，７
４，７８，８０を含む。図１４の論理回路と図１５のＩ
／Ｏ回路構成（ゲートレベルにおける）とにおける主た
る相違は、図１５のＩ／Ｏ回路が、ＮＭＯＳ及びＰＭＯ
Ｓデヴァイス両者に対し、より厚い、例えば、約７５Å
のゲート酸化物層を組み込んでいることである。前記二
つの回路の相違する機能及び相違する動作電圧に特有の
ようなゲート寸法及び関連のドーピングレベルを含む他
の相違も存在する。当然のことであるが、図１４の論理
回路または図１５のＩ／Ｏ回路のいずれにも相互接続回
路構成およびワイヤリングは全く図示されていない。

【００２２】図１６は、埋込ＤＲＡＭ回路内の二つの記
憶セルの部分を示す。前記で簡単に論じたように、図１
５の埋込ＤＲＡＭ回路について使用した処理と別個の処
理で、図１４の論理回路と図１５のＩ／Ｏ回路構成両者
を形成するのが一般的である。例えば、図１４の論理回
路と図１５のＩ／Ｏ回路両者は、図１６の埋込ＤＲＡＭ
回路の形成に先立って形成される。図１６の埋込ＤＲＡ
Ｍ回路は、セクションＣのさらに厚いゲート酸化物層４
６をカバーする図１３に示されたブランケット・ポリシ
リコン層４８でスタートして形成される。該ポリシリコ
ン層がインプランテーションとアニーリングによりＮ型
にドープされ、ついで、ポリシリコン層４８を二つの図
示した埋込ＤＲＡＭセルのために二つのトランスファー
ＦＥＴのゲート電極９０，９２にパターン化することが
好ましい。約１００Åのゲート酸化物層４６に形成され
た二つのトランスファーＦＥＴは、ソース／ドレイン領
域９４，９６，９８を有し、これらは、Ｎ型ドーパント
のイオンインプランテーションにより、ゲート電極９
０，９２及び浅い溝単離領域２０にセルフ正合して形成
されている。図示の構成に対し、二つのトランスファー
ＦＥＴが共通のソース領域９６を有し、それぞれのドレ
イン領域９４，９８を介して電荷蓄積コンデンサーの底
部電極にカップルしている。ビットラインコンタクト及
びインターコネクトライン１００が共通のソース領域９
６と接触して形成されている。比較的厚い中間層誘電体
１０３がトランスファーＦＥＴとデヴァイス単離領域の
上に設けられており、平面化されたキャパシタ・オーバ
ー・ビットライン（ＣＯＢ）構造の使用を容易にする。

【００２３】電荷蓄積コンデンサーが各トランスファー
ＦＥＴのドレイン領域９４，９８に接触して設けられて
いる。該電荷蓄積コンデンサーは、対応するドレイン領
域９４，９８に接触する平面化されたポリシリコン下位
電極１０２，１０４からなる。コンデンサー誘電層１０
６が二つの下位コンデンサー電極１０２，１０４の上に
形成されている。従来のように、このコンデンサー誘電
層１０６は、”ＯＮＯ”として知られている酸化物／窒
化物／酸化物の三層誘電層でよいが、本発明の特に好ま
しい実施例においては、ＯＮＯ誘電層を使用しない。こ
れは、ＯＮＯの形成に少なくとも一つの高温度酸化処理
が必要であるからである。コンデンサー誘電層１０６
は、低温度ＣＶＤまたはタンタル・五酸化物のような金
属−有機ＣＶＤ処理で形成できる高い誘電係数のマテリ
アルの一つであることが最も好ましい。これらの誘電係
数が高いマテリアルズは、それらが比較的単純な構造の
高電荷蓄積コンデンサーを容易にすることと、ＯＮＯに
必要な温度よりも低温で形成できるということの二つの
点で好ましい。したがって、このような誘電係数が高い
マテリアルズは、本発明が強調するゲート酸化物の品質
の保持に一層相応しいものである。ついで、ドープされ
たポリシリコンを備える上位のコンデンサー電極１０８
を図１６に示すようにコンデンサー誘電層１０６の上に
設ける。ＤＲＡＭ回路構成において種々の接続を行い、
さらに、プロセッシングチップの他の回路との接続を行
う。

【００２４】本発明をいくつかの好ましい実施例につい
て記載したが、当業者であれば、ここに記載した方法と
構造の種々のモディフィケーションと変更とが本発明の
教示からそれることなしに行えることを認識する。例え
ば、本発明の方法は、シングルチップにデジタルとアナ
ログ回路構成を組み込んだミックスモードの回路を含む
他の回路構成、さらには、シングルチプにおけるデジタ
ル回路構成のコンビネーションに適用できる。したがっ
て、本発明をここに記載した特定の実施例いずれかに限
定すべきではなく、本発明は、付随する請求の範囲から
決定されるべきものである。

【図面の簡単な説明】

【図１】別々の窒素インプラントされたシリコン面にお
ける酸化物成長率を示す。

【図２】本発明により形成された回路の異なる三つのセ
クションに対する絶縁デヴァイスを示す。

【図３】本発明により形成された回路の異なる三つのセ
クションに対する絶縁デヴァイスを示す。

【図４】本発明により形成された回路の異なる三つのセ
クションに対する絶縁デヴァイスを示す。

【図５】図２〜４に示した回路に対するイニシヤルの酸
化率モディフィケーション・ステップを示す。

【図６】図２〜４に示した回路に対するイニシヤルの酸
化率モディフィケーション・ステップを示す。

【図７】図２〜４に示した回路に対するイニシヤルの酸
化率モディフィケーション・ステップを示す。

【図８】図５〜７の回路において行われるつぎの酸化率
モディフィケーション・ステップを示す。

【図９】図５〜７の回路において行われるつぎの酸化率
モディフィケーション・ステップを示す。

【図１０】図５〜７の回路において行われるつぎの酸化
率モディフィケーション・ステップを示す。

【図１１】上記回路に適用した本発明による熱酸化およ
びポリシリコンデポジション・プロセスの結果を示す。

【図１２】上記回路に適用した本発明による熱酸化およ
びポリシリコンデポジション・プロセスの結果を示す。

【図１３】上記回路に適用した本発明による熱酸化およ
びポリシリコンデポジション・プロセスの結果を示す。

【図１４】厚さを異にしているゲート酸化物をもつ回路
の異なる部分を示す。

【図１５】厚さを異にしているゲート酸化物をもつ回路
の異なる部分を示す。

【図１６】厚さを異にしているゲート酸化物をもつ回路
の異なる部分を示す。

Claims

【特許請求の範囲】

【請求項１】以下の工程からなる集積回路を形成する
方法：面を有する半導体基板で、複数の第１のＭＯＳデ
ヴァイスが形成される第１の領域と複数の第２のＭＯＳ
デヴァイスが形成される第２の領域とを有する該半導体
基板を設け；前記半導体基板における第１の領域の面に
第１の濃度のドーパントを付与し；前記半導体基板にお
ける第２の領域の面に第２の濃度のドーパントを付与
し；シングルの酸化処理において、前記半導体の基板面
を酸化して、前記半導体基板の第１の領域に第１の厚み
の酸化物を成長させ、そして、第２の領域に第２の厚み
を異にする酸化物を成長させ；そして第１の厚みの酸化
物を組み込んだ半導体基板の第１の領域に第１のＭＯＳ
デヴァイスを形成し、第２の厚みの酸化物を組み込んだ
第２の領域の第２のＭＯＳデヴァイスを形成すること。
【請求項２】第２の濃度の第２のドーパントを組み入
れた第２の領域に酸化物が成長するレートよりも遅いレ
ートで、第１の濃度の第１のドーパントにより、第１の
領域に酸化物を成長させる請求項１の方法。
【請求項３】第１と第２のドーパントが窒素であり、
第１の濃度は、第２の濃度よも濃いいものである請求項
２の方法。
【請求項４】第１と第２のＭＯＳデヴァイスを形成す
る工程が第１の領域と第２の領域の上にポリシリコン層
を、該ポリシリコン層が第１の厚みの酸化物により、第
１の領域の面から分離され、該ポリシリコン層が第２の
厚みの酸化物により、第２の領域の面から分離されるよ
うにデポジットすることを含む請求項１の方法。
【請求項５】第１のＭＯＳデヴァイスが論理回路のよ
うに構成され、３．３Ｖ以下の動作電圧を有する請求項
４の方法。
【請求項６】第１のＭＯＳデヴァイスは、第２のＭＯ
Ｓデヴァイスよりも低い動作電圧を有し、第２のＭＯＳ
デヴァイスは，Ｉ／Ｏ回路構成を有する請求項４の方
法。
【請求項７】前記Ｉ／Ｏ回路構成がインバーターを含
む請求項４の方法。
【請求項８】以下の工程からなる集積回路デヴァイス
を形成する方法：第１のゲート酸化物厚さを有するＭＯ
Ｓデヴァイスが形成される第１の領域と、第２のＭＯＳ
デヴァイスが形成される第２の領域とを有する基板を設
け；第１の領域と第２の領域の少なくとも一方における
前記基板の組成を調節し、第１の領域と第２の領域とが
酸化雰囲気中において異なる酸化物成長特性を有するよ
うにし；前記基板を酸化雰囲気におき、第１の領域と第
２の領域とを酸化雰囲気にさらすことで、第１の厚みの
第１の酸化物層を第１の領域で成長させ、第２の厚みの
第２の酸化物層を第２の領域で成長させ；そして前記基
板の第１の領域に第１のＭＯＳデヴァイスを形成し、前
記基板の第２の領域に第２のＭＯＳデヴァイスを形成す
ること。
【請求項９】さらに以下の工程からなる請求項８の方
法：ＭＯＳベースのメモリーデヴァイスを形成すべき領
域で、第３の厚みの酸化物をもつＭＯＳデヴァイスを組
み込んだ第３の領域を前記基板に設け；第３の領域にお
ける前記基板の組成を調節し、第３の領域が第１と第２
の領域両者の酸化物成長特性と異なる酸化物成長特性を
有するようにし；前記基板を酸化雰囲気におき、第３の
領域を酸化雰囲気にさらすことで、第３の厚みの第３の
酸化物層を第３の領域で成長させ、；そして前記第３の
酸化物層にＭＯＳデヴァイスを形成し、この第３のＭＯ
Ｓデヴァイスは，第３の酸化物層の上のゲート電極、該
ゲート電極のいずれかの側における第１と第２のソース
／ドレイン領域及び該第１のソース／ドレイン領域に接
続した電荷蓄積コンデンサーを含むものである。