JP2007531982A - 同じ半導体チップ内のｐｍｏｓおよびｎｍｏｓトランジスタの薄いゲート誘電体を個々に最適化する方法、およびそれによって製造されたデバイス - Google Patents

同じ半導体チップ内のｐｍｏｓおよびｎｍｏｓトランジスタの薄いゲート誘電体を個々に最適化する方法、およびそれによって製造されたデバイス Download PDF

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Abstract

【課題】半導体基板（１２）に形成され、シリコン酸化物およびそれの異なる程度の窒化（１８Ｄと１８Ｅ）で構成されたＰＦＥＴゲート誘電体層（１６）およびＮＦＥＴゲート誘電体層（１４）でそれぞれ覆われたＰＦＥＴ領域およびＮＦＥＴ領域を有するＣＭＯＳ半導体（１０）材料を形成する方法を提供すること
【解決手段】シリコン基板（１２）にＰＦＥＴ領域（１６）およびＮＦＥＴ領域（１４）を設け、その上にＰＦＥＴおよびＮＦＥＴゲート酸化物層を形成する。ＰＦＥＴ領域の上のＰＦＥＴゲート酸化物層の窒化を行って、ＰＦＥＴ領域の上のＰＦＥＴゲート酸化物層に、第１の濃度レベルの窒素原子を有する、ＰＦＥＴ領域の上のＰＦＥＴゲート誘電体層（４２）を形成する。ＮＦＥＴゲート酸化物層の窒化を行って、第１の濃度レベルと異なる濃度レベルの窒素原子を有する、ＮＦＥＴ領域の上のＮＦＥＴゲート誘電体層（４０）を形成する。ＮＦＥＴゲート誘電体層（４０）およびＰＦＥＴゲート誘電体層（４２）は、同じ厚さを有することができる。
【選択図】図２６

Description

本発明は、ＭＯＳＦＥＴデバイスの製造方法に関し、より詳細には、高性能ＭＯＳＦＥＴデバイス用の薄いゲート誘電体層の製造方法に関する。
ゲート誘電体層のより小さな厚さへの縮小は、より高い性能レベルに向けてのシリコンＣＭＯＳ技術の絶えざる縮小を可能にする重要な要素の１つである。より薄いゲート誘電体層は、より多くの反転電荷（inversion charge）を生成して、トランジスタの駆動電流を増大し、また、チャネルのゲート制御を高めることによって短チャネル効果を改善する。ゲート誘電体層は、反転層が形成されトランジスタ電流が伝導される界面に形成されるので、界面は非常に高品質の界面でなければならない。
酸窒化物（ＳｉＯｘＮｙ）は、現在、半導体産業でゲート誘電体膜として広く使用されている。ゲート誘電体の望ましい特性は、低ゲート漏れ電流、キャパシタンス（容量）を増加させる高誘電率、高移動度、高信頼性、および優れた拡散障壁特性である。初期の集積回路以来、純粋なＳｉＯ２は選択のゲート誘電体であったが、近年ゲート誘電体が２０Å以下の厚さ範囲に縮小されるにつれて、高性能ＣＭＯＳ工程では酸窒化物がますます使用されている。
シリコン酸窒化物（ＳｉＯｘＮｙ）は、２つの一般的な技術、熱窒化およびプラズマ窒化（nitridation）によって生成される。酸窒化物の熱窒化は、一酸化二窒素（Ｎ２Ｏ）、アンモニア（ＮＨ３）、または酸化窒素（ＮＯ）のような反応性窒素含有ガスにシリコン表面または二酸化シリコン（ＳｉＯ２）表面を高温（６５０℃〜１０００℃）に曝すことによって行われる。熱エネルギーは、窒化反応を推進するために使用される。酸窒化物のプラズマ窒化は、シリコン表面またはＳｉＯ２表面を活性窒素含有プラズマに曝すことによって行われる。窒素は、プラズマによって活性化されるので、熱窒化よりも低い温度（室温から８００℃までのどこでも）で酸窒化物に取り込まれるように反応することができる。プラズマ窒化工程が低温（例えば、＜１００℃）で行われる場合、プラズマ窒化工程は、フォトレジスト・ソフトマスク工程と共存することができる。このタイプの低温工程では、フォトレジストは、露出領域が望ましい窒素取込みを受けている間に、窒化を被覆領域から選択的に阻止（ブロック）するように使用することができる。高温プラズマ工程だけでなく熱工程も、フォトレジストと適合できない。熱工程は、高温に耐えることができるハードマスクを必要とする。ゲート酸化物と適合可能な化学物質（例えば、硫酸／過酸化水素（Ｈ２Ｏ２）混合物）を使用してレジストを剥離することができるので、フォトレジスト・ソフトマスキングは特に魅力的である。
適切に最適化された酸窒化物は、純粋なＳｉＯ２に比べて、誘電率を高め、ゲート漏れ電流を下げ、そして拡散障壁特性を改善した。図１は、酸窒化物形成の遠隔プラズマ窒化（ＲＰＮ）工程を使用するとき、処理時間の増加と共にゲート漏れ電流がどのように減少するかを示す。多くの場合、これらの改善は、トランジスタ・デバイス電流に影響を及ぼし得る移動度の変化に対して注意深く釣り合わせなければならない。さらに、この最適化は、同じ半導体チップ上にあるＮＦＥＴデバイスとＰＦＥＴデバイスで異なることがある。図１に、１．２ボルトでの（アンペア／ｃｍ２）単位のゲート漏れを、Ｔｉｎｖ（Å）の関数として示す。パラメータＴｉｎｖは反転厚さであり、反転厚さは、トランジスタが反転モードで測定されるとき、実効酸化物厚さの測定値（measure）である。単位は、オングストローム（Å）またはナノメートル（ｎｍ）のような厚さである。
図２〜５は、プラズマ窒化がＰＦＥＴデバイスおよびＮＦＥＴデバイスの駆動電流にどのように違った影響を及ぼすかの例を示す。これらの例は、ゲート誘電体中の最適窒素濃度はＮＦＥＴデバイスとＰＦＥＴデバイスで異なることを明らかにしているが、このことは一般に知られていない。縦軸はＪｏｆｆであり、水平軸はＪｏｄｌｉｎであり、ここでＪｏｄｌｉｎは、トランジスタ・ドレイン電流密度（アンペア／μｍ）、すなわちソースとドレインの間のトランジスタの単位幅当たりのトランジスタ・ドレイン電流、を表す。任意の閾値電圧差を規準化するのを役立つのは、Ｖｔ（閾値電圧）より一定量上のＶｇ（ゲート電圧）で測定されたトランジスタ電流である。Ｊｏｆｆは、０ボルトがゲート電極に加えられている状態でのトランジスタの単位幅（ソースとドレインの間）当たりのオフ状態の漏れの測定値である。
図６〜９は模式的な概念図であり、図６〜９は、図２４の断面線Ａ−Ａ’に沿ったＮＦＥＴ領域１４および関連した構造体（feature）、および図２４の断面線Ｂ−Ｂ’に沿ったＰＦＥＴ領域１６および関連した構造体の図である。図６〜９は、従来技術の工程の４つのステップでシリコン基板１２に形成された半導体デバイス１０の並置にされたＰＦＥＴ領域およびＮＦＥＴ領域を示し、これは、どのようにしてゲート誘電体の集積化の標準的な一連の処理ステップが、最も薄いゲート誘電体層を有する高性能トランジスタに、同じＰＦＥＴおよびＮＦＥＴ酸窒化物ゲート誘電体層１８Ｎ／１８Ｐを生じさせるかを図示している。これは、薄いゲート誘電体層１８Ｎ／１８Ｐが成長されるとき、基板１２のＮＦＥＴ領域１４およびＰＦＥＴ領域１６の両方が同じ工程にさらされるからである。工程が熱をベースあるいはプラズマをベースとしていてもこのことは言えることであるが、プラズマ工程を説明のために示す。
図６において、デバイス１０は、シリコン半導体基板１２を備える、デバイス製造の初期段階が示されており、この基板１２は、Ｐ型ドープ（P-doped）ＮＦＥＴ領域１４およびＮ型ドープ（N-doped）ＰＦＥＴ領域１６を基板１２に含むように処理される。
図７において、ゲート酸化物層１８ＮがＮＦＥＴ領域１４の上面の上に形成され、かつゲート酸化物層１８ＰがＰＦＥＴ領域１６の上面の上に形成された後の図６のデバイス１０が示されている。
図８において、ＮＦＥＴ領域１４およびＰ型ドープＰＦＥＴ領域１６の上面の上のゲート酸化物層１８Ｎ／１９Ｐ中に窒素を押し込むことによって、ゲート酸化物層１８Ｎ／１８Ｐが一様なプラズマ窒化で処理された後の図７のデバイス１０が示されている。熱窒化について、同じことが言える。
図９において、図８のデバイス１０は、同一ゲート誘電体層１８Ａがゲート酸化物層１８Ｎおよび１８Ｐの代わりにある状態で示されている。ＮＦＥＴ領域１４およびＰＦＥＴ領域１６の上面の上の図８のゲート誘電体層１８Ｎ／１８Ｐの一様な窒化の結果として、ゲート酸化物層１８Ｎ／１８Ｐの同一ゲート誘電体層１８Ａへの変換を示すために、同一ゲート誘電体層１８Ａは水平の破線で陰影付けされている。図９は図２４の線Ａ−Ａ’およびＢ−Ｂ’に沿った断面で構成されていることに留意すべきである。
最適酸窒化物はＮＦＥＴデバイスとＰＦＥＴデバイスで異なるので、この２つを個々に最適化することが非常に望ましい。その理由は、全体的なＣＭＯＳ集積回路性能はＮＦＥＴとＰＦＥＴの両方のデバイス性能で決定されるからである。同じゲート誘電体層１８Ｎ／１８ＰがＮＦＥＴ領域１４およびＰＦＥＴ領域１６の上に同時に成長されると、一方のデバイスは最適化されるが、他方は半最適（sub-optimum）である。半最適デバイスがあるということは、製品の全体的なＣＭＯＳ回路性能を制限することがある。
「Integrated Circuitry And SemiconductorProcessing Method of Forming Field Effect Transistors」という名称のTrivedi等の米国特許第６，０９３，６６１号は、デバイスのゲート誘電体層の任意の高さ位置で、好ましくはゲート誘電体層と単結晶シリコン半導体基板のＰおよびＮ型ドープ領域との間の下の界面近くのゲート誘電体層中の位置で、ピークに達する窒素原子濃度を教示している。好ましくは、窒素原子濃度は、ゲート誘電体層中のピーク高さ（elevation）領域で０．１％から１０．０％、好ましくは０．５％から５．０％であり、ピーク高さ領域の厚さは３０Åから６０Åである。ゲート誘電体層中への窒素の導入は、大気圧で、７５０℃から９５０℃理想的には８５０℃の温度の熱処理炉中で、窒素が約１００から１０，０００ｓｃｃｍ（０．１６９〜１６．９Ｐａ ｍ３／ｓ）理想的には１，０００ｓｃｃｍ（１．６９Ｐａ ｍ３／ｓ）で供給された状態で、５分から２時間理想的には３０分、行うことができる。窒素原子の好ましい供給源は、窒素結合の破壊の容易さのために、Ｎ−Ｏ結合を有している。しかし、酸化窒素（ＮＯ）、一酸化二窒素（Ｎ２Ｏ）、アンモニア（ＮＨ３）、および窒素ガス（Ｎ２）のような他の供給源を使用することができる。そうでなければ、温度が毎秒約１０℃から毎秒２００℃の割合で上昇し１０秒から2分の時間範囲でピークに達する速度で、大気圧で、約８００℃から１２００℃に加熱された反応炉中で、上述の窒素ベースの化合物の１つを使用して、急速熱処理（ＲＴＰ：rapidthermal processing）で窒素原子をゲート誘電体層中に導入する。代わりに、窒素プラズマ処理または窒素イオン注入を使用して、窒素原子がゲート誘電体層に添加される。Trivedi等の目標は、少なくとも部分的に下の界面に沿ってＳｉ−Ｎ結合を生成することである。下の界面領域についてのTrivedi等の好ましい目的は、ＰＦＥＴトランジスタ・ゲート層（ホウ素でＰ型ドープされる）からトランジスタ・チャネル中へのｐ型材料の後の外方拡散を防止することである。Trivedi等の他の目的は、半導体基板の後の処理中におけるゲート誘電体層のさらなる酸化を制限することである。Trivedi等は、ゲート誘電体層を再酸化するために窒素領域を形成した後で行われる半導体基板の随意のさらなる熱処理を述べている。そのような再酸化工程の例は、１，０００ｓｃｃｍ（１．６９Ｐａ ｍ３／ｓ）の純粋Ｎ２、６，０００ｓｃｃｍ（１０．１４Ｐａ ｍ３／ｓ）のＯ２、５０ｓｃｃｍ（０．０８４５Ｐａ ｍ３／ｓ）のＮ２中で９００℃であり、塩素ソース・ガスを５０ｓｃｃｍ（０．０８４５Ｐａ ｍ３／ｓ）で５０分間使用する。関連特許に、「P-TypeFET in a CMOS with Nitrogen Atoms in the Gate Dielectric」という名称のTrivedi等の米国特許第６，４１７，５４６号、および「SemiconductorProcessing Method of Forming Field Effect Transistors」という名称のTrivedi等の米国特許第６，５４１，３９５号がある。
「Method For Improved Plasma Nitridation ofUltra Thin Gate Dielectrics」という名称の、２００２年９月１９日に公開されたKhare等の米国公開特許第２００２０１３０３７７Ａ１号は、「基板材料に初期酸窒化物層を形成して．．．集積回路デバイスのゲート誘電体を形成し、酸窒化物層は初期物理厚さを有する。次に、初期酸窒化物層は、プラズマ窒化にかけられ、プラズマ窒化は、最終物理厚さを有する最終酸窒化物層をもたらす。」と記載している。「窒素ドーピング、特に遠隔プラズマ窒化（ＲＰＮ：remoteplasma nitridation）は、シリコン酸化物誘電体の誘電率（したがって、単位キャパシタンス）を増大させるための知られた技術である。ゲート酸化物層を窒化する知られた工程が説明される。」と述べている。さらに、「シリコン基板は．．．酸素添加環境中で．．．基板を加熱することのような酸化にかけられ、それによって、．．．ＳｉＯ２の．．．絶縁性酸化物層を形成し、．．．酸化物層の誘電体性能は、．．．ゲート厚さがディープ・サブミクロン寸法に縮小するときに、ますます重要になる。酸化物層の誘電率を改善して．．．単位キャパシタンス当たりのより小さな漏れ電流を実現するために、遠隔プラズマ窒化（ＲＰＮ）として知られている工程によって、励起窒素原子が酸化物層に導入され．．．。ＲＰＮ工程の結果として、酸化物層は．．．一般的な化学組成ＳｉＯｘＮｙを有する．．．シリコン酸窒化物層に変換される。．．．」と述べている。
ＲＰＮ工程は、温度敏感材料を使用するとき問題を引き起こす高温工程である。
「SOI Device With Reduced JunctionCapacitance」という名称の、２００２年１２月１２日に公開されたFurukawaの米国公開特許第２００２０１８５６７５Ａ１号は、「熱酸化の後に続く遠隔プラズマ窒化（ＲＰＮ）またはデカップルド（分離）プラズマ窒化（ＤＰＮ：decoupledplasma nitridation）による酸化物の窒化によって形成されたシリコン酸窒化物である」ゲート誘電体の形成の例を記載している。
「Method for Fabricating SemiconductorDevices Having Dual Gate Oxide Layers」という名称の、２００３年５月２９日に公開されたLim等の米国公開特許第２００３０１００１５５Ａ１号は、「ａ）半導体基板にゲート酸化物層を形成するステップ、およびｂ）デカップルド・プラズマ処理を行うことによってゲート酸化物層の一部の厚さを増加させるステップを含んだ二重ゲート酸化物を形成する方法」を備える選択ＤＰＮ「分離処理」工程を記載している。さらに、「二重ゲート酸化物層はデカップルド・プラズマで形成されるので、追加の熱工程は必要でない。また、シリコン基板は損傷を受けないので、半導体デバイスのチャネル特性を保証することができる。さらに、追加のチャネル・イオン注入なしに、セル領域の閾値電圧は高められるので、半導体デバイスの電気特性を高めることができる。」と記載している。ＤＰＮ処理は、「セル領域I」に使用されるが、「周辺回路領域II」では使用されない。セル領域Iおよび周辺回路領域IIは区別されるが、Lim等は、ＣＭＯＳＮＦＥＴ領域およびＰＦＥＴ領域を区別するという概念を考えていない。Lim等は、チップのセル領域対周辺領域で異なったゲート誘電体厚さを生成する方法を開示し、この方法は、それぞれの領域の各々の中のＮＦＥＴおよびＰＦＥＴに同じゲート誘電体を生成するが、本発明の方法は、ＮＦＥＴとＰＦＥＴ（これらは、同じ厚さを有するようになる）を分離する。単一チップの複数のゲート誘電体厚さは、当産業ではまったく一般的なことである。例えば、単一チップに１５Å、３０Å、７０Åのゲート誘電体があるかもしれない。しかし、各誘電体厚さの範囲内で、ゲート誘電体組成および厚さは、ＮＦＥＴおよびＰＦＥＴの誘電体層で同じであり、このことが業界標準である。
ＤＰＮ工程は低温工程であり、温度敏感材料を使用するときの問題を防止する。
Trivedi特許‘３９５号において、窒素（Ｎ）は、ホウ素浸透の低減のためにＰＦＥＴゲート誘電体層に加えられ、窒素（Ｎ）はＮＦＥＴゲート誘電体層に加えられない。ゲート誘電体層の電気特性は、５〜２０Å（本発明の好ましい範囲）と３０〜５０Å（Trivedi等の好ましい範囲）とでは非常に異なる。窒素濃度の増加による漏れ減少は、一般に、シリコン酸化物が約２０Åよりも下のときだけ観察される。Trivedi等の特許は、本発明よりも遥かに厚い酸化物を対象にしているようである。Trivedi等がＮをＰＦＥＴのゲート酸化物中に入れる理由は、ゲート酸化物にＮを加えることで酸窒化物を形成することであり、酸窒化物はホウ素拡散を阻止する傾向がある。そのことは、Ｐ＋ポリシリコン・ゲート電極からＰＦＥＴのチャネル中へのホウ素浸透を減少させるという利点を有する。２０Å以下の厚さ範囲では、ＮＦＥＴデバイスとＰＦＥＴデバイスの両方で、純粋ＳｉＯ２に比べて、酸窒化物によってゲート漏れ（leakage）が減少する。したがって、本発明は、ＮＦＥＴとＰＦＥＴの両方のゲート誘電体層にＮを入れる。
米国特許第６，０９３，６６１号 米国特許第６，４１７，５４６号 米国特許第６，５４１，３９５号 米国公開特許第２００２０１３０３７７Ａ１号 米国公開特許第２００２０１８５６７５Ａ１号 米国公開特許第２００３０１００１５５Ａ１号
Trivedi等の特許は、最初に窒化シリコン酸化物の成長、レジスト・マスキングとＨＦエッチング、それから第２の（窒素がない）シリコン酸化物の成長を使用する。最初のシリコン酸化物は、第２の（窒素がない）酸化物にさらされるので、常により厚い。Trivedi等の特許は、比較的高温の熱工程に関するので、そこに記載された工程は、常に、結果として比較的厚い第２のシリコン酸化物（ＰＦＥＴ用のより薄い酸窒化物およびＮＦＥＴ用のより厚いＳｉＯ２）を生じさせる。ＮＦＥＴのより厚い酸化物は、トランジスタ駆動電流を減少させるマイナスの効果を有する。本発明は、Trivedi等の特許によって開示されたような高温酸化で見られる物理厚さの増加をなくすることができる低温プラズマを使用して、酸化物を生成する手段を提供する。したがって、本発明は、ＣＭＯＳデバイスの２つの異なる領域、すなわちＮＦＥＴゲート誘電体層とＰＦＥＴゲート誘電体層に、異なるレベルの窒素濃度を実現しながら、ＮＦＥＴとＰＦＥＴの両方のゲート誘電体層に同じ物理厚さを実現することができる（物理厚さの増加がトランジスタ電流を減少させるということで生じるトランジスタ電流減少の問題を起こさないようにする）。
Lim等を参照して、第１の非常に重要な差は、ＮＦＥＴゲート誘電体層の最適組成がＰＦＥＴゲート誘電体層の最適組成と異なっているという我々の発見に本発明が基づいていることである。このことは一般に知られておらず、多くの実験を通して初めて我々はそれを発見した。第２に、上述の事実を知るとすぐに、ＣＭＯＳ性能を完全に最適化するために異なる酸窒化物濃度のＮＦＥＴおよびＰＦＥＴゲート誘電体層を生成することが非常に望ましいことに、我々は気付いた。本発明は、この向上した結果を実現するために、ソフト・フォトレジスト・マスクの組合せと共にＤＰＮのような低温工程の使用を採用する。
本発明の顕著な特徴は次の通りである。
室温プラズマによって、窒化で処理される領域のパターン形成においてフォトレジスト・ソフトマスクを使用することが可能になる。
ＰＦＥＴ領域とＮＦＥＴ領域の両方に窒素が導入される（他の領域には、強い窒化にさらされたキャパシタ誘電体層を有する減結合（decoupling）キャパシタを含み得る）。
ＮＦＥＴの窒素は、ゲート漏れの減少に有利であるが、Ｎ濃度が余りにも高いとき移動度を劣化させる。
ＰＦＥＴの窒素は、ゲート漏れ／ホウ素浸透を減少させ、移動度を改善する。前の２つの事実（一般に知られていない）を組み合わせることで、ＰＦＥＴおよびＮＦＥＴのゲート酸化物を個々に最適化しようと導かれる。
同じ基礎酸化物がＮＦＥＴ領域とＰＦＥＴ領域の両方に使用され、窒素は個々に最適化される。サンプル：ＮＦＥＴ用の領域Ｎドーズ量＝０．８Ｅ１５から１．２Ｅ１５ｃｍ−２、ＰＦＥＴ用のＮドーズ量＝１．５Ｅ１５から２．５Ｅ１５ｃｍ−２。この構成は、用途および所望の結果に依存して逆にすることができる。これは、単に、我々の発明に従った製造方法およびこの方法の製品に特に有利でかつ好ましいと分かった例に過ぎない。
本発明の前述およびその他の態様および有利な点は、添付の図面を参照して以下で説明し、また記述する。
Ａ）ＮＦＥＴデバイスおよびＰＦＥＴデバイスの酸窒化物ゲート誘電体の最適化は、デバイスごとに異なる。
Ｂ）最適酸窒化物組成はＮＦＥＴデバイスとＰＦＥＴデバイスで異なるので、ＮＦＥＴデバイスおよびＰＦＥＴデバイスのために酸窒化物組成を個々に最適化することが、全体的なＣＭＯＳ性能（ＮＦＥＴとＰＦＥＴの組合せ）にとって有利である。
Ｃ）本発明の方法は、単一半導体チップ内のＮＦＥＴデバイスとＰＦＥＴデバイスのゲート酸窒化物の個々の最適化を実現するのに適応している。
前に説明したように、ＮＦＥＴデバイスとＰＦＥＴデバイスの両方の全体的な性能を最適化することができるように、ＮＦＥＴデバイスおよびＰＦＥＴデバイスのゲート誘電体層１８Ｎ／１８Ｐの個々の最適化を行うことが望ましい。本発明のいくつかの実施形態を以下で説明する。
図１０〜１５の実施形態において、基板１２のＰ型ドープＮＦＥＴ領域１４の上の低濃度窒化（lightly nitrided）ＮＦＥＴゲート誘電体層１８ＣおよびＮ型ドープＰＦＥＴ領域１６の上のより高濃度窒化（heavilynitrided）ＰＦＥＴゲート誘電体層１８Ｂの形成工程は、２つの別個のリソグラフィ・マスキング・ステップを使用して完全に分離されている。図１０〜１５において、同様な要素には、図６〜９に示した要素と同様な参照数字がついている。
図１０は、製造の初期段階における、本発明にしたがって製造されるデバイス１０を示す。デバイス１０は、シリコン半導体基板１２を含み、この基板１２は、Ｐ型ドープＮＦＥＴ領域１４とＮ型ドープＰＦＥＴ領域１６の両方を基板１２に含むように処理されている。
図１１の工程ステップ
（１ａａ）図１１は、ＮＦＥＴ領域１４およびＰＦＥＴ領域１６の上にゲート酸化物層１８Ｎ／１８Ｐをそれぞれ形成した後（図１２に示すようにレジスト・マスクＰＲ１を形成する前）の図１０のデバイス１０を示す。ゲート酸化物層１８Ｎ／１８Ｐを形成するために、好ましくは、薄い基礎（base）ゲート酸化物層１８Ｎ／１８Ｐ（ＳｉＯ２またはＳｉＯｘＮｙ）を成長する次のステップが行われた。
望ましい膜特性
薄い基礎ゲート酸化物層１８Ｎ／１８Ｐの物理厚さの望ましい範囲は、５Å〜１００Åの範囲内であり、この好ましい厚さは特定の用途に依存している。窒素の取込みによるゲート漏れ減少のために好ましい厚さは５Å〜２０Åである。
組成は、シリコン酸化物（ＳｉＯ２）から０％〜３０％の範囲の窒素のパーセンテージ（Ｎ％）を有するあるレベルの酸窒化物に及び、好ましい範囲は３〜１０％である。
炉（バッチ工程）
ガス：Ｏ２、ＮＯ、Ｎ２Ｏ、ＮＨ３または組合せ
温度範囲：６００℃〜１０００℃、７００℃〜８５０℃が好ましい
圧力：１０トル〜７６０トル（１３３０Ｐａ〜１０１０８０Ｐａ）
時間は５分から３時間であるが、好ましくは２０〜６０分、
または、（１ａａ）の代わりとして、以下で（１ａｂ）のステップを行う。
（１ａｂ）単一ウェハ急速加熱処理装置（ＲＴＰ）
ガス：Ｏ２、ＮＯ、Ｎ２Ｏ、ＮＨ３または組合せ
温度範囲：７００℃〜１１００℃、８００℃〜９５０℃が好ましい
圧力：１０トル〜７６０トル（１３３０Ｐａ〜１０１０８０Ｐａ）
時間は５秒から４００秒であるが、好ましくは１５〜３０秒。
第１のフォトリソグラフィ・ステップ−ＰＦＥＴまたはＮＦＥＴのゲート酸化物層を遮蔽するマスクを形成：
（１ｂ）図１２（図８の修正である）は、ゲート酸化物領域１８Ｎを覆うがＰＦＥＴ領域１６の上のゲート酸化物１８Ｐを露出させるように、標準的な遮蔽フォトレジスト（レジスト）・マスクＰＲ１を形成する工程の第２のステップを行った後の図１１のデバイス１０を示す。言い換えると、マスクＰＲ１は、ＮＦＥＴ領域１４の上の酸化物を覆うが、ＰＦＥＴ領域１６の上の酸化物１８Ｐを露出させる。すなわち、遮蔽レジスト・マスクＰＲ１は、ＮＦＥＴ領域１４の上のゲート酸化物層１８Ｎを覆い、ＰＦＥＴ領域１６の上のゲート酸化物１８Ｐの部分を露出されたままにしておく。
第１のゲート酸化物領域の窒化
（１ｃ）図１２は、また、ウェハ表面が露出されているＰＦＥＴ領域１６の上の図１１のゲート酸化物層１８Ｐの、窒素含有プラズマ１９Ｐによるプラズマ窒化の窒化中における図１１のデバイス１０を示す。他方で、レジスト・マスク層ＰＲ１は窒素プラズマ１９ＰがＮＦＥＴ領域１４の上の酸化物表面１８Ｎに到達するのを妨げるので、プラズマ１９Ｐは、ＮＦＥＴ領域１４の上のゲート酸化物層１８Ｎの窒化を生じさせない。ステップ（１ｃ）の処理パラメータは、次に説明する。
最初に低温プラズマ窒化を行う（フォトレジストＰＲ１を保護するために、高温工程を使用できない）。
望ましい膜特性
物理厚さ５Å〜１００Å、好ましい厚さは特定の用途に依存する。酸窒化物組成は、特定の用途に依存して、１〜３０％のＮ％の範囲にあり、５〜１５％が好ましい。
低温プラズマ窒化
プラズマ源：標準プラズマ発生器、しかし、好ましくは、ＲＦ（高周波）
窒素供給源ガス：好ましくはＮ２、しかし、ＮＯ、Ｎ２Ｏ、ＮＨ３が可能
キャリア・ガス：好ましくはＨｅまたはＡｒ、しかしＫｒも可能
温度：１５℃〜１００℃、好ましくは２５℃
圧力：１ミリトルから１トル（０．１３３Ｐａ〜１３３Ｐａ）、好ましくは１０ミリトルから２００ミリトル（１．３３Ｐａ〜２６．６Ｐａ）
５０Ｗから１０００Ｗのパワー、しかし、好ましくは１００Ｗから２００Ｗ
時間は５〜４００秒、しかし、好ましくは１５〜３０秒
（１ｄ）図１２の工程の結果が図１３に示され、ここで、ゲート酸化物層１８Ｐは、上述した上のステップ（１ｃ）で窒化されてゲート誘電体層１８Ｂに変換され、水平破線で陰影付けされたゲート誘電体層１８ＢはＮ型ドープＰＦＥＴ領域１６の上面の上のゲート酸化物層１８の比較的高濃度窒化によるゲート誘電体領域１８Ｂの形成を示しており、一方で、ゲート酸化物層１８Ｎは、図１１の終りの以前の状態のままで残っている。言い換えると、マスクＰＲ１を通して露出されている（例えば、ＰＦＥＴ）ＳｉＯ２領域１８Ｂは、プラズマ１９Ｐによって窒化されたが、一方で、レジスト・マスクＰＲ１で覆われた（例えば、ＮＦＥＴ）層１８Ｎは窒化から保護された。
第１のマスクを剥離
図１３は、また、レジスト・マスクＰＲ１が標準的なフォトレジスト剥離でデバイス１０から剥離された後の図１２のデバイス１０を示す。
第２のフォトリソグラフィ・ステップ−ＮＦＥＴまたはＰＦＥＴのゲート酸化物層を遮蔽するマスクを形成
（１ｅ）図１４は、今度は反対側の領域を覆って（例えば、ＰＦＥＴゲート誘電体層１８Ｂを覆い、ＮＦＥＴゲート酸化物層１８Ｎを露出させる）、ゲート誘電体領域１８Ｂの上に遮蔽レジスト・マスクＰＲ２を形成し、残りのＮＦＥＴゲート酸化物領域１８ＮをＮＦＥＴ領域１４の上に露出されたままするように、第２のフォトリソグラフィ・ステップを行った後の図１３のデバイス１０を示す。
第２のプラズマ窒化
（１ｆ）再び図１４を参照して、次のステップは、別のプラズマ窒化（プラズマ１９Ｎを含んだ窒素がＮＦＥＴ領域１４の上のＮＦＥＴゲート酸化物層１８Ｎの窒化を行って、それをゲート誘電体層１８Ｃ（図１５）に変換する第２のプラズマ窒化）を行うことであるが、工程中のこのステップは、遮蔽レジスト・マスクＰＲ２のために、ＰＦＥＴゲート誘電体層１８Ｂの窒化を行わない。
図１５は、デバイス１０のＮＦＥＴ／ＰＦＥＴ領域１４／１６のＮＦＥＴゲート誘電体層１８ＣおよびＰＦＥＴゲート誘電体層１８Ｂのために、窒素濃度および工程を個々に最適化することができるように、デバイス１０のＮＦＥＴ領域およびＰＦＥＴ領域を完全に分離する上述のシーケンスを使用した後の図１４のデバイス１０を示す。
２つのマスキング・ステップ（ＰＲ１／ＰＲ２）があり、順序は逆にすることができるので、高濃度窒化か低濃度窒化かどちらでも最初に行うことができる。
所望の膜特性
物理厚さ５Å〜１００Åの好ましい厚さは、特定の用途に依存し、ゲート漏れ電流減少が望ましい場合には、５Å〜２０Åが望ましい。
酸窒化物組成は、特定の用途に依存して、１〜３０％のＮ％の範囲にあり、５〜１５％が好ましい。
低温プラズマ窒化
プラズマ源：標準プラズマ発生器、しかし、好ましくは、ＲＦ（高周波）
窒素供給源ガス：好ましくはＮ２、しかし、ＮＯ、Ｎ２Ｏ、ＮＨ３が可能
キャリア・ガス：好ましくはＨｅまたはＡｒ、しかしＫｒも可能
温度：１５℃〜１００℃、好ましくは２５℃
圧力：１ミリトルから１トル（０．１３３Ｐａ〜１３３Ｐａ）、好ましくは１０ミリトルから２００ミリトル（１．３３Ｐａ〜２６．６Ｐａ）
５０Ｗから１０００Ｗのパワー、しかし、好ましくは１００から２００Ｗ
時間は５〜４００秒、しかし、好ましくは１５〜３０秒。
この特定の例では、ＰＦＥＴ領域への最初のプラズマ窒化１９Ｐの、ゲート酸化物層で表された工程条件は、ゲート酸化物層で表されたＮＦＥＴ工程１９Ｎよりも多くの窒素を導入するようなものである。ゲート酸化物層の窒化１９Ｐの工程のより高い窒素濃度は、より長い時間、より高いパワー、またはより低い圧力のような様々なパラメータによって実現することができる。
第２のマスクを剥離
（１ｇ）図１５に示すようにマスクＰＲ２を除去するレジスト剥離工程を行う。ここで、ゲート誘電体層１８Ｃは、上で説明したように以前により高濃度窒化されたＮ型ドープＰＦＥＴ領域１６の上でなく、Ｐ型ドープＮＦＥＴ領域１４の上面の上の低濃度窒化されたゲート酸化物層１８Ｎのゲート誘電体領域１８Ｃの窒化の結果を示すように点（ドット）で薄く陰影付けされた。
（１ｈ）トランジスタを形成するための通常の工程流れを続ける。例えば、図２６で示すようにポリシリコン・ゲート堆積を行う。
以下に見出される第２および第３の実施形態の説明は、基礎（ベース）酸化物およびプラズマ窒化の範囲は第１の実施形態と変わらないので、これらの比較的詳細でない説明を含む。
図１６〜１９を参照して説明するこの方法の場合には、図１０〜１５で示すような第１の実施形態の二重マスキング・ステップとは対照的に、単一リソグラフィ・マスキング・ステップを使用して、図１９に示すようにＮＦＥＴおよびＰＦＥＴの誘電体領域１８Ｄと１８Ｅが分離されている。
（２ａ）図１６を参照すると、第１の実施形態のステップ（１ａａ）またはステップ（１ａｂ）を参照して上で説明したように、薄い基礎ゲート酸化物層１８Ｎ／１８Ｐ（ＳｉＯ２またはＳｉＯｘＮｙ）が成長されている。
（２ｂ）ＮＦＥＴゲート酸化物１８Ｎである左部分を覆うフォトレジスト・マスクＰＲ３を使用し、ここで、図１９のゲート誘電体デバイス領域１８Ｄはより低濃度に窒化されるようになる（例えば、ＮＦＥＴ領域１４の上のゲート酸化物層１８Ｎを覆い、ＰＦＥＴ領域１６の上のゲート酸化物層１８Ｐを露出させる）。
（２ｃ）図１６を参照すると、図１９のより高濃度に窒化されたゲート誘電体１８ＥがＰＦＥＴ領域１６の上に形成されるために必要な窒素濃度の大部分および工程を含む、プラズマ１９Ｐによるマスクされた第１のプラズマ窒化が行われる。工程の詳細については上記を参照されたい。
（２ｄ）レジスト・マスクＰＲ３を剥離する。図１７は、マスクＰＲ３を除去した後の図１６のデバイス１０を示し、さらにゲート酸化物層１８ＰがＰＦＥＴ領域１６の上で高濃度に窒化されたゲート誘電体層１８Ｂを示す。
（２ｅ）図１８を参照すると、ゲート酸化物層１８Ｎと部分的に窒化されたＰＦＥＴゲート誘電体層１８Ｂの両方の中に窒化物に導入するように、プラズマ１９Ｎ’による追加（第２）のより低濃度のプラズマ窒化が行われる。このマスクされない第２のプラズマ窒化は、図１９に示すように、すでに低濃度に窒化されている窒化ゲート誘電体層１８Ｂ中の窒素濃度を高めて、ＰＦＥＴゲート誘電体層１８Ｅを最適化しかつＮＦＥＴ領域１４の上にＮＦＥＴゲート誘電体層１８Ｄを実現するのに必要なレベルに達する高濃度ドープＰＦＥＴゲート誘電体層１８Ｅを形成する。
もしくは、最初にマスクなしでより低濃度の窒化を行い、それから、ＮＦＥＴゲート誘電体層１８Ｄがマスクされている状態で、第２の窒化を行うことができる。
（２ｆ）トランジスタを形成するために工程流れの残りを続ける（例えば、ポリシリコン堆積）。
このシーケンスを使用することで、デバイス１０のＮＦＥＴ領域とＰＦＥＴ領域は分離されるが、より高濃度に窒化されたＮＦＥＴゲート誘電体層１８Ｅの窒素濃度は２つの窒化ステップの和であるので、完全とは言えない。このシーケンスは、第１の実施形態に比べてマスキング・ステップを節約する。
図２０から２３は、ＰＦＥＴ領域１６（またはＮＦＥＴ領域１４、説明の便宜上ＰＦＥＴ領域１６だけを示す）であり得る領域の窒化と組み合わせて、キャパシタ領域２４の上のキャパシタ誘電体層１８Ｆ（図９で示すように）に有用な高濃度窒化シリコン酸化物のための窒化を実現する工程を示す。キャパシタ誘電体層の望ましい特性は、単位面積当たりの高いキャパシタンス、低い漏れ、および高信頼性である。キャパシタは、トランジスタ伝導電流がないので、高移動度を必要としない。したがって、キャパシタが洩れ難くなり、かつ単位面積当たりにより高い容量密度を有するようになるように、膜の誘電率を最適化するのに必要なだけの窒素を添加することが望ましい。
工程シーケンスは次の通りである。
３ａ）上記で説明した実施形態のように、トランジスタ用の基礎酸化物１８Ｐ／１８Ｎ（ＮＦＥＴ領域およびＰＦＥＴ領域１４／１６）およびキャパシタ領域２４の基礎酸化物１８Ｋを成長する。これらの基礎酸化物１８Ｋおよび１８Ｐ／１８Ｎは、必要であれば、異なる酸化物厚さを有することができ、図２０および２１で示すように標準的な酸化および集積化シーケンスによって生成される。ここで、マスクＰＲ５で保護された左のキャパシタ領域２４の上のシリコン酸化物層１８Ｋの上にマスクＰＲ５がある状態で、プラズマ１９Ｐを用いたＰＦＥＴ領域１６の上の窒化は、窒化ゲート誘電体１８Ｂ（ＰＦＥＴ領域１６の上）を実現している。したがって、シリコン酸化物層１８Ｋは、この点で窒化のない状態のままになっている。
３ｂ）次に、図２２で示すように、トランジスタ領域の窒化ゲート誘電体層１８Ｂ、その他をマスクＰＲ６で覆うように、フォトリソグラフィ・マスキング・ステップが図２１のデバイスに対して行われる。保護された領域には、ＰＦＥＴ領域１６のゲート誘電体層１８ＢおよびＮＦＥＴ領域１４のゲート誘電体層１８Ｃ（この図には示されていない）がある。マスクＰＲ６は、酸化シリコン層１８Ｋがキャパシタ領域２４の上に露出されたままにする。
３ｃ）図２３は、図２２の開口したキャパシタ領域をプラズマ１９Ｎ’にさらした後の図２２のデバイス１０を示し、このプラズマ１９Ｎ’は、図２３のキャパシタ誘電体層１８Ｆを適切な窒素濃度に窒化する。移動度は問題でなく、漏れとキャパシタンスだけが最適化されればよいので、一般に、この濃度は、トランジスタ（ＮＦＥＴおよびＰＦＥＴ）領域よりも高濃度である。
ＮＦＥＴデバイスまたはＰＦＥＴデバイスのような様々なデバイス領域で選択的最適化プラズマ窒化を必要とするか、または選択的最適化プラズマ窒化から恩恵を受ける、どんな高Ｋゲート誘電体（ＨｆＯ２、ＨｆＳｉＯ２、ＺｒＯ２、その他）の集積化にも、これらの実施形態のどれでも応用することができる。
図２４（ａ）は、本発明および従来技術に従ったインバータ回路（図示のように接続されたＮＦＥＴおよびＰＦＥＴデバイス）の平面図を示す。
図２４（ｂ）は、図２４の陰影付け部分の凡例を示す。
図２４（ｃ）は、図２４のデバイスの概略回路図である。
図２４（ａ）を参照すると、そのような回路（インバータはすべてのＣＭＯＳ回路の構成要素である）のデバイスのゲート酸化物の組成を調べることによって、当業者にはよく知られている分析技術を使用してＮＦＥＴ領域１４の上のゲート誘電体層の窒素濃度がＰＦＥＴ領域１６の上のゲート誘電体層の窒素濃度と同じであるかどうかを容易に決定することができる。
標準のゲート誘電体集積化シーケンスは、結果として、ＮＦＥＴ領域およびＰＦＥＴ領域に同じ窒素濃度を生じさせる。
本発明は、ＮＦＥＴおよびＰＦＥＴのゲート誘電体層のゲート誘電体に異なる窒素濃度を与え、このことは有利であり、また本発明はそのような構成を実現する方法を提供する。
図２５は、ＮＦＥＴ領域１４およびＰＦＥＴ領域１６の各々のゲート誘電体層１８Ａの上にゲート電極３０／３２を形成し、それに続いてデバイス１０のＮＦＥＴ領域１４およびＰＦＥＴ領域１６の各々に自己整合ソース領域Ｓおよびドレイン領域Ｄを形成した後の、Khare等の公開特許出願の教示に似ている図９のデバイス１０を示す。Khare等の公開出願によって教示された内容の重要な特徴は、ゲート誘電体厚さおよび窒素濃度はＮＦＥＴとＰＦＥＴの両方のデバイス領域で同じであり、したがって２つのデバイスのうちの一方にとっては最適でないということである。
図２６は、ＮＦＥＴ領域１４のＮＦＥＴゲート誘電体層１８Ｄの上のゲート電極４０およびＰＦＥＴ領域１６を覆うＰＦＥＴゲート誘電体層１８Ｅの上のゲート電極４２を形成し、それに続いて、デバイス１０のＮＦＥＴ領域１４およびＰＦＥＴ領域１６の各々に自己整合ソース領域Ｓおよびドレイン領域Ｄを形成した後の、本発明に従った図１９のデバイスを示す。ゲート誘電体厚さは両方の領域で実質的に同じであるが、物理厚さが異なっている米国特許第６，５４１，３９５号のTrivediのデバイスと対照的に、窒素濃度は、ＮＦＥＴとＰＦＥＴとで異なっている。
図２７は、ＣＭＯＳ集積回路を共に形成するＮＦＥＴデバイスとＰＦＥＴデバイスを最適化する際のトレードオフをまとめて示す表である。窒素濃度の縦列（カラム）は、ＮＦＥＴおよびＰＦＥＴのゲート誘電体の設計、ゲート漏れへの影響、およびＮＦＥＴおよびＰＦＥＴの移動度の組合せを実証する試料領域の窒素濃度である。ゲート漏れは、集積回路の電力損失の重要な部分である。ＮＦＥＴおよびＰＦＥＴの移動度の組合せは、全体的なＣＭＯＳ集積回路性能を評価するために使用することができる尺度である。ゲート漏れは重要であるが、最適化すべき優先パラメータは最後の列であり、その最後の列は、ＮＦＥＴおよびＰＦＥＴの移動度の組合せでおおかた決定される全体的なＣＭＯＳ回路性能である。
行Ａは、ＮＦＥＴとＰＦＥＴの両方について、純粋ＳｉＯ２ゲート誘電体である。窒素はないので、ゲート漏れは許容できないほどに高い(−)。純粋ＳｉＯ２は、ＣＭＯＳ技術の初めからゲート誘電体として使用されているので、参照標準として扱われている（ｏ）。
行ＢおよびＣは、従来技術方法で実現された異なるレベルの窒素濃度を表す。ＮＦＥＴおよびＰＦＥＴのゲート誘電体の窒素濃度は、両方が同時に生成されるので、同じである。ＮＦＥＴデバイスとＰＦＥＴデバイスの両方の窒素濃度を行ＢからＣに増加すると、ゲート漏れが減少するが、ＮＦＥＴ移動度を劣化させるという不利益がある。
行Ｄは、本発明を使用して実現されたデバイス構成を表す。ここで説明したようにＮＦＥＴおよびＰＦＥＴのゲート誘電体を個々に窒化することによって、両方のデバイスの移動度を別々に最適化し、かつ行Ｄの最後の列に＋で示される最高の可能な全体的ＣＭＯＳデバイス性能を実現することが可能である。これは、行ＢおよびＣの従来技術では実現されない。
本発明は、上の特定の実施形態の点から説明したが、本発明は、添付の特許請求の範囲の精神および範囲内で、修正物で実施することができること、すなわち、本発明の精神および範囲から逸脱することなしに、形態および細部の変化物を作ることができることを、当業者は認めるであろう。例えば、好ましい作業モードとして上で説明した低温プラズマ窒化およびフォトレジスト・ソフトマスクの代わりに、ハードマスクの適切な選択と共により高温の熱窒化を使用することができる。したがって、すべてのそのような変化物は、本発明の範囲内に入り、本発明は、特許請求の範囲の内容を含む。
酸窒化物を形成する遠隔プラズマ窒化（ＲＰＮ）工程を使用するとき、処理の継続時間の増加と共にゲート漏れ電流がどのように減少するかを示す図である。 プラズマ窒化がＰＦＥＴデバイスおよびＮＦＥＴデバイスの駆動電流にどのように異なった影響を及ぼすかの例を示す図である。 プラズマ窒化がＰＦＥＴデバイスおよびＮＦＥＴデバイスの駆動電流にどのように異なった影響を及ぼすかの例を示す図である。 プラズマ窒化がＰＦＥＴデバイスおよびＮＦＥＴデバイスの駆動電流にどのように異なった影響を及ぼすかの他の例を示す図である。 プラズマ窒化がＰＦＥＴデバイスおよびＮＦＥＴデバイスの駆動電流にどのように異なった影響を及ぼすかの他の例を示す図である。 概略概念図であり、図９に示すように、図２４の線Ａ−Ａ’およびＢ−Ｂ’に沿った、シリコン基板に形成された半導体デバイスのＰＦＥＴおよびＮＦＥＴ領域である２つの並置された断面が示されており、ゲート誘電体集積化の標準的な一連の処理ステップが、最も薄いゲート誘電体層を有する高性能トランジスタに同じＰＦＥＴおよびＮＦＥＴ酸窒化物ゲート誘電体をもたらす方法を示す従来技術工程の１つのステップを示している。 概略概念図であり、図９に示すように、図２４の線Ａ−Ａ’およびＢ−Ｂ’に沿った、シリコン基板に形成された半導体デバイスのＰＦＥＴおよびＮＦＥＴ領域である２つの並置された断面が示されており、ゲート誘電体集積化の標準的な一連の処理ステップが、最も薄いゲート誘電体層を有する高性能トランジスタに同じＰＦＥＴおよびＮＦＥＴ酸窒化物ゲート誘電体をもたらす方法を示す従来技術工程の１つのステップを示している。 概略概念図であり、図９に示すように、図２４の線Ａ−Ａ’およびＢ−Ｂ’に沿った、シリコン基板に形成された半導体デバイスのＰＦＥＴおよびＮＦＥＴ領域である２つの並置された断面が示されており、ゲート誘電体集積化の標準的な一連の処理ステップが、最も薄いゲート誘電体層を有する高性能トランジスタに同じＰＦＥＴおよびＮＦＥＴ酸窒化物ゲート誘電体をもたらす方法を示す従来技術工程の１つのステップを示している。 概略概念図であり、図２４の線Ａ−Ａ’およびＢ−Ｂ’に沿った、シリコン基板に形成された半導体デバイスのＰＦＥＴおよびＮＦＥＴ領域である２つの並置された断面が示されており、ゲート誘電体集積化の標準的な一連の処理ステップが、最も薄いゲート誘電体層を有する高性能トランジスタに同じＰＦＥＴおよびＮＦＥＴ酸窒化物ゲート誘電体をもたらす方法を示す従来技術工程の１つのステップを示している。 本発明の第１の実施形態に従った工程を示す図であり、一方でＮＦＥＴゲート誘電体層を、他方でＰＦＥＴゲート誘電体層を形成するステップは、２つの別個のリソグラフィ・マスキング・ステップを使用して完全に分離される。 本発明の第１の実施形態に従った工程を示す図であり、一方でＮＦＥＴゲート誘電体層を、他方でＰＦＥＴゲート誘電体層を形成するステップは、２つの別個のリソグラフィ・マスキング・ステップを使用して完全に分離される。 本発明の第１の実施形態に従った工程を示す図であり、一方でＮＦＥＴゲート誘電体層を、他方でＰＦＥＴゲート誘電体層を形成するステップは、２つの別個のリソグラフィ・マスキング・ステップを使用して完全に分離される。 本発明の第１の実施形態に従った工程を示す図であり、一方でＮＦＥＴゲート誘電体層を、他方でＰＦＥＴゲート誘電体層を形成するステップは、２つの別個のリソグラフィ・マスキング・ステップを使用して完全に分離される。 本発明の第１の実施形態に従った工程を示す図であり、一方でＮＦＥＴゲート誘電体層を、他方でＰＦＥＴゲート誘電体層を形成するステップは、２つの別個のリソグラフィ・マスキング・ステップを使用して完全に分離される。 本発明の第１の実施形態に従った工程を示す図であり、一方でＮＦＥＴゲート誘電体層を、他方でＰＦＥＴゲート誘電体層を形成するステップは、２つの別個のリソグラフィ・マスキング・ステップを使用して完全に分離される。 本発明の第２の実施形態に従った工程を示す図である。 本発明の第２の実施形態に従った工程を示す図である。 本発明の第２の実施形態に従った工程を示す図である。 本発明の第２の実施形態に従った工程を示す図であり、図１０〜１５で示すような第１の実施形態の二重マスキング・ステップと対照的に、単一リソグラフィ・マスキング・ステップを使用する工程で形成された、分離されたＮＦＥＴとＰＦＥＴのゲート誘電体領域がある。 本発明の第３の実施形態に従った工程を示す図であり、デバイスのキャパシタ領域のキャパシタ誘電体層として有用な高窒化シリコン酸化物の層を生成する窒化を行う工程が、図示の便宜のために１つだけが示されているＰＦＥＴ領域またはＮＦＥＴ領域であり得るデバイスの他の領域の窒化と組み合わせられている。 本発明の第３の実施形態に従った工程を示す図であり、デバイスのキャパシタ領域のキャパシタ誘電体層として有用な高窒化シリコン酸化物の層を生成する窒化を行う工程が、図示の便宜のために１つだけが示されているＰＦＥＴ領域またはＮＦＥＴ領域であり得るデバイスの他の領域の窒化と組み合わせられている。 本発明の第３の実施形態に従った工程を示す図であり、デバイスのキャパシタ領域のキャパシタ誘電体層として有用な高窒化シリコン酸化物の層を生成する窒化を行う工程が、図示の便宜のために１つだけが示されているＰＦＥＴ領域またはＮＦＥＴ領域であり得るデバイスの他の領域の窒化と組み合わせられている。 本発明の第３の実施形態に従った工程を示す図であり、デバイスのキャパシタ領域のキャパシタ誘電体層として有用な高窒化シリコン酸化物の層を生成する窒化を行う工程が、図示の便宜のために１つだけが示されているＰＦＥＴ領域またはＮＦＥＴ領域であり得るデバイスの他の領域の窒化と組み合わせられている。 本発明および従来技術に従ったインバータ回路（図示のように接続されたＮＦＥＴおよびＰＦＥＴのデバイス）を示す平面図および概略回路図である。 ＮＦＥＴ領域およびＰＦＥＴ領域の各々のゲート誘電体層の上にゲート電極を形成し、それに続いて、デバイスのＮＦＥＴ領域およびＰＦＥＴ領域の各々に自己整合ソース領域およびドレイン領域を形成した後の、図１３の従来技術デバイスに沿った断面図である。 ＮＦＥＴ領域およびＰＦＥＴ領域の各々のゲート誘電体層の上にゲート電極を形成し、それに続いて、デバイスのＮＦＥＴ領域およびＰＦＥＴ領域の各々に自己整合ソース領域およびドレイン領域を形成した後の、本発明に従った図１９のデバイスを示す図である。 ＣＭＯＳデバイスのＮＦＥＴ領域対ＰＦＥＴ領域に対するゲート誘電体層の異なる程度の窒化の効果をまとめて示す表である。
符号の説明
１０ デバイス
１２ 基板
１４ Ｐ型ドープＮＦＥＴ領域
１６ Ｎ型ドープＰＦＥＴ領域
１８Ｎ ＮＦＥＴのゲート酸化物層
１８Ｐ ＰＦＥＴのゲート酸化物層
ＰＲ１ 遮蔽レジスト・マスク
ＰＲ２ 遮蔽レジスト・マスク
ＰＲ３ 遮蔽レジスト・マスク
ＰＲ５ 遮蔽レジスト・マスク
ＰＲ６ 遮蔽レジスト・マスク
１９Ｐ 窒素含有プラズマ
１９Ｎ’ 窒素含有プラズマ
１８Ｂ 窒化ＰＦＥＴゲート誘電体層
１８Ｄ 窒化ＮＦＥＴゲート誘電体層
１８Ｅ 高濃度ドープＰＦＥＴゲート誘電体
１８Ｃ 低濃度窒化ＮＦＥＴゲート誘電体層
１８Ｋ シリコン酸化物層
１８Ｆ キャパシタ誘電体
Ｓ ソース
Ｄ ドレイン
４０ ゲート電極
４２ ゲート電極

Claims (20)

  1. 半導体基板に形成されたＰＦＥＴ領域およびＮＦＥＴ領域を有するＣＭＯＳ半導体材料を形成する方法であって、前記ＰＦＥＴ領域はＰＦＥＴゲート誘電体層で覆われ、前記ＮＦＥＴ領域はＮＦＥＴゲート誘電体層で覆われ、そのＰＦＥＴゲート誘電体層およびＮＦＥＴゲート誘電体層は異なる窒化の程度を有するシリコン酸化物で構成されたものであり、
    シリコン基板にＰＦＥＴ領域およびＮＦＥＴ領域を準備するステップと、
    前記ＰＦＥＴ領域の上にＰＦＥＴゲート酸化物層を、さらに前記ＮＦＥＴ領域の上にＮＦＥＴゲート酸化物層を形成するステップと、
    前記ＰＦＥＴ領域の上の前記ＰＦＥＴゲート酸化物層の窒化を行って、前記ＰＦＥＴ領域の上の前記ＰＦＥＴゲート誘電体層中に第１の濃度レベルの窒素原子を有する、前記ＰＦＥＴ領域の上の前記ＰＦＥＴゲート誘電体層を形成するステップと、
    前記ＮＦＥＴゲート酸化物層の窒化を行って、前記ＮＦＥＴ領域の上の前記ＮＦＥＴゲート誘電体層を形成するステップであって、それによって、前記ＮＦＥＴゲート誘電体層中のＮＦＥＴの窒素原子濃度レベルが、前記ＰＦＥＴゲート誘電体層中のＰＦＥＴの窒素原子濃度レベルと異なっているステップと、
    を含む方法。
  2. 前記ＰＦＥＴゲート酸化物層の窒化を始める前に前記ＮＦＥＴ領域の上にＮＦＥＴマスクを形成し、次に、前記ＰＦＥＴゲート酸化物層のＰＦＥＴゲート誘電体の窒化を行い、その直後に前記ＮＦＥＴマスクを除去するステップと、
    前記ＮＦＥＴゲート酸化物層の窒化を始める前に前記ＰＦＥＴ領域の上にＰＦＥＴマスクを形成し、次に、前記ＮＦＥＴゲート酸化物層のＮＦＥＴゲート誘電体の窒化を行い、その直後に前記ＰＦＥＴマスクを除去するステップとを、一方が他方に先行する状態で行うことを含む、請求項１に記載の方法。
  3. 窒化を始める前に前記ＮＦＥＴ領域および前記ＰＦＥＴ領域のうちの一方の上
    に単一マスクを形成して、前記領域のうちの他方をマスクされていない領域として残し、前記マスクされていない領域のゲート誘電体の窒化を行い、その直後に、前記単一マスクを除去するステップと、
    ゲート誘電体の窒化を前記ＮＦＥＴ領域と前記ＰＦＥＴ領域の両方に行って、等しい濃度の窒素を前記ＮＦＥＴゲート酸化物層および前記ＰＦＥＴゲート酸化物層に追加するステップとを、一方が他方に先行する状態で行うことを含む、請求項１に記載の方法。
  4. キャパシタ領域のキャパシタ誘電体層の窒化を始める前に前記ＮＦＥＴ領域および前記ＰＦＥＴ領域の上にキャパシタ誘電体マスクを形成し、次に、前記キャパシタ誘電体層のキャパシタ誘電体の窒化を行い、その直後に、前記キャパシタ誘電体マスクを除去するステップと、
    前記ＮＦＥＴ領域および前記ＰＦＥＴ領域の前記ゲート酸化物層の窒化を始める前に以前に形成されたキャパシタ領域の上にＦＥＴマスクを形成し、次に、前記ゲート酸化物層のＦＥＴゲート誘電体の窒化を行い、その直後に、前記ＦＥＴマスクを除去するステップとを、一方が他方に先行する状態で行うことを含む、請求項１に記載の方法。
  5. 前記ＮＦＥＴ領域の上の前記ＮＦＥＴゲート誘電体層での窒化よりも、前記ＰＦＥＴ領域の上の前記ＰＦＥＴゲート誘電体層でより多くの窒化を行うことを含む、請求項１に記載の方法。
  6. 前記ＮＦＥＴ領域の上の前記ＮＦＥＴゲート誘電体層での窒化よりも、前記ＰＦＥＴ領域の上の前記ＰＦＥＴゲート誘電体層でより多くの窒化を行うことを含む、請求項２に記載の方法。
  7. 前記ＮＦＥＴ領域の上の前記ＮＦＥＴゲート誘電体層での窒化よりも、前記ＰＦＥＴ領域の上の前記ＰＦＥＴゲート誘電体層でより多くの窒化を行うことを含む、請求項３に記載の方法。
  8. 前記ＮＦＥＴ領域の上の前記ＮＦＥＴゲート誘電体層での窒化よりも、前記ＰＦＥＴ領域の上の前記ＰＦＥＴゲート誘電体層でより多くの窒化を行うことを含む、請求項４に記載の方法。
  9. 半導体基板に形成されたＰＦＥＴ領域およびＮＦＥＴ領域を有するＣＭＯＳ半導体材料を形成する方法であって、前記ＰＦＥＴ領域はＰＦＥＴゲート誘電体層で覆われ、前記ＮＦＥＴ領域はＮＦＥＴゲート誘電体層で覆われ、そのＰＦＥＴゲート誘電体層およびＮＦＥＴゲート誘電体層はシリコン酸化物およびそれの異なる程度の窒化で構成されたものであり、
    シリコン基板にＰＦＥＴ領域およびＮＦＥＴ領域を準備するステップと、
    前記ＰＦＥＴ領域の上にＰＦＥＴゲート酸化物層を、さらに前記ＮＦＥＴ領域の上にＮＦＥＴゲート酸化物層を形成するステップと、
    前記ＰＦＥＴ領域の上の前記ＰＦＥＴゲート酸化物層の窒化を行って、前記ＰＦＥＴ領域の上の前記ＰＦＥＴゲート誘電体層中に第１の濃度レベルの窒素原子を有する、前記ＰＦＥＴ領域の上の前記ＰＦＥＴゲート誘電体層を形成するステップと、
    前記ＮＦＥＴゲート酸化物層の窒化を行って、前記ＮＦＥＴ領域の上の前記ＮＦＥＴゲート誘電体層を形成するステップであって、それによって、前記ＮＦＥＴゲート誘電体層中のＮＦＥＴの窒素原子濃度レベルが、前記ＰＦＥＴゲート誘電体層中の窒素原子の前記第１の濃度レベルよりも小さく、さらに、
    前記ＮＦＥＴゲート誘電体層および前記ＰＦＥＴゲート誘電体層が同じ厚さであるステップと、
    を含む方法。
  10. 前記ＰＦＥＴゲート酸化物層の窒化を始める前に前記ＮＦＥＴ領域の上にＮＦＥＴマスクを形成し、次に、前記ＰＦＥＴゲート酸化物層のＰＦＥＴゲート誘電体の窒化を行い、その直後に前記ＮＦＥＴマスクを除去するステップと、
    前記ＮＦＥＴゲート酸化物層の窒化を始める前に前記ＰＦＥＴ領域の上にＰＦＥＴマスクを形成し、次に、前記ＮＦＥＴゲート酸化物層のＮＦＥＴゲート誘電体の窒化を行い、その直後に前記ＰＦＥＴマスクを除去するステップと、
    窒化を始める前に前記ＮＦＥＴ領域および前記ＰＦＥＴ領域のうちの一方の上に単一マスクを形成して、前記領域のうちの他方をマスクされていない領域として残し、前記マスクされていない領域のゲート誘電体の窒化を行い、その直後に、前記単一マスクを除去するステップと、
    ゲート誘電体の窒化を前記ＮＦＥＴ領域と前記ＰＦＥＴ領域の両方に行って、等しい濃度の窒素を前記ＮＦＥＴゲート酸化物層および前記ＰＦＥＴゲート酸化物層に追加し、その結果として生じる全窒素含有量が前記ＰＦＥＴゲート酸化物層でより高くなるステップと、を一方が他方に先行する状態で行うことを含む、請求項９に記載の方法。
  11. キャパシタ誘電体領域のキャパシタ誘電体層の窒化を始める前に前記ＮＦＥＴ領域および前記ＰＦＥＴ領域の上にキャパシタ誘電体マスクを形成し、次に、前記キャパシタ誘電体層のキャパシタ誘電体の窒化を行い、その直後に、前記キャパシタ誘電体マスクを除去するステップと、
    前記ＮＦＥＴ領域の前記ゲート酸化物層および前記ＰＦＥＴ領域の前記ゲート酸化物層の前記窒化を始める前に前記キャパシタ誘電体領域の上にＦＥＴマスクを形成し、次に、前記ゲート酸化物層のＦＥＴゲート誘電体の窒化を行い、その直後に、前記ＦＥＴマスクを除去するステップとを、一方が他方に先行する状態で行うことを含む、請求項９に記載の方法。
  12. 前記ＮＦＥＴ領域の上の前記ＮＦＥＴゲート誘電体層での窒化よりも、前記ＰＦＥＴ領域の上の前記ＰＦＥＴゲート誘電体層でより多くの窒化を行うことを含む、請求項９に記載の方法。
  13. 前記窒化の工程が、マスキング材料が耐えることができる最高温度よりも下の温度で行われる、請求項１に記載の方法。
  14. 前記窒化の工程が、マスキング材料が耐えることができる最高温度よりも下の温度で行われる、請求項２に記載の方法。
  15. 前記窒化の工程が、マスキング材料が耐えることができる最高温度よりも下の温度で行われる、請求項３に記載の方法。
  16. 前記窒化の工程が、マスキング材料が耐えることができる最高温度よりも下の温度で行われる、請求項４に記載の方法。
  17. 前記窒化の工程が、マスキング材料が耐えることができる溶解最高温度よりも下の温度で行われる、請求項５に記載の方法。
  18. 前記窒化の工程が、マスキング材料が耐えることができる最高温度よりも下の温度で行われる、請求項６に記載の方法。
  19. 前記窒化の工程が、マスキング材料が耐えることができる最高温度よりも下の温度で行われる、請求項７に記載の方法。
  20. 半導体基板に形成されたＰＦＥＴ領域およびＮＦＥＴ領域を有するＣＭＯＳ半導体デバイスであって、前記ＰＦＥＴ領域はＰＦＥＴゲート誘電体層で覆われ、前記ＮＦＥＴ領域はＮＦＥＴゲート誘電体層で覆われ、そのＰＦＥＴゲート誘電体層およびＮＦＥＴゲート誘電体層はシリコン酸化物およびそれの異なる程度の窒化で構成され、
    前記ＰＦＥＴ領域および前記ＮＦＥＴ領域を有するシリコン基板と、
    前記ＰＦＥＴ領域の上のＰＦＥＴゲート誘電体層および前記ＮＦＥＴ領域の上のＮＦＥＴゲート誘電体層と、を備え、
    前記ＰＦＥＴゲート誘電体層および前記ＮＦＥＴゲート誘電体層が異なるレベルの窒化を有し、それによって、前記ＰＦＥＴ領域の上の前記ＰＦＥＴゲート誘電体層中のＰＦＥＴの窒素原子濃度レベルが、前記ＮＦＥＴゲート誘電体層中のＮＦＥＴの窒素原子濃度レベルと異なっているＣＭＯＳ半導体デバイス。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313769A (ja) * 2005-05-06 2006-11-16 Renesas Technology Corp 半導体装置およびその製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7291568B2 (en) * 2003-08-26 2007-11-06 International Business Machines Corporation Method for fabricating a nitrided silicon-oxide gate dielectric
US7138691B2 (en) * 2004-01-22 2006-11-21 International Business Machines Corporation Selective nitridation of gate oxides
US7381619B2 (en) * 2004-04-27 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dual work-function metal gates
US7297586B2 (en) * 2005-01-26 2007-11-20 Freescale Semiconductor, Inc. Gate dielectric and metal gate integration
US7214631B2 (en) * 2005-01-31 2007-05-08 United Microelectronics Corp. Method of forming gate dielectric layer
US20060175659A1 (en) * 2005-02-07 2006-08-10 International Business Machines Corporation A cmos structure for body ties in ultra-thin soi (utsoi) substrates
CN100369209C (zh) * 2005-02-21 2008-02-13 联华电子股份有限公司 形成栅介电层的方法
GB2440467B (en) * 2005-04-29 2009-11-25 Advanced Micro Devices Inc A semiconductor device having a gate dielectric of different blocking characteristics
DE102005020058B4 (de) * 2005-04-29 2011-07-07 Globalfoundries Inc. Herstellungsverfahren für ein Halbleiterbauelement mit Gatedielektrika mit unterschiedlichen Blockiereigenschaften
US7544533B2 (en) * 2006-01-09 2009-06-09 Aptina Imaging Corporation Method and apparatus for providing an integrated circuit having p and n doped gates
US7550986B2 (en) * 2006-04-27 2009-06-23 Infineon Technologies Ag Semiconductor wafer having a dielectric reliability test structure, integrated circuit product and test method
JP2009044051A (ja) * 2007-08-10 2009-02-26 Panasonic Corp 半導体装置及びその製造方法
KR101486425B1 (ko) * 2008-11-19 2015-01-27 삼성전자주식회사 듀얼 게이트 반도체 장치의 제조방법
US8329525B2 (en) 2010-10-04 2012-12-11 Stmicroelectronics, Inc. Method for fabricating at least three metal-oxide semiconductor transistors having different threshold voltages
FR2965660A1 (fr) * 2010-10-04 2012-04-06 St Microelectronics Crolles 2 Procédé de fabrication d'au moins trois transistors présentant trois tensions de seuil différentes
US9059315B2 (en) 2013-01-02 2015-06-16 International Business Machines Corporation Concurrently forming nFET and pFET gate dielectric layers
JP2014229801A (ja) * 2013-05-23 2014-12-08 キヤノン株式会社 固体撮像装置、固体撮像装置の製造方法及び撮像システム
US9177868B2 (en) 2014-03-28 2015-11-03 International Business Machines Corporation Annealing oxide gate dielectric layers for replacement metal gate field effect transistors
US10593600B2 (en) 2016-02-24 2020-03-17 International Business Machines Corporation Distinct gate stacks for III-V-based CMOS circuits comprising a channel cap
US10062693B2 (en) * 2016-02-24 2018-08-28 International Business Machines Corporation Patterned gate dielectrics for III-V-based CMOS circuits
JP2018088495A (ja) * 2016-11-29 2018-06-07 キヤノン株式会社 半導体装置および半導体装置の製造方法
IT202100007583A1 (it) 2021-03-29 2022-09-29 Freni Brembo Spa Corpo pinza e pinza freno con detto corpo

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09115844A (ja) * 1995-08-10 1997-05-02 Matsushita Electric Ind Co Ltd 不純物の導入方法
JPH104145A (ja) * 1996-06-18 1998-01-06 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH118317A (ja) * 1997-06-13 1999-01-12 Sony Corp 半導体装置およびその製造方法
JPH1168052A (ja) * 1997-07-28 1999-03-09 United Microelectron Corp 集積回路の製造方法
JPH11162971A (ja) * 1997-11-27 1999-06-18 Sony Corp 酸化膜の形成方法及びｐ形半導体素子の製造方法
JP2002334939A (ja) * 2001-05-10 2002-11-22 Fujitsu Ltd 半導体装置及びその製造方法
JP2003133550A (ja) * 2001-07-18 2003-05-09 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003197767A (ja) * 2001-12-21 2003-07-11 Toshiba Corp 半導体装置及びその製造方法
JP2004288886A (ja) * 2003-03-24 2004-10-14 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3830541B2 (ja) * 1993-09-02 2006-10-04 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5596218A (en) * 1993-10-18 1997-01-21 Digital Equipment Corporation Hot carrier-hard gate oxides by nitrogen implantation before gate oxidation
US5880040A (en) * 1996-04-15 1999-03-09 Macronix International Co., Ltd. Gate dielectric based on oxynitride grown in N2 O and annealed in NO
US6110842A (en) * 1996-06-07 2000-08-29 Texas Instruments Incorporated Method of forming multiple gate oxide thicknesses using high density plasma nitridation
US6048769A (en) * 1997-02-28 2000-04-11 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
US6093661A (en) 1999-08-30 2000-07-25 Micron Technology, Inc. Integrated circuitry and semiconductor processing method of forming field effect transistors
US6458663B1 (en) * 2000-08-17 2002-10-01 Micron Technology, Inc. Masked nitrogen enhanced gate oxide
JP2002208593A (ja) * 2001-01-11 2002-07-26 Tokyo Electron Ltd シリコン酸窒化膜形成方法
US6893979B2 (en) 2001-03-15 2005-05-17 International Business Machines Corporation Method for improved plasma nitridation of ultra thin gate dielectrics
US6773999B2 (en) * 2001-07-18 2004-08-10 Matsushita Electric Industrial Co., Ltd. Method for treating thick and thin gate insulating film with nitrogen plasma
US6642156B2 (en) 2001-08-01 2003-11-04 International Business Machines Corporation Method for forming heavy nitrogen-doped ultra thin oxynitride gate dielectrics
US6451662B1 (en) 2001-10-04 2002-09-17 International Business Machines Corporation Method of forming low-leakage on-chip capacitor
US20030082884A1 (en) 2001-10-26 2003-05-01 International Business Machine Corporation And Kabushiki Kaisha Toshiba Method of forming low-leakage dielectric layer
KR100400323B1 (ko) * 2001-11-01 2003-10-01 주식회사 하이닉스반도체 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법
KR20030044394A (ko) 2001-11-29 2003-06-09 주식회사 하이닉스반도체 듀얼 게이트절연막을 구비한 반도체소자의 제조 방법
US6649538B1 (en) * 2002-10-09 2003-11-18 Taiwan Semiconductor Manufacturing Co. Ltd. Method for plasma treating and plasma nitriding gate oxides

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09115844A (ja) * 1995-08-10 1997-05-02 Matsushita Electric Ind Co Ltd 不純物の導入方法
JPH104145A (ja) * 1996-06-18 1998-01-06 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH118317A (ja) * 1997-06-13 1999-01-12 Sony Corp 半導体装置およびその製造方法
JPH1168052A (ja) * 1997-07-28 1999-03-09 United Microelectron Corp 集積回路の製造方法
JPH11162971A (ja) * 1997-11-27 1999-06-18 Sony Corp 酸化膜の形成方法及びｐ形半導体素子の製造方法
JP2002334939A (ja) * 2001-05-10 2002-11-22 Fujitsu Ltd 半導体装置及びその製造方法
JP2003133550A (ja) * 2001-07-18 2003-05-09 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003197767A (ja) * 2001-12-21 2003-07-11 Toshiba Corp 半導体装置及びその製造方法
JP2004288886A (ja) * 2003-03-24 2004-10-14 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313769A (ja) * 2005-05-06 2006-11-16 Renesas Technology Corp 半導体装置およびその製造方法
JP4704101B2 (ja) * 2005-05-06 2011-06-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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