KR100819069B1 - 동일 반도체 칩 내의 ｐｍｏｓ 및 ｎｍｏｓ트랜지스터의얇은 게이트 유전체를 개별적으로 최적화하는 방법 및 이에의해 제조된 장치 - Google Patents

동일 반도체 칩 내의 ｐｍｏｓ 및 ｎｍｏｓ트랜지스터의얇은 게이트 유전체를 개별적으로 최적화하는 방법 및 이에의해 제조된 장치 Download PDF

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Abstract

반도체 기판(12) 상에 형성되어 있는 PFET(16) 영역과 NFET(14) 영역을 갖는 CMOS 반도체(10) 재료를 형성하는 방법이 제공되며, PFET(16) 영역은 PFET(16) 게이트 유전체층으로 덮여 있고 NFET(14) 영역은 NFET(14) 게이트 유전체층으로 덮여 있으며, 이들 게이트 유전체층은 실리콘 산화물로 이루어져 있고 그의 질화(18D 및 18E) 정도가 서로 다르다. 이 방법은 PFET(16) 영역 및 NFET(14) 영역을 갖는 실리콘 기판(12)을 제공하고, PFET 영역 상부에 PFET 게이트 산화물층을 형성하고 NFET 영역 상부에 NFET 게이트 산화물층을 형성한다. 이 방법은 PFET 영역 상부의 PFET 게이트 유전체층에서 제1 질소 원자 농도 레벨을 갖는 PFET 영역 상부의 PFET 게이트 유전체층(42)을 형성하기 위해 PFET 영역 상부의 PFET 게이트 산화물층의 질화를 제공한다. 이 방법은 제1 농도 레벨과 다른 질소 원자 농도 레벨을 갖는 NFET 영역 상부의 NFET 게이트 유전체층(40)을 형성하기 위해 NFET 게이트 산화물층의 질화를 제공한다. NFET 게이트 유전체층(40) 및 PFET 게이트 유전체층(42)은 동일한 두께를 가질 수 있다.

Description

동일 반도체 칩 내의 ＰＭＯＳ 및 ＮＭＯＳ트랜지스터의 얇은 게이트 유전체를 개별적으로 최적화하는 방법 및 이에 의해 제조된 장치{METHOD FOR SEPARATELY OPTIMIZING THIN GATE DIELECTRIC OF PMOS AND NMOS TRANSISTORS WITHIN THE SAME SEMICONDUCTOR CHIP AND DEVICE MANUFACTURED THEREBY}
본 발명은 MOSFET 장치의 제조 공정에 관한 것으로서, 보다 상세하게는 고성능 MOSFET 장치에 대한 얇은 게이트 유전체층의 제조 방법에 관한 것이다.
게이트 유전체층을 더 작은 두께로 스케일링하는 것은 실리콘 CMOS 기술의 더 높은 성능 레벨로의 계속된 스케일링을 가능하게 해주는 주요 요소들 중 하나이다. 더 얇은 게이트 유전체층은 더 많은 반전 전하를 발생하며, 이는 트랜지스터 구동 전류를 증가시키고, 또한 채널의 게이트 제어를 향상시킴으로써 짧은-채널 효과(short-channel effect)를 향상시킨다. 게이트 유전체층이 반전층이 형성되고 트랜지스터 전류가 도전되는 계면에 형성되기 때문에, 이것은 극히 높은 품질의 계면이어야만 한다.
산질화물(oxynitride)(SiOxNy)은 이제 반도체 산업에서 게이트 유전체 막으로서 널리 사용되고 있다. 게이트 유전체의 원하는 특성으로는 낮은 게이트 누설 전류, 커패시턴스를 향상시키기 위한 높은 유전 상수, 높은 이동도, 높은 신뢰성, 및 양호한 확산 장벽 특성이 있다. 순수한 SiO2는 집적 회로의 초창기 이래로 정선한 게이트 유전체이었지만, 최근에 게이트 유전체가 서브 20Å 두께 범위로 스케일링되어감에 따라, 산질화물이 점차적으로 고성능 CMOS 공정에서 사용되고 있다.
실리콘 산질화물(SiOxNy)은 2가지 일반적인 기술, 즉 열적 및 플라즈마 질화(thermal and plasma nitridation)에 의해 생성된다. 산질화물의 열적 질화는 실리콘 표면 또는 이산화실리콘(SiO2) 표면을 아산화질소(N2O), 암모니아(NH3) 또는 산화질소(NO) 등의 가스를 함유하는 반응성 질소에 고온 노출(650℃ - 1000℃)하는 것에 의해 수행된다. 질화 반응을 구동하는 데 열 에너지가 사용된다. 산질화물의 플라즈마 질화는 실리콘 또는 SiO2 표면을 플라즈마를 함유하는 활성화된 질소에 노출시키는 것에 의해 수행된다. 질소가 플라즈마에 의해 활성화되기 때문에, 질소는 열적 질화보다 낮은 온도에서(상온에서 800℃까지의 어디에서라도) 산질화물에 혼입(incorporate)되도록 반응할 수 있다. 플라즈마 질화 공정이 낮은 온도(예를 들어, <100℃)에서 수행되는 경우, 이 공정은 포토레지스트 소프트-마스크 공정과 부합될 수 있다. 이러한 유형의 저온 공정에서, 포토레지스트는 덮여 있는 영역이 질화되지 않도록 선택적으로 차단하기 위해 사용될 수 있는 반면, 노출된 영역에는 원하는 질소 혼입(nitrogen incorporation)이 일어난다. 열적 공정은 물론 고온 플라즈마 공정은 포토레지스트와 부합되지 않는다. 열적 공정은 고온을 견딜 수 있는 하드-마스크를 요한다. 포토레지스트 소프트-마스킹이 특히 매력적인데, 그 이유는 레지스트가 게이트 산화물과 부합하는 화합물(예를 들어, 황산/과산화수 소(H2O2) 혼합물)을 사용하여 박리될 수 있기 때문이다.
적절히 최적화된 산질화물은 순수한 SiO2와 비교하여 증가된 유전 상수, 더 낮은 게이트 누설 전류 및 향상된 확산 장벽 특성을 갖는다. 도 1은 산질화물을 형성하는 RPN(Remote Plasma Nitridation) 공정을 사용할 때 처리 기간이 증가함에 따라 게이트 누설 전류가 어떻게 감소하는지를 나타낸 것이다. 종종, 이들 개선은 트랜지스터 장치 전류에 영향을 줄 수 있는 이동도의 변화와 균형을 이루도록 주의해야만 한다. 게다가, 이 최적화는 동일 반도체 칩 상에 존재하는 NFET 및 PFET 장치에 대해 다를 수 있다. 도 1에서, 1.2 볼트에서의 게이트 누설(암페어/cm-2)이 Tinv(Å)의 함수로서 도시되어 있다. 파라미터 Tinv는 반전 두께(inversion thickness)이며, 이는 트랜지스터가 반전 모드에서 측정될 때 유효 산화물 두께의 척도이다. 단위는 옹스트롬(Å) 또는 나노미터(nm) 등의 두께이다.
도 2 및 도 3은 플라즈마 질화가 PFET 및 NFET 장치 구동 전류에 어떻게 다르게 영향을 주는지의 예를 나타낸 것이다. 이들 예는 게이트 유전체에서의 최적 질소 농도가 NFET 장치와 PFET 장치 간에 다르다는 것으로 보여주며, 이는 일반적으로 알려져 있지 않았다. 수직축은 Joff이고, 수평축은 Jodlin이며, 여기서 Jodlin은 트랜지스터 드레인 전류 밀도(암페어/㎛), 즉 소스와 드레인 간의 트랜지스터의 단위 폭 당 전류 밀도를 나타낸다. 이는 문턱 전압 차이를 정규화하는 데 도움이 되도록 Vg(게이트 전압)가 Vt(문턱 전압)보다 고정된 양만큼 높은 상태에서 측정된 트랜지스터 전류이다. Joff는 0 볼트가 게이트 전극에 인가된 상태에서 ( 소스와 드레인 간의) 트랜지스터의 단위 폭 당 오프-상태 누설(off-state leakage)의 척도이다.
도 4a 내지 도 4d는 개략적인 개념도로서, 도 4a 내지 도 4d는 도 8a에서의 절단선 A-A'을 따라 절취하여 나타낸 NFET 영역(14) 및 관련 특징과 도 8a에서의 절단선 B-B'을 따라 절취하여 나타낸 PFET 영역(16) 및 관련 특징을 나타낸 것이다. 도 4a 내지 도 4d는 종래 기술 공정에서 4 단계로 실리콘 기판(12)에 형성된 반도체 장치(10)의 나란히 배치된 PFET 및 NFET 섹터를 나타낸 것으로서, 이는 표준적인 일련의 게이트 유전체 집적 처리 단계들의 결과 가장 얇은 게이트 유전체층을 갖는 고성능 트랜지스터에 대한 동일한 PFET 및 NFET 산질화물 게이트 유전체층(18N/18P)이 어떻게 얻어지는지를 나타낸 것이다. 이렇게 되는 이유는 얇은 게이트 유전체층(18N/18P)이 성장될 때, 기판(12)에 있는 NFET 영역(14) 및 PFET 영역(16) 둘다가 동일 공정에 노출되기 때문이다. 이것은, 공정이 열적 기반이든지 플라즈마 기반이든지 사실이지만, 설명을 위해 플라즈마 공정이 나타내어져 있다.
도 4a에서, 제조의 초기 단계에 있는 장치(10)가 도시되어 있으며, 이 장치는 실리콘 반도체 기판(12)에 P-도핑된 NFET 영역(14) 및 N-도핑된 PFET 영역(16) 둘다를 포함하도록 처리되어 있는 기판(12)을 포함한다.
도 4b에서, 게이트 산화물층(18N)이 NFET 영역(14)의 상부 표면 상에 형성되고 게이트 산화물층(18P)이 PFET 영역(16)의 상부 표면 상에 형성된 후의 도 4a의 장치(10)가 도시되어 있다.
도 4c는 게이트 산화물층(18N/18P)이 NFET 영역(14) 및 N-도핑된 PFET 영역 (16)의 상부 표면 상의 게이트 산화물층(18N/18P)에 질소를 혼입하는 것에 의한 균일한 플라즈마 질화로 처리된 후의 도 4b의 장치(10)가 도시되어 있다. 열적 질화의 경우도 마찬가지이다.
도 4d에서, 게이트 산화물층(18N/18P) 대신에 동일한 게이트 유전체층(18A)를 갖는 도 4c의 장치(10)가 도시되어 있다. 동일한 게이트 유전체층(18A)은 NFET 영역(14) 및 PFET 영역(16)의 상부 표면 상의 도 4c의 게이트 유전체층(18N/18P)에 대한 균일한 질화의 결과로서 게이트 산화물층(18N/18P)이 동일한 게이트 유전체층(18A)로 변환된 것을 나타내기 위해 수평 점선으로 음영되어 있다. 유의할 점은 도 4d가 도 8a의 라인 A-A' 및 B-B'을 따라 절취한 섹션으로 이루어져 있다는 것이다.
NFET 및 PFET 장치에 대한 최적의 산질화물이 다르기 때문에, 이 둘을 개별적으로 최적화하는 것이 아주 바람직한데, 그 이유는 전체적인 CMOS 집적 회로 성능이 NFET 및 PFET 장치 성능 둘다에 의해 결정되기 때문이다. 동일한 게이트 유전체층(18N/18P)이 동시에 NFET 영역(14) 및 PFET 영역(16) 상에 성장되기 때문에, 한쪽 장치는 최적화되지만, 다른쪽 장치는 차선적으로 된다. 차선적인 장치가 있다는 사실이 제품의 전체적인 CMOS 회로 성능을 제한할 수 있다.
발명의 명칭이 "전계 효과 트랜지스터를 형성하는 집적 회로 및 반도체 처리 방법(Integrated Circuitry And Semiconductor Processing Method of Forming Field Effect Transistors)"인 Trivedi 등의 미국 특허 제6,093,661호는 장치의 게이트 유전체층에서의 임의의 높이 위치에서, 그렇지만 양호하게는 단결정 실리콘 반도체 기판의 게이트 유전체층과 P 및 N 도핑된 영역 간의 하부 계면에 근접한 게이트 유전체층에서의 위치에서 질소 원자 농도가 피크를 나타낸다는 것을 개시하고 있다. 양호하게는, 질소 원자의 농도는 피크 높이 영역의 두께가 30Å 내지 60Å인 경우에 게이트 유전체층의 피크 높이 영역에서 0.1% 내지 10.0% 몰(molar), 양호하게는 0.5% 내지 5.0% 몰이다. 게이트 유전체층으로의 질소의 혼입은 질소가 약 100 내지 10,000 sccm, 이상적으로는 1,000 sccm으로 제공되는 경우 5분 내지 2 시간, 이상적으로는 30분, 대기압에서 750℃ 내지 950℃, 이상적으로는 850℃의 온도로 열 처리 노(thermal processing furnace)에서 행해질 수 있다. 양호한 질소 원자 소스는 질소 결합이 깨지기 쉽기 때문에 N--O 결합을 갖는다. 그렇지만, 산화 질소(NO), 아산화질소(N2O), 암모니아(NH3) 및 질소 가스(N2) 등의 다른 소스들이 사용될 수 있다. 다른 방식으로서, RTP(Rapid Thermal Processing)는 온도를 초당 약 10℃ 내지 초당 200℃의 비율로 증가시켜 10초 내지 2분의 시간 범위에서 피크가 되도록 하면서 대기압에서 약 800℃ 내지 1200℃로 가열된 반응로에서 상기 질소 기반 화합물 중 하나를 사용하여 질소 원자를 게이트 유전체층에 혼입한다. 다른 대안으로서, 질소 원자는 질소 플라즈마 처리 또는 질소 이온 주입을 사용하여 게이트 유전체층에 부가된다. Trivedi 등의 목표는 하부 계면을 따라 적어도 부분적으로 Si--N결합을 생성하는 것이다. 하부 계면 영역에 대한 Trivedi 등의 우선적인 목적은 PFET 트랜지스터 게이트층(붕소로 p-도핑됨)으로부터 트랜지스터 채널로의 p-형 재료의 후속하는 외부확산(outdiffusion)을 방지하는 것이다. Trivedi 등의 또다른 목적은 반도체 기판의 나중의 처리 동안에 게이트 유전층의 추가적인 산화를 제한하는 것이다. Trivedi 등은 게이트 유전체층을 재산화시키기 위해 질소 영역의 형성 이후에 수행되는 반도체 기판의 선택적인 추가의 열 처리에 대해 기술하고 있다. 이러한 재산화 공정의 예는 900℃에서 순수 N2를 1,000 sccm으로, O2를 6,000 sccm으로, N2를 50 sccm으로 하는 것이며, 50분의 기간 동안 50 sccm으로 염소 소스 가스를 사용한다. 관련 특허로는 발명의 명칭이 "게이트 유전체에 질소 원자를 갖는 CMOS 내의 P-타입 FET(P-Type FET in a CMOS with Nitrogen Atoms in the Gate Dielectric)"인 Trivedi 등의 미국 특허 제6,417,546호, 및 발명의 명칭이 "전계 효과 트랜지스터를 형성하는 반도체 처리 방법(Semiconductor Processing Method of Forming Field Effect Transistors)"인 Trivedi 등의 미국 특허 제6,541,395호가 있다.
2002년 9월 19일자로 공개된 공동 양수된, 발명의 명칭이 "초박 게이트 유전체의 개선된 플라즈마 질화 방법(Method For Improved Plasma Nitridation of Ultra Thin Gate Dielectric)"인 Khare 등의 미국 특허 출원 제20020130377 A1호에는 "집적 회로 장치의 게이트 유전체를 형성하고...기판 재료 상에 최초 산질화물층을 형성하며, 이 산질화물층은 최초 물리적 두께를 갖는다. 최초 산질화물층은 이어서 플라즈마 질화를 받으며, 이 플라즈마 질화의 결과 최종 물리적 두께를 갖는 최종 산질화물층이 얻어진다."이라고 기술되어 있다. "질소 도핑, 특히 RPN(Remote Plasma Nitridation)은 실리콘 산화물 유전체의 유전 상수(따라서 단위 커패시턴스)를 증가시키기 위한 공지의 기술이고, 게이트 산화물층을 질화하는 공지의 공정이 예시되어 있다"라고 기술되어 있다. 게다가, "실리콘 기판...은 산화된 환경에서... 기판을 가열하는 등에 의해 산화를 받으며, 그에 따라 SiO2의.... 절연 산화층을 형성한다..... 산화물층의 유전 성능은....게이트 두께가 극도의 서브미크론 크기로 줄어듦에 따라 점차적으로 중요하게 된다. 산화물층의 유전 상수를 개선시키기 위해.... 단위 커패시턴스 당 보다 낮은 누설 전류를 달성하기 위해, 여기된 질소 원자가 RPN(Remote Plasma Nitridation)이라고 하는 공정에 의해 산화물층에 혼입된다...RPN 공정의 결과, 산화물층은.....실리콘 산질화물층으로 변환되고....일반적인 화학 조성 SiOxNy을 갖는다..."라고 기술하고 있다.
RPN 공정은 온도에 민감한 재료를 사용하는 경우 문제를 야기하는 고온 공정이다.
2002년 12월 12일자로 공개된 공동 양수된, 발명의 명칭이 "감소된 접합 커패시턴스를 갖는 SOI 장치(SOI Device With Reduced Junction Capacitance)"인 Furukawa의 미국 특허 출원 제20020185675 A1호는 "열적 산화 및 그에 뒤따른 RPN(Remote Plasma Nitridation) 또는 DPN(Decoupled Plasma Nitridation)에 의한 산화물의 질화에 의해 형성된 실리콘 산질화물인" 게이트 유전체를 형성하는 것의 예에 대해 기술하고 있다.
2003년 5월 29일자로 공개된 발명의 명칭이 "이중 게이트 산화물층을 갖는 반도체 장치 제조 방법(Method for Fabricating Semiconductor Devices Having Dual Gate Oxide layers)"인 Lim 등의 미국 특허 출원 제20030100155 A1호는 "a) 반도체 기판 상에 게이트 산화물층을 형성하는 단계 및 b) 분리 플라즈마 처리 (decoupled plasma treatment)를 수행함으로써 게이트 산화물층의 일부의 두께를 증가시키는 단계를 포함하는 이중 게이트 산화물층을 형성하는 방법"을 포함하는 선택적인 DPN "분리 처리(decoupled treatment)" 공정에 대해 기술하고 있다. 부가의 가열 공정이 필요하지 않은데 그 이유는 이중 게이트 산화물층이 분리 플라즈마(decoupled plasma)로 형성되기 때문이다. 또한, 반도체 장치의 채널 특성이 보장될 수 있는데 그 이유는 실리콘 기판이 손상되지 않기 때문이다. 게다가, 셀 영역에서의 문턱 전압이 부가의 채널 이온 주입 없이도 증가되기 때문에, 반도체 장치의 전기적 특성이 향상될 수 있다." DPN 처리는 "셀 영역 I"에 대해서는 이용되지만 "주변 회로 영역 II"에서는 이용되지 않는다. 셀 영역 I 및 주변 회로 영역 II이 구별되어 있지만, Lim 등은 CMOS NFET 및 PFET 영역의 구별이라는 개념은 생각하지 않고 있다. Lim 등은 칩의 셀 영역 대 주변 영역에서 서로 다른 게이트 유전체 두께를 생성하는 방법을 개시하고 있으며, 이는 개별적인 영역 각각 내에 NFET 및 PFET에 대한 동일한 게이트 유전체를 생성하지만 본 발명의 방법은 NFET 및 PFET를 분리시킨다(이들은 동일한 두께를 갖는다). 단일 칩 상의 다중 게이트 유전체 두께는 업계에서 아주 통상적이다. 예를 들어, 단일 칩 상에 15Å, 30Å, 70Å 게이트 유전체를 가질 수 있다. 그렇지만, 각각의 유전체 두께 내에서, 게이트 유전체 조성 및 두께는 NFET 및 PFET 유전체층에 대해 동일하며, 이는 업계 표준이다.
DPN 공정은 저온 공정으로서, 온도에 민감한 재료를 사용할 때 문제점을 회피한다.
Trivedi 특허 '395에서, 질소(N)는 붕소 침투의 감소를 위해 PFET 게이트 유전체층에 부가되며, NFET 게이트 유전체층에는 질소(N)가 부가되지 않는다. 게이트 유전체층의 전기적 특성은 5-20Å(본 발명의 양호한 범위)과 30-50Å(Trivedi 등의 양호한 범위) 간에 아주 다르다. 질소 농도를 증가시키는 것에 의한 누설 감소는 일반적으로 실리콘 산화물이 약 20Å 이하일 때에만 관찰된다. Trivedi 등의 특허는 본 발명보다 훨씬 더 두꺼운 산화물에 목표를 둔 것으로 보인다. Trivedi 등이 N을 PFET의 게이트 산화물에 집어넣는 이유는 N의 게이트 산화물에의 부가가 붕소 확산을 차단하는 경향이 있는 산질화물을 형성하기 때문이다. 이는 P+ 폴리실리콘 게이트 전극으로부터 PFET의 채널로의 붕소 침투를 감소시키는 이점을 갖는다. 서브 20Å 두께 범위에서, NFET 및 PFET 장치들 둘다에 있어서 게이트 누설이 순수한 SiO2에 비해 산질화물에 의해 감소된다. 따라서, 본 발명은 NFET 및 PFET 게이트 유전체층 둘다에 N을 집어넣는다.
Trivedi 등의 특허는 질화된 제1 실리콘 산화물의 성장, 레지스트 마스킹 및 HF 에칭, 그리고 제2(질소가 없는) 실리콘 산화물의 성장을 이용한다. 제1 실리콘 산화물은 항상 더 두꺼운데, 그 이유는 제2(질소가 없는) 산화물에 노출되기 때문이다. Trivedi 등의 특허가 고온 열처리에 관한 것이기 때문에, 그에 의해 기술된 공정의 결과 항상 더 두꺼운 제2 실리콘 산화물이 얻어진다(PFET에 대해서는 더 얇은 산질화물 및 NFET에 대해서는 더 두꺼운 SiO2). NFET 상의 더 두꺼운 산화물은 트랜지스터 구동 전류를 감소시키는 부정적인 효과를 갖는다. 본 발명은 Trivedi 등의 특허에 의해 개시된 바와 같이 고온 산화에서 관찰되는 물리적 두께의 증가를 제거할 수 있는 저온 플라즈마를 이용함으로써 산화물을 생성하는 수단을 제공한다. 따라서, 본 발명은 CMOS 장치의 2개의 서로 다른 영역, 즉 NFET 게이트 유전체층 및 PFET 게이트 유전체층에서 서로 다른 레벨의 질소 농도를 달성하면서 NFET 및 PFET 게이트 유전체층 둘다에서 동일한 물리적 두께를 달성할 수 있다(물리적 두께 증가가 트랜지스터 전류를 감소시킨다는 사실에 의해 야기되는 트랜지스터 전류 감소의 문제를 회피함).
Lim 등을 참조하면, 첫번째 가장 중요한 차이점은 본 발명이 NFET 게이트 유전체층의 최적의 조성이 PFET 게이트 유전체층의 최적의 조성과 다르다는 우리의 발견에 기초한다는 것이다. 이 사실은 일반적으로 알려져 있지 않으며, 본 발명자는 이를 많은 실험을 통해서만 발견하였다. 둘째, 본 발명자는 이러한 사실을 알고 나서, 본 발명자는 CMOS 성능을 충분히 최적화하기 위해 서로 다른 산질화물 농도 NFET 및 PFET 게이트 유전체층을 생성하는 것이 아주 바람직함을 알았다. 본 발명은 이 향상된 결과를 달성하기 위해 소프트 포토레지스트 마스크와 함께 DPN 등의 저온 공정을 사용한다.
본 발명을 구별짓는 특징은 다음과 같다.
상온 플라즈마는 질화 처리되는 영역의 패터닝에서 포토레지스트 소프트 마스크를 사용할 수 있게 해준다.
질소가 PFET 및 NFET 영역 둘다에 혼입된다(부가의 영역은 강한 질화를 겪는 커패시터 유전체층을 갖는 분리 커패시터를 포함할 수 있다).
NFET 내의 질소가 게이트 누설 감소를 위해서는 유익하지만 N 농도가 너무 높은 경우 이동도를 열화시킨다.
PFET 내의 질소는 게이트 누설/붕소 침투를 감소시키며, 이동도를 향상시킨다. 이전의 2가지 사실(일반적으로 알려져 있지 않음)의 조합은 PFET 및 NFET 게이트 산화물을 개별적으로 최적화하고자 하게 만든다.
NFET 및 PFET 영역 둘다에 대해 동일한 베이스 산화물이 사용되며 질소가 개별적으로 최적화된다. 샘플: NFET에 대한 면적 N 도스 = 0.8E15 내지 1.2E15 cm-2, PFET에 대한 N 도스 = 1.5E15 내지 2.5E15 cm-2. 이 구성은 응용 및 원하는 결과에 따라 반전될 수 있다. 이것은 본 발명자가 본 발명에 따른 제조 방법 및 이 방법의 제품에 특히 유익하고 양호하다는 것을 알아낸 일례에 불과하다.
도 1은 산질화물을 형성하는 RPN 공정을 사용할 때 처리 기간이 증가함에 따라 게이트 누설 전류가 어떻게 감소하는지를 나타낸 도면이다.
도 2a 및 도 2b는 플라즈마 질화가 PFET 및 NFET 장치 구동 전류에 어떻게 다르게 영향을 미치는지의 예를 나타낸 도면이다.
도 3a 및 도 3b는 플라즈마 질화가 PFET 및 NFET 장치 구동 전류에 어떻게 다르게 영향을 미치는지의 다른 예를 나타낸 도면이다.
도 4a 내지 도 4d는 개략적인 개념도로서, 도 4d에 나타낸 바와 같이, 이들 도면은 도 8a의 라인 A-A' 및 B-B'을 따라 절취한 2개의 나란히 있는 섹션을 나타낸 것이다. 이들 2개의 나란히 있는 섹션이 실리콘 기판에 형성된 반도체 장치의 PFET 및 NFET 섹터이다. 도 4a 내지 도 4d는 표준적인 일련의 게이트 유전체 집적 처리 단계들의 결과 가장 얇은 게이트 유전체층을 갖는 고성능 트랜지스터에 대한 동일한 PFET 및 NFET 산질화물 게이트 유전체가 어떻게 얻어지는지를 나타낸 종래 기술의 공정의 4 단계를 나타낸 것이다.
도 5a 내지 도 5f는 본 발명의 제1 실시예에 따른 공정을 나타낸 것으로서, 한편으로는 NFET 게이트 유전체층을 형성하고 다른 한편으로 PFET 게이트 유전체층을 형성하는 단계가 2개의 개별적인 리소그래피 마스킹 단계를 사용함으로써 완전히 분리되어 있다.
도 6a 내지 도 6d는 본 발명의 제2 실시예에 따른 공정을 나타낸 것으로서, 도 5a 내지 도 5f에 예시된 제1 실시예의 이중 마스킹 단계와는 달리 단일의 리소그래피 마스킹 단계를 사용하는 공정에 의해 형성된 도 6d에 도시한 바와 같은 분리된 NFET 및 PFET 게이트 유전체 영역이 있다.
도 7a 내지 도 7d는 본 발명의 제3 실시예에 따른 공정을 나타낸 것으로서, 이 공정은 PFET 영역 또는 NFET 영역(설명의 편의상 단지 하나만이 도시되어 있음)일 수 있는 장치의 다른 영역에 대한 질화와 함께 장치의 커패시터 영역 상부의 커패시터 유전체층에 유용한 강하게 질화된(heavily nitrided) 실리콘 산화물의 층을 생성하는 질화를 제공한다.
도 8a는 본 발명 및 종래 기술에 따른 인버터 회로(도시된 바와 같이 연결된 NFET 및 PFET 장치)의 평면도이다.
도 8b는 도 8a의 음영 부분에 대한 기호 해설을 나타낸 도면이다.
도 8c는 도 8a의 장치의 개략 회로도이다.
도 9는 NFET 영역 및 PFET 영역 각각의 게이트 유전체층 상부에 게이트 전극을 형성하고 그에 뒤따라 장치의 NFET 영역 및 PFET 영역 각각에 자기 정렬된 소스 및 드레인 영역을 형성한 후의 도 5d의 종래 기술의 장치를 따라 절취된 단면도이다.
도 10은 NFET 영역 및 PFET 영역 각각의 게이트 유전체층 상부에 게이트 전극을 형성하고 그에 뒤따라 장치의 NFET 영역 및 PFET 영역 각각에 자기 정렬된 소스 및 드레인 영역을 형성한 후의 본 발명에 따른 도 6d의 장치를 나타낸 도면이다.
도 11은 CMOS 장치의 NFET 섹터 대 PFET 섹터에 대한 게이트 유전체층에 대한 서로 다른 정도의 질화의 효과를 요약한 테이블을 나타낸 도면이다.
본 발명의 상기한 측면 및 이점과 기타의 측면 및 이점에 대해 첨부 도면을 참조하여 이하에 설명되고 기술될 것이다.
A) NFET 및 PFET 장치에 대한 산질화물 게이트 유전체의 최적화가 각각의 장치에 대해 다르다.
B) 최적의 산질화물 조성이 NFET 및 PFET 장치에 대해 서로 다르기 때문에, NFET 및 PFET 장치에 대해 개별적으로 이들을 최적화하는 것이 전체적인 CMOS 성능 (NFET 및 PFET의 조합)에 유익하다.
C) 본 발명의 방법은 단일 반도체 칩 내의 NFET 및 PFET 장치에 대한 게이트 산질화물의 개별적인 최적화를 달성하도록 구성되어 있다.
앞서 기술한 바와 같이, NFET 및 PFET 둘다의 전체 성능이 최적화될 수 있도록 NFET 및 PFET 장치에 대한 게이트 유전체층(18N/18P)의 개별적인 최적화를 제공하는 것이 바람직하다. 본 발명의 몇가지 실시예들에 대해 이하에 기술한다.
제1 실시예:
도 5a 내지 도 5f의 실시예에서, 기판(12)에서의 P-도핑된 NFET 영역(14) 상부의 약하게 질화된(lightly nitrided) NFET 게이트 유전체층(18C) 및 N-도핑된 PFET 영역(16) 상부의 보다 강하게 질화된 PFET 게이트 유전체층(18B)의 형성 공정은 2개의 개별적인 리소그래피 마스킹 단계를 이용함으로써 완전하게 분리된다. 도 5a 내지 도 5f에서, 유사한 구성요소는 도 4a 내지 도 4d에 도시된 구성요소와 유사한 참조 번호를 갖는다.
도 5a는 초기 제조 단계에서 본 발명에 따라 제조되는 장치(10)를 나타낸 것이다. 장치(10)는 실리콘 반도체 기판(12)에 P-도핑된 NFET 영역(14) 및 N-도핑된 PFET 영역(16) 둘다를 포함하도록 처리되어 있는 기판(12)을 포함한다.
도 5b의 공정 단계들:
(1aa) 도 5b는 NFET 영역(14) 및 PFET 영역(16) 상부에 각각 게이트 산화물층(18N/18P)을 형성한 후의(도 5c에 도시한 바와 같은 레지스트 마스크(PR1)를 형성하기 전의) 도 5a의 장치(10)를 나타낸 것이다. 게이트 산화물층(18N/18P)을 형 성하기 위해, 양호하게는 얇은 베이스 게이트 산화물층(18N, 18P)(SiO2 또는 SiOxNy)을 성장시키는 이하의 단계들이 수행되었다.
원하는 막 특성:
얇은 베이스 게이트 산화물층(18N/18P)의 물리적 두께의 원하는 범위는 5Å 내지 100Å의 범위 내에 있으며, 양호한 두께는 특정의 응용에 따라 다르다. 질소의 혼입에 의한 게이트 누설 감소를 위해, 양호한 두께는 5Å 내지 20Å이다.
조성의 범위는 산화실리콘(SiO2)에서 어떤 레벨의 산질화물에 이르며, 질소의 퍼센트(N%)는 0% 내지 30%의 범위에 있으며, 양호한 범위는 3 내지 10%이다.
노(furnace)(일괄 처리, batch process):
가스: O2, NO, N2O, NH2 또는 이들의 조합
온도 범위 600℃ 내지 1000℃, 700 내지 850℃가 양호함
압력: 10 Torr 내지 760 Torr
시간은 5분 내지 3시간이지만, 양호하게는 20 내지 60분이다.
또는 (1aa)의 대안으로서, 이하의 (1ab)의 단계들을 수행한다.
(1ab) 단일 웨이퍼 고속 열 처리기(Rapid Thermal Processor, RTP)
가스: O2, NO, N2O, NH2 또는 이들의 조합
온도 범위 700℃ 내지 1100℃, 800 내지 950℃가 양호함
압력: 10 Torr 내지 760 Torr
시간은 5초 내지 400초이지만, 양호하게는 15 내지 30초이다
제1 포토리소그래피 단계 - PFET 또는 NFET 게이트 산화물층을 차단하는 마스크를 형성.
(1b) 도 5c(도 4c의 수정임)는 게이트 산화물 영역(18N)은 덮지만 PFET 영역(16) 상부의 게이트 산화물(18P)은 노출시키기 위해 표준의 차단 포토레지스트(레지스트) 마스크(PR1)를 형성하는 공정에서의 제2 단계를 수행한 후의 도 5b의 장치(10)를 나타낸 것이다. 환언하면, 마스크(PR1)는 NFET 영역(14) 상부의 산화물을 덮지만, PFET 영역(16) 상부의 산화물(18P)을 노출시킨다. 즉, 차단 레지스트 마스크(PR1)는 NFET 영역(14) 상부의 게이트 산화물층(18N)은 덮고 PFET 영역(16) 상부의 게이트 산화물층(18P)의 부분은 노출된 채로 남겨둔다.
제1 게이트 산화물 영역의 질화:
(1c) 도 5c는 또한 PFET 영역 상부의 도 5b의 게이트 산화물층(18P)의 질화 동안의 도 5b의 장치(10)를 나타낸 것이며, 여기서 웨이퍼 표면은 플라즈마(19P)를 함유하는 질소로 플라즈마 질화함으로써 노출된다(16). 한편, 플라즈마(19P)는 NFET 영역(14) 상부의 게이트 산화물층(18N)의 질화를 생성하지 않는데, 그 이유는 레지스트 마스크 층(PR1)이 질소 플라즈마(19P)가 NFET 영역(14) 상부의 산화물 표면(18N)에 도달하지 못하게 하기 때문이다. 단계(1c)에 대한 처리 파라미터에 대해서는 다음에 기술한다.
(포토레지스트(PR1)를 보존하기 위해, 고온 공정을 사용할 수 없음) 제1 저온 플라즈마 질화를 수행한다.
원하는 막 특성:
물리적 두께 5Å 내지 100Å, 양호한 두께는 특정의 응용에 따라 다르다.
산질화물 조성의 N%의 범위는 특정의 응용에 따라 1 내지 30%이며, 5 내지 15%가 양호하다.
저온 플라즈마 질화:
플라즈마 소스: 표준의 플라즈마 생성기, 그렇지만 양호하게는 RF(무선 주파수)
질소 소스 가스: 양호하게는 N2이지만 NO, N2O, NH3가 가능함
캐리어 가스: 양호하게는 He 또는 Ar이지만 Kr도 가능함
온도: 15℃ 내지 100℃, 양호하게는 25℃
압력: 1 milliTorr 내지 1 Torr, 양호하게는 10 milliTorr 내지 200 milliTorr
전력 50W 내지 1000W, 그렇지만 양호하게는 100 내지 200W
시간은 5 내지 400초, 그렇지만 양호하게는 15 내지 30초
(1d) 도 5c의 공정의 결과가 도 5d에 도시되어 있으며, 여기서 게이트 산화물층(18P)은 N-도핑된 PFET 영역(16)의 상부 표면 상부의 게이트 산화물층(18)의 비교적 강한 질화에 의해 게이트 유전체층(18B)의 형성을 나타내기 위해 수평 점선으로 음영되어 있는 게이트 유전체층(18B)으로 나타낸 바와 같이 상기 단계 (1c)에 의해 게이트 유전체층(18B)으로 변환되도록 질화되었지만, 게이트 산화물층(18N)은 도 5b의 끝에서의 그의 이전의 상태에 그대로 있다. 환언하면, 마스크(PR1)를 통 해 노출된 (예를 들어, PFET) SiO2 영역(18B)은 플라즈마(19P)에 의해 질화되었지만, 레지스트 마스크(PR1)에 의해 덮여 있는 (예를 들어, NFET) 층(18N)은 질화로부터 보호되었다.
제1 마스크 박리:
도 5d는 또한 표준의 포토레지스트 박리로 장치(10)로부터 레지스트 마스크(PR1)가 박리된 후의 도 5c의 장치(10)를 나타낸 것이다.
제2 포토리소그래피 단계- NFET 또는 PFET 게이트 산화물층을 차단하는 마스크를 형성:
(1e) 도 5e는 이제 반대쪽 영역이 덮이도록(예를 들어, PFET 게이트 유전체층(18B)을 덮고 NFET 게이트 산화물층(18N)을 노출시키도록) 제2 포토리소그래피 단계를 수행하여 게이트 유전체 영역(18B) 상부에 차단 레지스트 마스크(PR2)를 형성하고 NFET 영역(14) 상부에 나머지 NFET 게이트 산화물 영역(18N)이 노출된 채로 남겨둔 후의 도 5d의 장치(10)를 나타낸 것이다.
제2 플라즈마 질화:
(1f) 다시 도 5e를 참조하면, 그 다음 단계는 또다른 플라즈마 질화(NFET 영역(14) 상부의 NFET 게이트 산화물층(18N)의 질화를 수행하여 이를 게이트 유전체층(18C)(도 5f)로 변환시키기 위한 플라즈마(19N)를 함유하는 질소로 행해지는 제2 플라즈마 질화)를 수행하는 것이지만, 공정의 이 단계는 차단 레지스트 마스크(PR2)로 인해 PFET 게이트 유전체층(18B)의 질화를 수행하지 않는다.
도 5f는 질소 농도 및 공정이 장치(10)의 NFET/PFET 영역(14/16)의 NFET 게 이트 유전체층(18C) 및 PFET 게이트 유전체층(18B)에 대해 개별적으로 최적화될 수 있도록, 장치(10)의 NFET 및 PFET 영역을 완전히 분리시키는 상기 시퀀스를 사용한 후의 도 5e의 장치(10)를 나타낸 것이다.
2번의 마스킹 단계(PR1/PR2)가 있기 때문에 더 강한 질화 또는 더 약한 질화 중 어느 하나가 먼저 수행될 수 있으며, 따라서 순서가 반전될 수 있다.
원하는 막 특성:
물리적 두께 5Å 내지 100Å, 양호한 두께는 특정의 응용에 의존하며, 게이트 누설 전류 감소가 요망되는 경우 5Å 내지 20Å이 양호하다.
산질화물 조성의 범위는 N%가 특정의 응용에 따라 1 내지 30%이며, 5 내지 15%가 양호하다.
저온 플라즈마 질화:
플라즈마 소스: 표준의 플라즈마 생성기, 그렇지만 양호하게는 RF(무선 주파수)
질소 소스 가스: 양호하게는 N2이지만 NO, N2O, NH3가 가능함
캐리어 가스: 양호하게는 He 또는 Ar이지만 Kr도 가능함
온도: 15℃ 내지 100℃, 양호하게는 25℃
압력: 1 milliTorr 내지 1 Torr, 양호하게는 10 milliTorr 내지 200 milliTorr
전력 50W 내지 1000W, 그렇지만 양호하게는 100 내지 200W
시간은 5 내지 400초, 그렇지만 양호하게는 15 내지 30초
이 특정의 예에서, 게이트 산화물층(19P)으로 표현된 PFET 영역에 대한 제1 플라즈마 질화에 대한 공정 조건은 게이트 산화물층(19N)으로 표현된 NFET 공정보다 더 많은 질소를 혼입시키도록 하는 것이다. 게이트 산화물층(19P)의 질화 공정의 더 높은 질소 농도는 더 긴 시간, 더 높은 전력 또는 더 낮은 압력 등의 다양한 파라미터에 의해 달성될 수 있다.
제2 마스크 박리:
(1g) 도 5f에 도시된 바와 같이 마스크(PR2)를 제거하기 위해 레지스트 박리 공정을 수행하며, 여기서 게이트 유전체층(18C)은 P-도핑된 NFET 영역(14)의 상부 표면 상부의 약하게 질화된 게이트 산화물층(18N)의 게이트 유전체 영역(18C)의 질화 결과를 보여주기 위해 점들로 약하게 음영되어 있지만, 전술한 바와 같이 이전에 보다 강하게 질화된 N-도핑된 PFET 영역(16) 상부에서는 그렇지 않다.
(1h) 트랜지스터를 제조하기 위한 통상의 공정 흐름이 계속된다. 예를 들어, 도 10에 나타낸 바와 같이 폴리실리콘 게이트 증착을 수행한다.
이하에 기술되는 제2 및 제3 실시예에 대한 설명에서는 베이스 산화물 및 플라즈마 질화에 대해 보다 덜 상세하게 설명하고 있는데, 그 이유는 이들 범위가 제1 실시예와 다르지 않기 때문이다.
제2 실시예:
도 6a 내지 도 6d를 참조하여 기술되어 있는 이 방법의 경우에, 도 5a 내지 도 5f에 예시한 제1 실시예의 이중 마스킹 단계와 달리 단일의 리소그래피 마스킹 단계를 사용하여 도 6d에 도시한 바와 같이 NFET 및 PFET 게이트 유전체 영역(18D, 18E)이 분리되어 있다.
(2a) 도 6a를 참조하면, 얇은 베이스 게이트 산화물층(18N/18P)(SiO2 또는 SiOxNy)이 제1 실시예의 단계(1aa) 또는 단계(1ab)를 참조하여 전술한 바와 같이 성장되었다.
(2b) NFET 게이트 산화물(18N)의 좌측 부분을 덮기 위해 포토레지스트 마스크(PR3)를 사용하며, 여기서 도 6d의 게이트 유전체 장치 영역(18D)은 보다 약하게 질화되어야 한다(예를 들어, NFET 영역(14) 상부의 게이트 산화물층(18N)을 덮고 PFET 영역(16) 상부의 게이트 산화물층(18P)을 노출시킨다).
(2c) 다시 도 6a를 참조하면, 필요한 질소 농도를 많이 함유하는 플라즈마(19P)에 의한 마스킹된 제1 플라즈마 질화가 수행되고, 도 6d의 보다 강하게 질화된 게이트 유전체(18E)가 PFET 영역(16) 상부에 형성되도록 하기 위한 공정이 수행된다. 공정 상세에 대해서는 전술한 바를 참조하기 바란다.
(2d) 레지스트 마스크(PR3)를 박리한다. 도 6b는 마스크(PR3)의 제거 후의 도 6a의 장치(10)를 나타낸 것이며 또 PFET 영역(16) 상부에서 게이트 산화물층(18P)이 강하게 질화되어 있는 게이트 유전체층(18B)를 나타낸 것이다.
(2e) 도 6c를 참조하면, 게이트 산화물층(18N) 및 부분적으로 질화된 PFET 게이트 유전체층(18B) 둘다에 질화물을 혼입시키기 위해 플라즈마(19N')에 의한 부가의(제2) 더 약한 플라즈마 질화가 수행된다. 이 제2의 마스킹되지 않은 플라즈마 질화는, 도 6d에 도시한 바와 같이, 요구된 레벨에 도달하는 강하게 도핑된 PFET 게이트 유전체층(18E)을 형성하여 PFET 게이트 유전체층(18E)을 최적화하고 또 약하게 질화된 NFET 영역(14) 상부의 NFET 게이트 유전체층(18D)을 제공하기 위해 질화된 게이트 유전체층(18B)에서의 질소 농도를 증가시킨다.
다른 대안으로서, 마스크 없이 보다 약한 질화를 먼저 수행하고, 이어서 NFET 게이트 유전체층(18D)이 마스킹된 상태에서 제2 질화를 수행할 수 있다.
(2f) 트랜지스터를 제조하기 위한 나머지 공정 흐름을 계속한다(예를 들어, 폴리실리콘 증착).
이 시퀀스를 사용하면 장치(10)의 NFET 및 PFET 영역을 분리시키지만 보다 강하게 질화된 NFET 게이트 유전체층(18E)에서의 질소 농도가 2번의 질화 단계의 합산이기 때문에 완전하지 못하다. 이 시퀀스는 제1 실시예와 비교하여 마스킹 단계를 절감한다.
제3 실시예:
도 7a 내지 도 7d는 PFET 영역(16)(또는 NFET 영역(14), 설명의 편의상 PFET 영역(16)만이 도시되어 있음)이 될 수 있는 영역의 질화와 함께 커패시터 영역(24)(도 7d에 의해 도시됨) 상부의 커패시터 유전체층(18F)에 유용한 강하게 질화된 실리콘 산화물에 대한 질화를 제공하는 공정을 나타낸 것이다. 커패시터 유전체층의 원하는 특성으로는 단위 면적당 높은 커패시턴스, 낮은 누설 및 높은 신뢰도가 있다. 커패시터는 높은 이동도를 필요로 하지 않는데, 그 이유는 트랜지스터 전도 전류가 없기 때문이다. 따라서, 커패시터가 누설이 적어지게 되고 단위 면적 밀도당 더 높은 커패시턴스를 갖도록 막의 유전 상수를 최적화하는 데 필요한 만큼의 질소를 혼입시키는 것이 요망된다.
공정 시퀀스는 다음과 같다.
3a) 상기한 실시예들에서와 같이, 트랜지스터(NFET 및 PFET 영역(14/16))에 대한 베이스 산화물(18P/18N) 및 커패시터 영역(24)에 대한 베이스 산화물(18K)을 성장시킨다. 이들 베이스 산화물(18K 및 18P/18N)은 필요한 경우 서로 다른 산화물 두께를 가질 수 있으며, 도 7a 및 도 7b에 도시한 바와 같이 표준의 산화 및 집적 시퀀스에 의해 생성되며, 좌측의 커패시터 영역(24) 상부의 실리콘 산화물층(18K)이 마스크(PR5)로 보호되는 상태에서 플라즈마(19P)에 의한 PFET 영역(14) 상부의 질화는 (PFET 영역(16) 상부의) 질화된 게이트 유전체(18B)를 제공한다. 따라서, 실리콘 산화물층(18K)은 이 때 아무런 질화도 없는 상태로 있게 된다.
3b) 이어서, 도 7c에 도시한 바와 같이, 트랜지스터 영역에 있는 질화된 게이트 유전체층(18B), 기타 등등을 마스크(PR6)로 덮기 위해 도 7b의 장치에 대해 포토리소그래피 마스킹 단계가 수행된다. 보호된 영역은 PFET 영역(16)에 대한 게이트 유전체층(18B) 및 NFET 영역(14)에 대한 게이트 유전체층(18C)(동 도면에 도시되지 않음)을 포함한다. 마스크(PR6)는 커패시터 영역(24) 상부의 이산화실리콘층(18K)을 노출된 채로 남겨둔다.
3c) 도 7d는 도 7c의 개방된 커패시터 영역을, 도 7d의 커패시터 유전체층(18F)을 적절한 질소 농도로 질화시키는 플라즈마(19N')에 노출시킨 후의 도 7c의 장치(10)를 나타낸 것이다. 일반적으로, 이 농도는 트랜지스터(NFET 및 PFET) 영역보다 진한데, 그 이유는 이동도가 관심사가 아니라 누설 및 커패시턴스만이 최적화되어야 하기 때문이다.
이들 실시예 어느 것이라도 NFET 또는 PFET 장치 등의 서로 다른 장치 영역에서의 선택적으로 최적화된 플라즈마 질화를 필요로 하거나 그로부터 이익을 보는 임의의 높은-K(high-K) 게이트 유전체(HfO2, HfSiO2, ZrO2, 기타 등등) 집적에 적용될 수 있다.
도 8a는 본 발명 및 종래 기술에 따른 인버터 회로(NFET 및 PFET 장치가 도시된 바와 같이 연결되어 있음)의 평면도를 나타낸 것이다.
도 8b는 도 8a의 음영 부분에 대한 기호 해설을 나타낸 것이다.
도 8c는 도 8a의 장치의 개략 회로도이다.
도 8a를 참조하면, 이러한 회로(인버터는 모든 CMOS 회로의 구성 블록임)의 장치들에서의 게이트 산화물의 조성을 살펴봄으로써, 당업자라면 잘 알고 있는 분석 기술을 사용하여 NFET 영역(14) 상부의 게이트 유전체층에서의 질소 농도가 PFET 영역(16) 상부의 게이트 유전체층에서의 질소 농도와 같은지를 용이하게 판정할 수 있다.
표준의 게이트 유전체 집적 시퀀스의 결과 NFET 및 PFET 영역에서 동일한 질소 농도가 얻어진다.
본 발명은 NFET 및 PFET 게이트 유전체층에 대한 게이트 유전체에 서로 다른 질소 농도를 제공하며(이렇게 하면 유익함), 이러한 구성을 달성하는 방법을 제공한다.
도 9는 NFET 영역(14) 및 PFET 영역(16) 각각의 게이트 유전체층(18A) 상부에 게이트 전극(30/32)을 형성하고 그에 뒤따라 장치(10)의 NFET 영역(14) 및 PFET 영역(16) 각각에 자기 정렬된 소스(S) 및 드레인(D) 영역을 형성한 후의 Khare 등의 공개된 특허 출원의 개시 내용과 유사한 도 4d의 장치(10)를 나타낸 것이다. Khare 등의 공개된 출원에 개시된 대상 발명의 중요한 특징은 게이트 유전체 두께 및 질소 농도가 NFET 및 PFET 장치 영역 둘다에 대해 동일하고 따라서 2개의 장치 중 하나에 대해서는 최적이 아니라는 것이다.
도 10은 NFET 영역(14)의 NFET 게이트 유전체층(18D) 상부에 게이트 전극(40)을 형성하고 PFET 영역(16) 상부의 PFET 게이트 유전체층(18E) 상부에 게이트 전극(42)을 형성하고 그에 뒤따라 장치(10)의 NFET 영역(14) 및 PFET 영역(16) 각각에 자기 정렬된 소스(S) 및 드레인(D) 영역을 형성한 후의 본 발명에 따른 도 6d의 장치를 나타낸 것이다. 게이트 유전체 두께는 양쪽 영역에서 거의 동일하지만, 질소 농도는 물리적 두께가 서로 다른 미국 특허 제6,541,395호에서의 Trivedi 장치와 달리 NFET와 PFET 간에 서로 다르다.
도 11은 함께 CMOS 집적 회로를 형성하는 NFET 및 PFET 장치를 최적화함에 있어서의 트레이드오프를 요약한 테이블을 나타낸 것이다. 질소 농도 열은 NFET 및 PFET 게이트 유전체의 설계의 조합, 게이트 누설에의 영향, 및 NFET 및 PFET의 이동도를 설명하는 샘플 면적 질소 농도이다. 게이트 누설은 집적 회로에서의 전력 소모의 상당한 부분이다. NFET 및 PFET에 대한 이동도의 조합은 전체적인 CMOS 집적 회로 성능을 측정하는 데 사용될 수 있는 척도를 나타낸다. 게이트 누설이 중요하지만, 최적화할 최우선의 파라미터는 NFET 및 PFET 이동도의 조합에 의해 대체로 결정되는 전체적인 CMOS 회로 성능인 마지막 열이다.
행 A는 NFET 및 PFET에 대한 순수한 SiO2 게이트 유전체이다. 질소가 없기 때문에, 게이트 누설이 허용할 수 없을 정도로 높다(-). 순수한 SiO2는 CMOS 기술의 초창기 이래로 게이트 유전체로서 사용되고 있으며 따라서 이는 참조 기준(o)으로서 취급된다.
행 B 및 C는 종래 기술에 의해 달성되는 서로 다른 레벨의 질소 농도를 나타낸다. NFET 및 PFET 게이트 유전체 질소 농도가 동일한데, 그 이유는 양쪽 모두가 동시에 생성되기 때문이다. NFET 및 PFET 장치 모두에 대한 질소 농도를 행 B에서 C로 증가시키면 게이트 누설이 감소되지만, NFET 이동도를 열화시키는 불이익이 있다.
행 D는 본 발명을 사용하여 달성되는 장치 구성을 나타낸다. 본 명세서에서 기술한 바와 같이, NFET 및 PFET 게이트 유전체를 개별적으로 질화시킴으로써, 양쪽 장치의 이동도를 독립적으로 최적화시키고 행 D의 마지막 열에서 +로 나타낸 가능한 최고의 전체 CMOS 장치 성능을 달성하는 것이 가능하다.
본 발명이 상기 특정의 실시예(들)와 관련하여 기술되어 있지만, 당업자라면 본 발명이 첨부된 청구항의 정신 및 범위 내에서 수정하여 실시될 수 있음을, 즉 본 발명의 정신 및 범위를 벗어나지 않고 형태 및 상세에 있어서 변경이 행해질 수 있음을 잘 알 것이다. 예를 들어, 하드 마스크의 적절한 선택에 의한 고온 열적 질화는 양호한 동작 모드로서 전술한 저온 플라즈마 질화 및 포토레지스트 소프트 마스크 대신에 사용될 수 있다. 따라서, 모든 이러한 변경은 본 발명의 범위 내에 속하며 본 발명은 이하의 청구항의 대상 발명을 포괄한다.

Claims (22)

  1. 반도체 기판 상에 형성되어 있는 PFET 영역과 NFET 영역을 갖는 CMOS 반도체 장치를 형성하는 방법으로서,
    상기 PFET 영역은 PFET 게이트 유전체층으로 덮여 있고, 상기 NFET 영역은 NFET 게이트 유전체층으로 덮여 있으며, 이들 게이트 유전체층은 실리콘 산화물로 이루어져 있고 그의 질화 정도가 서로 다르며,
    상기 방법은,
    PFET 영역 및 NFET 영역을 갖는 실리콘 기판을 제공하는 단계,
    상기 PFET 영역 상부에 PFET 게이트 산화물층을 형성하고 상기 NFET 영역 상부에 NFET 게이트 산화물층을 형성하는 단계,
    상기 PFET 영역 상부의 상기 PFET 게이트 유전체층에서 제1 최적화된 질소 원자 농도 레벨을 갖는 상기 PFET 영역 상부의 상기 PFET 게이트 유전체층을 형성하기 위해 상기 PFET 영역 상부의 상기 PFET 게이트 산화물층의 질화를 제공하는 단계, 및
    상기 NFET 영역 상부의 상기 NFET 게이트 유전체층에서 제2 최적화된 질소 원자 농도 레벨을 갖는 상기 NFET 영역 상부의 상기 NFET 게이트 유전체층을 형성하기 위해 상기 NFET 게이트 산화물층의 질화를 제공하는 단계
    를 포함하고,
    상기 NFET 게이트 유전체층에서의 NFET 질소 원자 농도 레벨은 상기 PFET 게이트 유전체층에서의 PFET 질소 원자 농도 레벨과 상이한 것인 CMOS 반도체 장치 형성 방법.
  2. 제1항에 있어서, 상기 PFET 게이트 산화물층의 질화를 시작하기 전에 상기 NFET 영역 상부에 NFET 마스크를 형성하고, 이어서 상기 PFET 게이트 산화물층의 PFET 게이트 유전체 질화를 수행하며, 그 직후에 상기 NFET 마스크를 제거하는 단계(a), 및
    상기 NFET 게이트 산화물층의 질화를 시작하기 전에 상기 PFET 영역 상부에 PFET 마스크를 형성하고, 이어서 상기 NFET 게이트 산화물층의 NFET 게이트 유전체 질화를 수행하며, 그 직후에 상기 PFET 마스크를 제거하는 단계(b)를 포함하되,
    상기 단계(a)가 상기 단계(b)보다 선행하거나, 상기 단계(b)가 상기 단계(a)보다 선행하여 수행하는 것인, CMOS 반도체 장치 형성 방법.
  3. 제1항에 있어서,
    상기 PFET 게이트 또는 상기 NFET 게이트 산화물층의 질화를 시작하기 전에 상기 NFET 영역 및 상기 PFET 영역 중 어느 한 영역의 상부에 단일의 마스크를 형성하고 상기 NFET 영역 및 상기 PFET 영역 중 다른 영역을 마스킹되지 않은 영역으로 남겨두고, 상기 마스킹되지 않은 영역의 게이트 유전체 질화를 수행하며, 그 직후에 상기 단일의 마스크를 제거하는 단계(c)--여기서, 상기 PFET 게이트 산화물층의 질화를 시작하기 전에는 NFET 영역에 단일의 마스크를 형성하고, 상기 NFET 게이트 산화물층의 질화를 시작하기 전에는 PFET 영역에 단일의 마스크를 형성함--, 및
    상기 NFET 영역 및 상기 PFET 영역 양쪽에 대해 게이트 유전체 질화를 수행하여 상기 NFET 게이트 산화물층 및 상기 PFET 게이트 산화물층에 추가의 질소 농도를 부가하는 단계(d)를 포함하되,
    상기 단계(c)가 상기 단계(d)보다 선행하거나, 상기 단계(d)가 상기 단계(c)보다 선행하여 수행하는 것인, CMOS 반도체 장치 형성 방법.
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  9. 반도체 기판 상에 형성되어 있는 PFET 영역과 NFET 영역을 갖는 CMOS 반도체 장치를 형성하는 방법으로서,
    상기 PFET 영역은 PFET 게이트 유전체층으로 덮여 있고 상기 NFET 영역은 NFET 게이트 유전체층으로 덮여 있으며, 이들 게이트 유전체층은 실리콘 산화물로 이루어져 있고 그의 질화 정도가 서로 다르며,
    상기 방법은,
    PFET 영역 및 NFET 영역을 갖는 실리콘 기판을 제공하는 단계,
    상기 PFET 영역 상부에 PFET 게이트 산화물층을 형성하고 상기 NFET 영역 상부에 NFET 게이트 산화물층을 형성하는 단계,
    상기 PFET 게이트 산화물층의 질화를 시작하기 전에 상기 NFET 영역 상부에 NFET 마스크를 형성한 후, 상기 PFET 영역 상부의 상기 PFET 게이트 유전체층에서 제1 최적화된 질소 원자 농도 레벨을 갖는 상기 PFET 영역 상부의 상기 PFET 게이트 유전체층을 형성하기 위해 상기 PFET 영역 상부의 상기 PFET 게이트 산화물층의 PFET 게이트 유전체 질화를 수행한 후, 상기 NFET 마스크를 제거하는 단계, 및
    상기 NFET 게이트 산화물층의 질화를 시작하기 전에 상기 PFET 영역 상부에 PFET 마스크를 형성한 후, 상기 NFET 영역 상부의 상기 NFET 게이트 유전체층을 형성하기 위해 상기 NFET 게이트 산화물층의 NFET 게이트 유전체 질화를 수행하여, 상기 NFET 영역 상부의 상기 NFET 게이트 유전체층에 제2 최적화된 질소 원자 농도 레벨을 형성한 후, 상기 PFET 마스크를 제거하는 단계
    를 포함하고, 상기 NFET 게이트 유전체층에서의 NFET 질소 원자 농도 레벨은 상기 PFET 게이트 유전체층에서의 상기 제1 최적화된 질소 원자 농도 레벨보다 작고,
    상기 NFET 게이트 유전체층 및 상기 PFET 게이트 유전체층은 동일한 두께를 갖는 것인, CMOS 반도체 장치 형성 방법.
  10. 삭제
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  12. 제1항, 제2항, 제3항 또는 제9항에 있어서, 상기 NFET 영역 상부의 상기 NFET 게이트 유전체층에서의 질화보다 상기 PFET 영역 상부의 상기 PFET 게이트 유전체층에서 더 높은 질화를 제공하는 단계를 포함하는 것인, CMOS 반도체 장치 형성 방법.
  13. 제1항, 제2항, 또는 제3항에 있어서, 상기 질화 공정들은 마스크 재료가 견딜 수 있는 최대 온도보다 낮은 온도에서 수행되는 것인, CMOS 반도체 장치 형성 방법.
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  20. 반도체 기판 상에 형성되어 있는 PFET 영역과 NFET 영역을 갖는 CMOS 반도체 장치로서,
    상기 PFET 영역은 PFET 게이트 유전체층으로 덮여 있고 상기 NFET 영역은 NFET 게이트 유전체층으로 덮여 있으며, 이들 게이트 유전체층은 실리콘 산화물로 이루어져 있고 그의 질화 정도가 서로 다르며,
    상기 CMOS 반도체 장치는,
    상기 PFET 영역 및 상기 NFET 영역을 갖는 실리콘 기판, 및
    상기 PFET 영역 상부의 PFET 게이트 유전체층 및 상기 NFET 영역 상부의 NFET 게이트 유전체층을 포함하며,
    상기 PFET 영역 상부의 상기 PFET 게이트 유전체층은 상기 PFET 영역 상부의 상기 PFET 게이트 유전체층에서 제1 최적화된 질소 원자의 농도 레벨로 질화되고,
    상기 NFET 영역 상부의 상기 NFET 게이트 유전체층은 상기 NFET 영역 상부의 상기 NFET 게이트 유전체층에서 제2 최적화된 질소 원자의 농도 레벨로 질화되고,
    상기 PFET 게이트 유전체층 및 상기 NFET 게이트 유전체층은 서로 다른 최적화된 질화 레벨을 가지며, 그에 따라 상기 PFET 영역 상부의 상기 PFET 게이트 유전체층에서의 PFET 질소 원자 농도 레벨이 상기 NFET 게이트 유전체층에서의 NFET 질소 원자 농도 레벨과 다른 것인, CMOS 반도체 장치.
  21. 제1항 또는 제9항에 있어서,
    상기 기판에서 커패시터 영역을 위한 베이스 산화물층 상부에 베이스 산화물 마스크를 형성하는 베이스 산화물 마스크의 제1 형성 단계,
    그 후, 상기 PFET 및 NFET 게이트 유전체층의 질화를 수행하고, 상기 커패시터 영역 상부의 상기 베이스 산화물 마스크를 제거한 후 상기 PFET 및 NFET 게이트 유전체층 위에 마스크를 형성하는 단계, 및
    그 후, 상기 커패시터 영역 상부의 상기 베이스 산화물층의 질화를 수행하여, 상기 베이스 산화물층을 커패시터 유전체층으로 변화시키는 단계
    를 수행하는 단계를 포함하는 CMOS 반도체 장치 형성 방법.
  22. 삭제
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