TWI306671B - Method for separately optimizing thin gate dielectric of pmos and nmos transistors within the same semiconductor chip and device manufactured thereby - Google Patents

Method for separately optimizing thin gate dielectric of pmos and nmos transistors within the same semiconductor chip and device manufactured thereby Download PDF

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Toshiharu Furukawa
Patrick R Varekamp
Jeffrey W Sleight
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Description

1306671 九、發明說明： 【發明所屬之技術領域】 本發明係關於MOSFET裝置之製造過程，且更特定言 之，係關於高效能MOSFET裝置之薄閘.極介電層之製造方 法。 【先前技術】 將閘極介電層調整至較小厚度係能夠將矽CMOS技術持 續調整至較高效能級別之關鍵要素之一。較薄的閘極介電 層產生較多的反轉電荷（inversion charge)，其增加了電晶體 驅動電流，且亦藉由增加通道之閘極控制而改良了短通道 效應。因為閘極介電層形成於反轉層形成且電晶體電流傳 導之介面處，所以其一定係非常高品質之介面。 目前氮氧化物（SiOxNy)作為閘極介電薄膜廣泛用於半導 體行業中。閘極介電層之所要特性係低閘極洩露電流、增 加電容之高介電常數、高遷移率、良好的可靠性及良好的 擴散障壁特性。自積體電路早期以來已選擇純Si02作為閘 極介電層，然而，近年來，由於閘極介電層被調整至低於 20A厚度範圍，因而氮氧化物已日益用於高效能CMOS處理 中〇 藉由兩種一般技術產生氮氧化石夕（SiOxNy):熱氮化與電 漿氮化。藉由將矽表面或二氧化矽（Si02)表面高溫曝露（650 °C -1000°C )至諸如一氧化二氮（N20)、氨（NH3)或氧化氮（NO) 之反應性含氮氣體來執行氮氧化物之熱氮化。熱能用於驅 動氮化反應。藉由將石夕或Si〇2表面曝露至活化含氮電椠來 95202.doc 1306671 執行氮氧化物之電漿氮化。因為已藉由電漿活化了氮，所 以其可在比熱氮化之溫度低之溫度（自室溫至800°C之任意 處）下反應以併入氮氧化物中。若在低溫（例如<100°C)下執 行電漿氮化處理，則其可與光阻軟遮罩處理相容。於該類 型之低溫處理中，光阻可用於選擇性地阻止覆蓋區域被氮 化，而曝露區域容納所要之氮併入。熱處理以及高溫電漿 處理與光阻不相容。熱處理需要可抵擋高溫之硬遮罩。光 阻軟遮罩特別吸引人，因為可使用與閘極氧化物相容之化 學物（例如硫酸/過氧化氳（H202)混合物）來剝離抗蝕劑。 與純Si02相比較，適當最佳化之氮氧化物具有增加之介 電常數、較低之閘極洩露電流及改良之擴散障壁特性。圖1 顯示當使用形成氮氧化物之遠程電漿氮化（RPN)處理時閘 極洩露電流如何隨著處理持續時間之增加而減少。通常， 必須對可能影響電晶體裝置電流之遷移率變化仔細平衡該 等改良。此外，該最佳化可能對存在於同一半導體晶片上 之NFET與PFET裝置不同。在圖1中，1.2伏特處之閘極洩露 (安培/公分2)被顯示為Tinv(人）之函數。參數Tinv為反轉厚 度，其當在反轉模式下量測電晶體時係有效氧化物厚度之 量測。單位為厚度，例如埃（A)或奈米（nm)。 圖2A、2B、3A及3B顯示電漿氮化如何不同地影響PFET 及NFET裝置驅動電流之實例。該等實例證明了閘極介電層 中之最佳氮濃度在NFET與PFET裝置之間不同，其通常未 知。垂直軸線為Joff，且水平軸線為Jodlin，其中Jodlin代表 電晶體汲極電流密度（安培/微米），即源極與汲極之間之電 95202.doc 1306671
的量測。
B"所取之PFET區域16與相關特徵的視圖。 沿圖8A之剖面線 3。圖4A-4D顯示 了在先前技術處理之四步驟中形成於矽基板12中之半導體 裝置H)之並置PFET及NFET部#，該先前技術處理說明閉極 介電整合處理步驟之標準序列對於具有最薄閘極介電層之 咼效能電晶體如何導致同一 PFET及NFET氮氧化物閘極介 電層18N/18P。此係因為當薄閘極介電層18N/18p生長時， 將基板12中之NFET區域14與PFET區域16曝露至同一處 理。以此方式在該處理基於熱或基於電漿時皆係適用的， 但為說明起見顯示了電漿處理。 在圖4A中顯示了裝置10在其製造之早期階段包含石夕半導 體基板12’其已被處理成在基板12中含有P捧雜之NFET區 域14與N摻雜之PFET區域16。 在圖4B中顯示了圖4A中已在NFET區域14之頂部表面上 方形成了閘極氧化層18N及已在PFET區域16之頂部表面上 方形成了閘極氧化層18P之後的裝置1〇。 在圖4C中顯示了圖4B之已藉由在NFET區域14及P摻雜之 PFET區域16之頂部表面上方使用將氮驅動至閘極氧化層 95202.doc 1306671 18N/18P中之均衡電漿氮化而處理了閘極氧化層18N/19p之 後的裝置1 〇。此同一情況對於熱氮化亦適用。 在圖4D中顯示了圖4C之具有相同閘極介電層18A而代替 閘極氧化層18N/18P之裝置1〇。相同閘極介電層18A已用水 平虛線遮蔽’以顯示閘極氧化層18N/18P至相同閘極介電層 18A之轉變，作為在NFET區域14及PFET區域16之頂部表面 上方對圖4C之閘極介電層18N/18P均衡氮化之結果。請注 意，圖4D由沿圖8A中之線A-A"及B-B"所取之剖面組成。 因為最佳氮氧化物對於NFET及PFET裝置不同，所以非常 需要分別最佳化該等兩裝置，因為總的CMOS積體電路效& 由NFET與PFET裝置效能所決定。若同一閘極介電層 18N/18P同時在NFET區域14及PFET區域16上生長，則_裝 置將被最佳化，而另一個將次最佳化。存在次最佳化裝置 之事實可能限制產品之總的CMOS電路效能。
Trivedi 等人之標題為"Integrated Circuitry And
Semiconductor Processing Method of Forming Field Effect Transistors"的美國專利第6,093,661號教示了在裝置之開極 介電層中任一升高位置處、但較佳在靠近閘極介電層與單 晶矽半導體基板之P及N摻雜區域間之較低介面之閘極介電 層中一位置處之氮原子濃度峰值。較佳地’氮原子濃度在 閘極介電層中之峰值升高區域中為0.1 %至10·0〇/〇莫耳，較佳 為0.5%至5.0%莫耳，其中峰值升高區域之厚度為3〇人至 60入。自5分鐘至2小時、理想地為30分鐘，在以約ι〇〇至 10,000 secin、理想地為1，〇〇〇 seem提供氮之氣壓下，在75〇 95202.doc 1306671 °C至900°C、理想地為850°C溫度之熱處理爐中進行氮至閘 極介電層中之引入。由於容易破壞氮鍵，因此較佳之氣原 子源具有N--0鍵。然而，亦可使用其它源，例如氧化氮 (NO)、一氧化二氮（N20)、氨（NH3)及氮氣（N2)。另外，快速 熱處理（RTP)藉由在一反應器中使用上述基於氮之化合物 中之一而將氮原子引入至閘極介電層中，該反應器在10秒 至2分鐘之時間範圍内在以每秒約10°C至每秒200°C峰值之 速率增加之溫度的氣壓下被加熱至約800°C至1200°C。或 者，藉由使用氮電漿處理或氮離子植入而將氮原子添加至 閘極介電層。Trivedi等人之目標係至少部分地沿較低介面 產生Si--N鍵。Trivedi等人對於較低介面區域之較佳目的係 防止p型材料自PFET電晶體閘極層（其由硼所p摻雜）隨後向 外擴散至電晶體通道中。Trivedi等人之另一目的係於半導 體基板之以後處理期間限制閘極介電層的進一步氧化。 Trivedi等人描述了在形成氮區域以再氧化閘極介電層之後 所執行之半導體基板之可選的另一熱處理。此一再氧化處 理之實例係於900°C下以1，〇〇〇 seem之純N2、以6,000 seem 之〇2、以50 seem之N2，並採用在50分鐘之週期内以50 seem 之氯源氣體。相關專利包括Trivedi等人之標題為”P-Type FET in a CMOS with Nitrogen Atoms in the Gate Dielectric" 的美國專利第6,417,546號及Trivedi等人之標題為 "Semiconductor Processing Method of Forming Field Effect Transistors”的美國專利第 6,541,395號。
Khare等人之2002年9月19日公開之被共同讓渡之標題為 95202.doc -10- 1306671 "Method For Improved Plasma Nitridation of Ultra Thin Gate Dielectrics”的美國專利申請案第20020130377 A1號描述了 形成積體電路裝置之閘極介電層。......在基板材料上形成 初始氮氧化物層，具有初始實體厚度之氮氧化物層。接著 使該初始氮氧化物層經受電漿氮化，該電漿氮化導致具有 最終實體厚度之最終氮氧化物層。”據陳述”氮摻雜、特別 是遠程電漿氮化（RPN)為一用於增加二氧化矽介電層之介 電常數（且因此增加單位電容）之已知技術，說明一用於氮化 閘極氧化層之已知處理。”此外，其陳述了"例如藉由在氧 化環境中加熱基板……使矽基板......經受氧化，以此形成
Si02之絕緣氧化層。......氧化層之介電效能......在閘極厚 度收縮至深次微米尺寸時變得日益重要。為了改良氧化層 之介電常數......以達成每單元電容上較低的洩露電流，藉 由已知為遠程電漿氮化（RPN)之處理將激勵氮原子引入至 氧化層中……。作為RPN處理之結果，氧化層……被轉化 為……具有一般化學組合物SiOxNy……之氮氧化矽層。” RPN處理係一在使用溫度敏感材料時會導致問題之高溫 處理。 卩111：11]^评3之2002年12月12日公開之被共同讓渡之標題為 ”SOI Device With Reduced Junction Capacitance”的美國專 利申請案第20020185675 A1號描述了 一閘極介電層形成之 實例，其”為一由熱氧化、隨後藉由遠程電漿氮化（PRN)或 解耦電漿氮化（DPN)而由氧化物進行氮化所形成之氮氧化 矽。” 95202.doc -11 - 1306671
Lim等人之2003年5月29日公開之標題為"Method for Fabricating Semiconductor Devices Having Dual Gate Oxide Layers”的美國專利申請案第20030100155 A1號描述了一選 擇性DPN”解耦處理”過程，該過程包含一”用於形成雙閘極 氧化層之方法，其包括以下步驟：a)在半導體基板上形成 閘極氧化層；及b)藉由執行解耦電漿處理來增加閘極氧化 層之一部分的厚度。無需額外熱處理，因為雙閘極氧化層 係藉由解耦電漿而形成的。而且，因為未損壞矽基板，所 以可確保半導體裝置之通道特徵。另外，因為在無額外通 道離子植入之情況下增加了單元區域中之臨限電壓，所以 可提高半導體裝置之電特徵”。DPN處理用於”單元區域Γ'， 但不用於"周邊電路區域ΙΓ。雖然區分了單元區域I與周邊 電路區域II，但是Lim等人並未考慮CMOS NFET與PFET區 域之區分的概念。Lim等人揭示了一用於在晶片之單元對周 邊區域中產生不同閘極介電厚度之方法，其會為NFET與 PFET在每一個別區域中產生同一閘極介電層，而本發明之 方法將NFET與PFET(其具有相同厚度）分離。在單一晶片上 之多個閘極介電厚度在行業中非常普通。舉例而言，一個 可能在單一晶片上具有15A、3〇A、70A閘極介電層。然而， 在每一介電厚度中，閘極介電組合物與厚度對於NFET及 PFET介電層係相同的，其為行業標準。 DPN處理係一在使用溫度敏感材料時避免問題之低溫處 理。 在Trivedi專利6,541，395中，將氮（N)添加至PFET閘極介 95202.doc -12- 1306671 電層以用於減少硼滲透，其中未將氮（N)添加至NFET閘極 介電層。閘極介電層之電特性在5-20A(本發明之較佳範圍） 與30-5〇A(Trivedi等人之較佳範圍）之間很不相同。通常僅 在二氧化矽低於約20A時才觀察到藉由增加氮濃度而進行 之洩露減少。Trivedi等人之專利似乎旨在比本發明更厚之 氧化物。Trivedi等人將N放入PFET之閘極氧化物中之原因 在於：將N添加至閘極氧化物會形成一易於阻止硼擴散之氮 氧化物。其具有減少硼自P+多晶矽閘電極滲透至PFET之通 道中的益處。在低於20A厚度範圍内，對於NFET與PFET裝 置，相對於純Si02，氮氧化物減少了閘極茂露。因此，本 發明將N置放於NFET與PFET閘極介電層中。
Trivedi等人之專利採用第一氮化二氧化矽之生長、抗蝕 劑遮罩及HF蝕刻與第二（無氮）二氧化矽之生長。該第一二 氧化矽總是較厚，因為其被曝露至第二（無氮）氧化物。因為 Trivedi等人之專利係關於較高溫度之熱處理，所以以此所 述之處理將總會導致較厚之第二二氧化矽（對於PFET之較 薄氮氧化物及對於NFET之較厚Si02)。在NFET上之較厚的 氧化物具有減少電晶體驅動電流之負效應。本發明提供一 藉由採用可消除在如Trivedi等人所揭示之高溫氧化中所見 到之實體厚度增加之低溫電漿來產生氧化物之方法。因 此，本發明可在NFET及PFET閘極介電層中達成同一實體厚 度（避免了由增加任一實體厚度會降低電晶體電流之事實 所導致之電晶體電流減少的問題），同時於CMOS裝置之兩 不同區域--即NFET閘極介電層與PFET閘極介電層-- 95202.doc -13- 1306671 中達成不同含量之氮濃度。 【發明内容】 參照Lim等人，第一個非常顯著之差異在於：本發明係基 於吾人之對NFET閘極介電層之最佳組合物不同於PFET閘 極介電層之最佳組合物的發現。該事實通常未知，且吾人 僅藉由許多試驗才發現該事實。第二，一旦吾人得知了上 述情況，吾人就意識到很需要產生不同氮氧化物濃度之 NFET與PFET閘極介電層以完全最佳化CMOS效能。本發明 採用諸如DPN之低溫處理與軟光阻遮罩之組合的使用來達 成該提商之結果。 本發明之有區別的特徵如下：室溫電漿使光阻軟遮罩能 夠用於經氮化處理之區域的圖案化。 將氮引入至PFET與NFET區域中（額外區域可包括具有已 經受強烈氮化之電容器介電層的解耦電容器）。 NFET中之氮有益於閘極洩露減少，但是在N濃度太高時 會降低遷移率。 PFET中之氮減少閘極洩露/硼滲透、改良遷移率。先前兩 事實之組合（其通常未知）導致某人個別最佳化PFET及 NFET閘極氧化物。 同一基礎氧化物用於被個別最佳化之具有氮之NFET與 PFET區域。實例：用於NFET之區域N劑量為0.8E15至1.2E15 cm·2，用於PFET之N劑量為1.5E15至2.5E15 cm·2。可視應用 及所要結果而定顛倒該組態。此僅僅係吾人已發現對於根 據吾人發明之製造方法及該等方法之產品特別有益且較佳 95202.doc -14- 1306671 之一實例。 【實施方式】 A) NFET及PFET裝置之氮氧化物閘極介電層的最佳化對於 每一裝置係不同的。 B) 因為最佳氮氧化物組合物對於NFET及PFET裝置係不同 的，所以個別最佳化NFET及PFET裝置有益於總的COMS 效能（NFET與PFET之組合）。 C) 本發明之方法適用於達成單一半導體晶片中之NFET及 PFET|置t閘才虽|t輩U匕才勿K固別最 <圭4匕。 如以前所述，需要提供NFET及PFET裝置之閘極介電層 18N/18P之個別最佳化，使得可最佳化NFET與PFET裝置之 總效能。下文描述本發明之若干實施例。 第一實施例： 在圖5A-5F之實施例中，藉由採用兩分離微影遮罩步驟， 在基板12中P摻雜之NFET區域14上方之輕微氮化的NFET閘 極介電層18C與N摻雜之PFET區域16上方之重氮化的PFET 閘極介電層18B之形成過程被完全解耦。在圖5a_5F中，類 似的元件具有與圖4A-4D中所示之元件類似的參考數字。 圖5 A顯示在早期製造階段根據本發明所製造之裝置1〇。 裝置10包括一矽半導體基板12，其已被處理成含有基板12 之P摻雜的NFET區域14與N摻雜的PFET區域16。 圖5B之處理步驟： (laa)圖5B顯示圖5A之在NFET區域14與PFET區域16上方 分別形成閘極氧化層18N/18P(在形成圖5C所示之光阻遮罩 95202.doc -15· 1306671 PR1之則）後之裝置10。為了形成閘極氧化層18N/18P，較佳 地執行以下使薄基礎閘極氧化層18N18p(Si〇2或 生長之步驟。 所要之薄膜特徵： 薄基礎閘極氧化層i 8N/18P之實體厚度的所要範圍在5入 至100A範圍内，其較佳厚度取決於特定應用。對於藉由併 入氮而減少之閘極洩露而言，較佳厚度為5人至2〇人。 組合物範圍自二氧化矽（Si〇2)至具有〇%_3〇%範圍、較佳 為3%-1〇%範圍之氮百分比（N%)之某含量的氮氧化物。 爐（批處理）： 氣體：〇2、NO、N20、NH3或組合物 溫度範圍 600。(：-1000。(：，較佳 700。(：-850。〇 壓力：10托（Torr)-760托 時間係自5分鐘至3小時’但較佳係20-60分鐘，或者執行 下文中之步驟（lab)以代替（iaa)。 (1 ab)單一晶圓快速熱處理器（RTp): 氣體：02、NO、N20、NH3或組合物 溫度範圍 7001-11001，較佳 800。(：-950。匚 壓力：10托-760托 時間係自5秒至400秒，但較佳係15-30秒。 第一微影步驟一形成遮罩阻止PFET或NFET閘極氧化層： (lb)圖5C(其為圖4C之修改）顯示圖5B之在執行形成標準 阻止光阻（抗蝕劑）遮罩PR1以覆蓋閘極氧化區域丨8N但曝露 PFET區域16上方之閘極氧化物18p之過程的第二步驟後之 95202.doc -16- 1306671 裝置10。換言之，遮罩PR1覆蓋NFET區域14上之氧化物， 但曝露PFET區域16上方之氧化物18P。即，阻止抗蝕劑遮罩 PR1覆蓋NFET區域14上方之閘極氧化層ι8Ν，使pFE丁區域 16上方之閘極氧化物18P之部分被曝露。 第一閘極氧化區域之氮化： (lc)圖5C亦顯示了圖5B之在藉由用含氮電漿i9p之電漿 氮化而曝露晶圓表面處之PFET區域上方之圖5B之閘極氧 化層18P之氮化期間的裝置1〇β另一方面’電漿i9p未產生 在NFET區域U上方之閘極氧化層⑽之氮化，因為抗钮劑 遮罩層PR1防止了氮電漿19P到達NFET區域14上方之氧化 物表面18N。緊接著描述步驟（lc)之處理參數。 執行第低/JD·電漿氮化（以保存光阻PR1，不能使用高溫 處理）。 所要之薄膜特徵： 實體厚度5A-i00A，較佳厚度取決於特定應用。氮氧化合 物組合物範圍為^之⑽，視特定應用而定，其中較佳 為 5-15%。 低溫電漿氮化： %漿源.私準電漿產生器，但較佳為RF(射頻)。氮源氣 體、.較佳為N2 ’但亦可能為NQ、N20、NH3。運載氣體：較 佳為Η^ΑΐΓ’但亦可能為Κι·。溫度：15。(：至_。(：，較佳為 5C [力.1毫托至1托，較佳為10毫托至200毫托。功率. 50 W至 1000 W，伯 & * ’ 1-車父佳為100 W至200 W。時間係5-400秒， 但較佳係15-30秒。 95202.doc 1306671 (ld) 圖5D顯示圖5C之處理結果，其中閘極氧化層18P已藉 由上述步驟（lc)被氮化而轉化成閘極介電層18B，如圖所 示，該閘極介電層18 B已藉由水平虛線被遮蔽，以顯示藉由 閘極氧化層18之相對重的氮化而在N摻雜之PFET區域16表 面上方形成閘極介電區域18B，而閘極氧化層18N在圖5B之 末端處保持其先前條件。換言之，藉由電漿19P已氮化了經 由遮罩PR1所曝露之（例如PFET)Si02區域18B，而防止了由 抗蝕劑遮罩PR1所覆蓋之（例如PFET)層18N被氮化。 剝離第一遮罩： 圖5D亦顯示了圖5C之在已藉由標準光阻剝離將抗蝕劑遮 罩PR1自裝置10剝離後之裝置10。 第二微影步驟-形成遮罩阻止NFET或PFET閘極氧化層： (le) 圖5E顯不圖5D之在執行弟二微影步驟以使得目前相 對區域被覆蓋（例如覆蓋PFET閘極介電層18B且曝露NFET 閘極氧化層18N)、在閘極介電區域18B上方形成阻止抗蝕劑 遮罩PR2、在NFET區域14上方使剩餘NFET閘極氧化區域 18N被曝露後之裝置10。 第二電漿氮化： (lf) 再次參照圖5E，下一步驟係執行另一電漿氮化（具有 含氮電漿19N之第二電漿氮化），以執行NFET區域14上方之 NFET閘極氧化層1 8N之氮化以將其轉化成閘極介電層 18C(圖5F)，但該處理步驟因阻止抗蝕劑遮罩PR2而未執行 PFET閘極介電層18B之氮化。 圖5F顯示圖5E之在使用上述完全解耦裝置10之NFET及 95202.doc -18- 1306671 PFET區域之序列以使得可個別最佳化裝置1〇之_丁_丁 區域14/16之刪頂極介電層⑽與PFET閘極介電層18B之 氮濃度及處理後的裝置10 ^ 可首先執行較重或較輕之氮化，因為存在兩遮罩步驟 (PR1/PR2)，可顛倒次序。 所要之薄膜特徵： 實體厚度5A-100A，較佳厚度取決於特定應用；且若需要 減小閘極洩露電流，則50A-20A係較佳的。 氮氧化合物組合物範圍為i _ 3 0 %之N %，視特定應用而 定，其中較佳為5-15%。 低溫電漿氮化： 電聚源：標準電槳產生器，但較佳為灯（射頻）。氣源氣 體：較佳為A，但亦可能為Ν0、να、NH3。運載氣體：較 佳為He或Ar，但亦可能為Kr。 溫度：15°C至lOOt，較佳為25°C。 壓力：1毫托至1托，較佳為1〇毫托至2〇〇毫托。功率：5〇 W至1〇〇〇 w，但較佳為1〇〇 w至200 w。時間係5 4〇〇秒但 較佳為15-30秒。 於該特定實例中，在由閘極氧化層19P所代表之pFET區域 上之第一電漿氮化的處理條件將會使得其將引入比由閘極 氧化層19N所代表之NFET處理多的氮。可藉由諸如較長時 間、較高功率或較低壓力之各種參數來達成閘極氧化層Dp 之氮化處理的更高氮濃度。 剝離第二遮罩： 95202.doc -19· 1306671 (1 g)執行抗蝕劑剝離處理以移除遮罩PR2，如圖5F所示， 其中閘極介電層18C已用點被輕微遮蔽以顯示閘極氧化層 1 8N之閘極介電區域18C的氮化結果，該閘極氧化層18N已 在P摻雜之NFET區域14之頂部表面上方被輕微氮化，而非 在如上述已被先前較重氮化之N摻雜之PFET區域16上方被 輕微氮化。 (ih)繼續進行一般的處理流程以構建電晶體，例如，如圖 10所說明之執行多晶矽閘極沈積。 下述對第二及第三實施例之描述含有對基礎氧化物及電 漿氮化之詳細描述，因為該等範圍自第一實施例未作改變。 第二實施例： 在參照圖6A-6D所描述之該方法的情形中，存在使用單一 微影遮罩步驟之如圖6D所示的解耦NFET及PFET閘極介電 區域18D及18E，同如圖5A-5F所說明之第一實施例之雙遮罩 步驟相反。 (2a)參照圖6A，薄基礎閘極氧化層18N/18P(Si02或 SiOxNy)已生長，如上文參照第一實施例之步驟（1 aa)或步驟 (lab)所描述。 (2b)使用光阻遮罩PR3來覆蓋NFET閘極氧化物18N之左 邊部分，其中圖6D中之閘極介電裝置區域18D將被輕微氮化 (例如，覆蓋NFET區域14上方之閘極氧化層18N且曝露PFET 區域16上方之閘極氧化層18P)。 (2c)再次參照圖6A，執行一藉由電漿19P而進行之遮罩之 第一電漿氮化，其含有許多必要的氮濃度及用於圖6D之待 95202.doc -20- 1306671 形成於PFET區域16上方之較重氮化的閘極介電層18E之處 理。處理細節參見上文。 (2d)剝離光阻遮罩PR3。圖6B顯示圖6A之在移除遮罩PR3 後之裝置10且顯示閘極氧化層18B，其中該閘極氧化層18B 已在PFET區域16上方被重氮化。 (2e)參照圖6C，執行一藉由電漿19N”而進行之額外（第二） 較輕的電漿氮化，以將氮化物引入至閘極氧化層1 8N與部分 氮化之PFET閘極介電層18B中。該第二未遮罩之電漿氮化 增加了氮化閘極介電層1 8B中之氮濃度以形成重摻雜之 PFET閘極介電層18E，其達到了所要之含量以最佳化PFET 閘極介電層18E，且以在NFET區域14上方提供已被輕微氮 化之NFET閘極介電層1 8D，如圖6D所示。 或者，吾人可在無遮罩之情況下首先執行較輕之氮化， 接著藉由經遮罩之NFET閘極介電層18D執行第二氮化。 (2f)繼續進行剩餘的處理流程以構建電晶體（例如多晶矽 沈積）。使用該序列會解耦裝置10之NFET及PFET區域，但 不完全是因為較重氮化之NFET閘極介電層18E中之氮濃度 為兩氮化步驟之和。與第一實施例相比較，此序列節省一 遮罩步驟。 第三實施例： 圖7A至7D顯示了在電容器區域24(如圖7D所示）上方提供 用於電容器介電層18F的重氮化之二氧化矽之氮化的處 理，並組合一可能為PFET區域16(或NFET區域14，為了說 明方便起見僅顯示了 PFET區域16)之區域的氮化。電容器介 95202.doc -21 - 1306671 電層之所要特性係每單位面積的高電容、低洩露及高可靠 性。電容器無需高遷移率，因為無電晶體傳導電流。因此， 需要併入最多的氮以最佳化薄膜之介電常數，使得電容器 變得較少洩露並在每單位面積密度上具有較高的電容。 處理序列如下。 3a)如上述實施例，使電晶體（NFET及PFET區域14/16)之 基礎氧化物18P/18N及電容器區域24之基礎氧化物18K生 長。該等基礎氧化物18K及18P/18N可能具有不同的氧化物 厚度，若必要，則藉由如圖7A及7B所示之標準氧化及整合 序列產生，其中藉由電漿19P而於PFET區域14上方進行之氮 化已為氮化閘極介電層18B(在PFET區域16上方）提供了遮 罩PR5，該遮罩PR5在由該遮罩PR5所保護之左邊電容器區 域24上方之二氧化矽層18K上方。因此，於該點處留下無任 何氮化之二氧化矽層1 8K。 3b)接著，如圖7C所示，在圖7B之裝置上執行微影遮罩步 驟，以藉由遮罩PR6覆蓋電晶體區域中之氮化閘極介電層 18B等。保護區域包括PFET區域16之閘極介電層18B及 NFET區域14之閘極介電層18C(在該視圖中未圖示）。遮罩 PR6留下二氧化矽層18K曝露在電容器區域24上方。 3 c)圖7D顯示圖7C之在將圖7C中之開放電容器區域曝露 於電漿19N”後之裝置10，該電漿19N”將圖7D中之電容器介 電層18F氮化至適當的氮濃度。通常，該濃度將比電晶體 (NFET及PFET)區域大，因為不考慮遷移率，僅必須最佳化 洩露及電容。 95202.doc -22- 1306671 可將任何該等實施例應用至需要或受益於不同裝置區域 中之選擇性最佳化之電漿氮化的任何高κ閘極介電（例如 Hf02、HfSi02、Zr02 等）整合，例如NFET或PFET裝置。 圖8A顯示根據本發明與先前技術之反相器電路（如圖所 示連接之NFET及PFET裝置）之俯視圖。 圖8B顯示圖8A中之遮蔽的關鍵。 圖8C為圖8A之裝置之示意性電路圖。參照圖8A，藉由查 看該電路（反相器為所有CMOS電路之構建組塊）之裝置中 之閘極氧化物的組合物，吾人可藉由使用熟習此項技術者 所熟知之分析技術而很容易地判定在NFET區域14上方之 閘極介電層中的氮濃度是否與在PFET區域16上方之閘極介 電層中的氮濃度相同。 標準閘極介電整合序列會在NFET與PFET區域中導致同 一氮濃度。 本發明對NFET與PFET閘極介電層提供不同的閘極介電 層的氮濃度，其係有益的，且提供一用於達成該組態之方 法。 圖9顯示圖4D之在裝置10之每一 NFET區域14與PFET區域 16之閘極介電層18A上方形成閘電極30/32、隨後在裝置10 之每一NFET區域14與PFET區域16中形成自對準源極S及汲 極D區域後之裝置10，其類似於Khare等人之公開專利申請 案之教示。由Khare等人之公開專利申請案所教示之主旨的 顯著特徵在於：閘極介電厚度與氮濃度對於NFET與PFET 裝置區域均相同，且因此其對於該等兩裝置中之一均不為 95202.doc -23- 1306671 最佳的。 圖10顯示根據本發明圖6D之在裝置10之NFET區域14之 NFET閘極介電層18D上方形成閘電極40且在PFET區域16上 方之PFET閘極介電層18E上方形成閘電極42、隨後在裝置1〇 之每一 NFET區域14與PFET區域16中形成自對準源極S及汲 極D區域後之裝置。閘極介電厚度在兩區域中大體上相同， 但氮濃度在NFET與PFET之間不同，與美國專利第6,541，395 號中之Trivedi裝置對比，其中實體厚度不同。 圖11顯示一概述了最優化共同形成CMOS積體電路之 NFET與PFET裝置之權衡的表格。氮濃度行係說明設計 NFET與PFET閘極介電層、對閘極浪露之影響及邪£丁與 PFET之遷移率之組合的樣品區域氮濃度。閘極洩露係積體 電路之功率耗散之顯著部分。NFET與PFET之遷移率的組合 代表一可用來測定總的CMOS積體電路效能之公制標準 (metric)。雖然閘極洩露很重要，但是用以最佳化之首要參 數係最後一行，其係主要由NFET與PFET遷移率之組合所判 定之總的CMOS電路效能。 列A為NFET與PFET之純Si02閘極介電層。因為無氮，所 以閘極洩露係不可接受地高（_)。自CMOS技術開始以來，已 將純Si〇2用作閘極介電層，因此將其視為參考標準（〇)。 列B及C代表由先前技術所達成之不同含量的氮濃度。 NFET與PFET閘極介電氮濃度相同，因為兩者係被同時產生 的。自列B至C増加NFET與PFET裝置之氮濃度不會減少閘 極茂露’但具有使NFET遷移率降級之損失。 95202-doc -24- 1306671 列D代表藉由採用本發明所達成之裝置組態。藉由如本文 所述個別氮化NFET與PFET閘極介電層，可獨立地最佳化兩 裝置之遷移率，並達成最高可能之總的CMOS裝置效能，由 列D中最後一行之+所示。以此方式在列B與C中係不能藉由 先前技術達成的。 雖然已根據上述特定實施例描述了本發明，但是熟習此 項技術者將意識到，可在隨附申請專利範圍之精神及範疇 内藉由修改來實施本發明，即，可在不脫離本發明之精神 及範疇的情況下在形式與細節上作出改變。舉例而言，可 代替上述光阻軟遮罩及低溫電漿氮化而使用藉由適當選擇 硬遮罩所進行之更高溫度的熱氮化作為較佳運作模式。因 此，所有該等變化在本發明之範圍内，且本發明包含以下 申請專利範圍之主旨。 【圖式簡單說明】 圖1顯示當使用形成氮氧化物之遠程電漿氮化（RPN)處理 時閘極洩露電流如何隨著處理持續時間之增加而減小。 圖2A及2B顯示電漿氮化如何不同地影響PFET與NFET裝 置驅動電流之實例。 圖3 A及3B顯示電漿氮化如何不同地影響PFET與NFET裝 置驅動電流之另一實例。 圖4A-4D係示意性概念圖，其中如圖4D所示，該等圖式 顯示沿圖8A中線A-A"及B-B”所取之兩並置剖面。該等兩並 置剖面係形成於矽基板中之半導體裝置之PFET與NFET部 分。圖4A-4D說明先前技術處理之四步驟，該等四步驟說明 95202.doc -25- 1306671 介電居ι整口之襟準序列的處理步驟如何對具有最薄閘極 搞八9之问效I電晶體導致同—PFET與NFET氮氧化物閘 極介電層。 产A、5F 5兄明根據本發明之第—實施例的處理，其中藉由 二兩分離微影遮罩步驟來完全解卜方面 極介％ 覺層且另一方面形成PFET閘極介電層之步驟。 在2 6A、6D說明根據本發明之第二實施例的處理，其甲，存 、圖6D所示之藉由一使用單—微影遮罩步驟之處理所形 的解耦NFET及PFET閘極介電區域，同如圖5八_汀所說明 之第〜實施例的雙遮罩步驟相反。 ^ 说明根據本發明之第三實施例的處理，其中提供 氮化之處理在裝置之電容器區域上方產生用於電容器介電 層之重氮化的二氧化矽層，與該裝置之另一區域之氮化組 °謗另一區域可能為pFET區域或為NFET區域，為了說明 方便％見僅顯示了一個區域。 圖8 A顯示根據本發明與先前技術之反相器電路（如圖所 示連辏之NFET及PFET裝置）的俯視圖。 圖8台顯示圖8A中之遮蔽的關鍵。 圖係圖8A之裝置之示意性電路圖。 圖9顯示在裝置之每一 NFET區域與PFET區域之閘極介電 層上方形成閘電極、隨後在裝置之每一 NFET區域與PFET 區域中形成自對準源極及汲極區域之後沿圖5D之先前技術 裝置所.取的剖視圖。 圖W顯示在裝置之每一 NFET區域與PFET區域之閘極介 95202.doc •26- 1306671 電層上方形成閘電極、隨後在裝置之每一NFET區域與PFET 區域中形成自對準源極及汲極區域之後之根據本發明之圖 6D的裝置。 圖11顯示一概述用於CMOS裝置之NFET對PFET部分之 閘極介電層之不同氮化度之效應的表格。 【主要元件符號說明】 10 半導體裝置 12 矽基板 14 NFET區域 16 PFET區域 18A, 18B, 18C, 18D, 18E 閘極介電層 18F 電容器介電層 18K 基礎氧化物/二氧化矽層 18N, 18P 閘極介電層/閘極氧化層 19P, 19N 含氮電漿/閘極氧化層 19N" 電漿 24 電容器區域 30, 32 閘電極 40, 42 閘電極 PR1 光阻遮罩/抗银劑遮罩 PR2 抗银劑遮罩 PR3 光阻遮罩 PR5, PR6 遮罩 95202.doc -27-

Claims (1)

1306671 十、申請專利範圍： 1. 一種形成具有在一半導體基板上形成之一PFET區域及一 NFET區域之CMOS半導體材料之方法，該PFET區域由一 PFET閘極介電層所覆蓋，且該NFET區域由一 NFET閘極 介電層所覆蓋，該等閘極介電層包含二氧化矽且具有其 不同的氮化度； 提供一具有一 PFET區域及一 NFET區域之矽基板； 在該PFET區域上方形成一 PFET閘極氧化層並在該 NFET區域上方形成一NFET閘極氧化層； 在該PFET區域上方提供該PFET閘極氧化層之氮化，以 在該PFET區域上方形成該PFET閘極介電層，其在該PFET 區域上方之該PFET閘極介電層中具有一第一濃度含量的 氮原子； 提供該NFET閘極氧化層之氮化，以在該NFET區域上方 形成該NFET閘極介電層，使該NFET閘極介電層中之氮原 子的一 NFET濃度含量不同於該PFET閘極介電層中之氮 原子的一PFET濃度含量。 2. 如請求項1之方法，其包括執行以下步驟，其一步驟在另 一步驟之前： 在該PFET閘極氧化層之開始氮化之前，在該NFET區域 上方形成一NFET遮罩，接著執行其PFET閘極介電氮化， 並於其後立刻移除該NFET遮罩，及在該NFET閘極氧化層 之開始氮化之前，在該PFET區域上方形成一PFET遮罩， 接著執行其NFET閘極介電氮化，並於其後立刻移除該 95202.doc 1306671 PFET遮罩。 3. 如請求項1之方法，其包括執行以下步驟，其一步驟在另 一步驟之前： 在開始氮化之前，在該NFET區域與該PFET區域中之一 區域上方形成一單一遮罩，留下該等區域中之另一區域 作為一未遮罩之區域，執行該未遮罩之區域的閘極介電 氮化，並於其後立刻移除該單一遮罩，且將一相等濃度 之氮添加至該NFET閘極氧化層及該PFET閘極氧化層，在 該NFET區域與該PFET區域中均執行閘極介電氮化。 4. 如請求項1之方法，其包括執行以下步驟，其一步驟在另 一步驟之前： 在一電容器區域中一電容器介電層之開始氮化之前， 在該NFET區域及該PFET區域上方形成一電容器介電遮 罩，接著執行其電容器介電氮化，並於其後立刻移除該 電容器介電遮罩；及 在該NFET區域及該PFET區域中該閘極氧化層的開始 氮化之前，在一先前形成的電容器區域上方形成一 FET遮 罩，接著執行其FET閘極介電氮化，並於其後立刻移除該 FET遮罩。 5. 如請求項1之方法，其包括在該PFET區域上方之該PFET 閘極介電層中提供比在該NFET區域上方之該NFET閘極 介電層中之氮化大的氮化。 6. 如請求項2之方法，其包括在該PFET區域上方之該PFET 閘極介電層中提供比在該NFET區域上方之該NFET閘極 95202.doc 1306671 介電層中之氮化大的氮化。 如請求嚷3之方法，其包括在該PFET區域上方之該PFet 間極介電層中提供比在該NFET區域上方 介電層中之氮化大的氮化。 之該NFET閘極 8.如請求項4之方法，其包括在該PFET區域上方之該PFET 問極介電層中提供比在該NFET區域上方 之該NFET閘極 介電層中之氮化大的氮化。 9· 種形成具有在一半導體基板上形成之一 ρρΕΤ區域及— NFET區域之CM0S半導體材料之方法，該PFET區域由_ PFET閘極介電層所覆蓋，且該NFET區域由_NFET閘極 介電層所覆蓋，該等閘極介電層包含二氧化矽且具有其 不同的氮化度； 提供一具有一 PFET區域及_NFET區域之矽基板·， 在該PFET區域上方形成_ pFET閘極氧化層並在該 NFET區域上方形成一NFET閘極氧化層； 在該PFET區域上方提供該pFF/r關炻氫几a七名，，
氮原子；
該NFET閘極介電層與該？FET間極介電 層具有相同厚 95202.doc 1306671 度。 10. 如請求項9之方法，其包括執行以下步驟，其一步驟在另 一步驟之前： 在該PFET閘極氧化層之開始氮化之前，在該NFET區域 上方形成一 NFET遮罩，接著執行其PFET閘極介電氮化， 並於其後立刻移除該NFET遮罩，及在該NFET閘極氧化層 之開始氮化之前，在該PFET區域上方形成一 PFET遮罩， 接著執行其NFET閘極介電氮化，並於其後立刻移除該 PFET遮罩； 在開始氮化之前，在該NFET區域與該PFET區域中之一 區域上方形成一單一遮罩，留下該等區域中之另一區域 作為一未遮罩之區域，執行該未遮罩之區域的閘極介電 氮化，並於其後立刻移除該單一遮罩，且將一相等濃度 之氮添加至該NFET閘極氧化層及該PFET閘極氧化層，在 該NFET區域與該PFET區域中均執行閘極介電氮化，其中 所得總氮含量在該PFET閘極氧化層中較高。 11. 如請求項9之方法，其包括執行以下步驟，其一步驟在另 一步驟之前： 在一電容器介電區域中一電容器介電層之開始氮化之 前，在該NFET區域及該PFET區域電容器介電區域上方形 成一電容器介電遮罩，接著執行其電容器介電氮化，並 於其後立刻移除該電容器介電遮罩；及 在NFET區域中之該閘極氧化層及該PFET區域中之該 閘極氧化層之開始該氮化之前，在該一電容器介電區域 95202.doc 1306671 上方形成一FET遮罩，接著執行其FET閘極介電氮化，並 於其後立刻移除該FET遮罩。 12. 如請求項9之方法，其包括在該PFET區域上方之該PFET 閘極介電層中提供比在該NFET區域上方之該NFET閘極 介電層中之氮化大的氮化。 13. 如請求項1之方法，其中係在一低於該遮罩材料可抵擋之 最大溫度之溫度下執行該氮化處理。 14. 如請求項2之方法，其中係在一低於該遮罩材料可抵擋之 最大溫度之溫度下執行該氮化處理。 15. 如請求項3之方法，其中係在一低於該遮罩材料可抵擋之 最大溫度之溫度下執行該氮化處理。 16 ·如請求項4之方法，其中係在一低於該遮罩材料可抵擔之 最大溫度之溫度下執行該氮化處理。 17. 如請求項5之方法，其中係在一低於該遮罩材料可抵擋之 最大溫度之溫度下執行該氮化處理。 18. 如請求項6之方法，其中係在一低於該遮罩材料可抵擋之 最大溫度之溫度下執行該氮化處理。 19. 如請求項7之方法，其中係在一低於該遮罩材料可抵擋之 最大溫度之溫度下執行該氮化處理。 20. —種具有在一半導體基板上形成之一 PFET區域及一 NFET區域之CMOS半導體裝置，該PFET區域由一PFET閘 極介電層所覆蓋，且該NFET區域由一NFET閘極介電層所 覆蓋，該等閘極介電層包含二氧化矽且具有其不同的氮 化度，該裝置包含： 95202.doc 1306671 一具有該PFET區域及該NFET區域之矽基板； 一位於該PFET區域上方之PFET閘極介電層及一位於 該NFET區域上方之NFET閘極介電層； 該PFET閘極介電層與該NFET閘極介電層具有不同含 量之氮化，使該PFET區域上方之該PFET閘極介電層中之 氮原子的一 PFET濃度含量不同於該NFET閘極介電層中 之氮原子的一NFET濃度含量。 95202.doc
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