CN100369209C - 形成栅介电层的方法 - Google Patents

形成栅介电层的方法 Download PDF

Info

Publication number
CN100369209C
CN100369209C CNB2005100082820A CN200510008282A CN100369209C CN 100369209 C CN100369209 C CN 100369209C CN B2005100082820 A CNB2005100082820 A CN B2005100082820A CN 200510008282 A CN200510008282 A CN 200510008282A CN 100369209 C CN100369209 C CN 100369209C
Authority
CN
China
Prior art keywords
nitrogen
nitrating step
nitrating
dielectric layer
dopant profiles
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2005100082820A
Other languages
English (en)
Other versions
CN1825542A (zh
Inventor
王俞仁
颜英伟
郑力源
黄国泰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CNB2005100082820A priority Critical patent/CN100369209C/zh
Publication of CN1825542A publication Critical patent/CN1825542A/zh
Application granted granted Critical
Publication of CN100369209C publication Critical patent/CN100369209C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种形成栅介电层的方法,首先于半导体基底上形成氧化硅层,接着使用含惰性气体与氮气的等离子体对氧化硅层进行第一与第二掺氮步骤,以形成栅介电层。其中第一掺氮步骤与第二掺氮步骤相较之下,第一掺氮步骤的功率较低、压力较低,但惰性气体/氮气比较高。本发明利用第一掺氮步骤的偏深的氮掺杂物分布与第二掺氮步骤的偏浅的氮掺杂物分布的组合,得到较平坦的总掺杂物分布,以抑制在栅介电层产生的电子穿隧现象,而得以减少元件的漏电流。

Description

形成栅介电层的方法
技术领域
本发明涉及一种半导体制造工艺,特别是涉及一种栅介电层(gatedielectric)的形成方法。
背景技术
随着金属氧化物半导体(MOS)元件尺寸下降的趋势,对栅介电层品质的要求也愈来愈多,比方说其漏电流要愈小越好。当栅介电层的材料为氧化硅时,为减少漏电流,业界常利用氮掺杂步骤来调整栅介电层的性质。一般而言,为避免影响阈值电压(threshold voltage)、基底与栅极之间的功函数差(flatband voltage)及元件的可靠性,此氮掺杂步骤所得的掺杂物分布(nitrogen profile)以偏浅者为佳。
然而,对现今要求低漏电流的元件而言,从栅介电层表面到其与基底的接口之间的氮分布曲线呈平坦状为优选。这是因为在元件尺寸下降时,上述现有技术所得的偏浅氮分布曲线仍会导致可观的漏电流。
上述的掺氮步骤常使用氮等离子体来进行,图1为利用氮等离子体处理氧化硅层所得的氮分布曲线,其中氮气流量为200sccm,高频功率(HF power)为500W,且压力为80mTorr。请参照图1,由其氮分布曲线100可知,氮掺杂物主要分布在氧化硅层的较浅区域,而成一分布峰110。
此偏浅的氮分布曲线100在电子穿隧效应的抑制上,仅能提供一定的效果。而在栅介电层/基底接口120以下更深的区域,则由于氮掺杂物浓度较少,因此能量较大的电子仍有可能穿隧通过,而造成较大的漏电流。
发明内容
本发明的目的就是在提供一种形成栅介电层的方法,以减少穿隧漏电流或是其它相关问题。
本发明提出的一种形成栅介电层的方法,即先于半导体基底上形成氧化硅层,接着使用含惰性气体与氮气的等离子体对此氧化硅层进行第一掺氮步骤与第二掺氮步骤,以形成栅介电层。其中第一掺氮步骤与第二掺氮步骤相较之下,第一掺氮步骤的功率较低、压力较低,但惰性气体/氮气比较高。其中,第一掺氮步骤在第二掺氮步骤之前或之后进行皆可。
本发明提出的另一种形成栅介电层的方法,即先于半导体基底上形成氧化硅层,接着使用含氮等离子体对氧化硅层进行第一掺氮步骤与第二掺氮步骤。其中,第一掺氮步骤的氮掺杂物分布顶点在氧化硅层的下半部,且第二掺氮步骤的氮掺杂物分布顶点在氧化硅层的上半部,使得氧化硅层的总氮掺杂物分布较第一掺氮步骤或第二掺氮步骤的氮掺杂物分布更为均匀,且含氮等离子体为含惰性气体与氮气的等离子体,第一掺氮步骤的惰性气体/氮气比高于第二掺氮步骤,且惰性气体/氮气比高低的设定可导致氮掺杂物分布更为均匀。
在本发明的优选实施例中,第一掺氮步骤的氮掺杂物分布与第二掺氮步骤的氮掺杂物分布相加后,恰可得一实质上平坦的总掺杂物分布。
另外,为使第一与第二掺氮步骤的氮掺杂物分布顶点分别在氧化硅层的下半部与上半部,当含氮等离子体中亦含有惰性气体时,可以调整压力或含氮等离子体的惰性气体/氮气比来控制氮离子的动能(注入深度随离子动能增加而增加)。由于氮离子动能随压力降低或惰性气体/氮气比升高而增加,故氮离子动能较大(注入较深)的第一掺氮步骤的压力低于第二掺氮步骤,或是惰性气体/氮气比高于第二掺氮步骤。
在另一优选实施例中,含氮等离子体亦含有惰性气体,且控制总氮掺杂物分布曲线的方法包括:调整第一与第二掺氮步骤各自的功率及进行时间,以控制第一与第二掺氮步骤各自的掺氮剂量;并调整第一与第二掺氮步骤各自的压力及惰性气体/氮气比,以控制第一与第二掺氮步骤各自的掺氮深度。在上述各掺氮剂量与各掺氮深度搭配良好的情形下,第一掺氮步骤的氮掺杂物分布与第二掺氮步骤的氮掺杂物分布相加后,即可得一实质上平坦的总掺杂物分布。
因本发明对氧化硅层进行两次掺氮步骤,并调整两个掺氮步骤各自的掺氮剂量与掺氮深度,所以在第一掺氮步骤的氮掺杂物分布与第二掺氮步骤的氮掺杂物分布相加后,可得到具有实质上平坦的总掺杂物分布的栅介电层。如此即可使此栅介电层能更有效地抑制电子穿隧现象,而可降低元件的漏电流。
为让本发明的上述和其它目的、特征和优点能更明显易懂,下文特举优选实施例,并配合附图作详细说明。
附图说明
图1绘示现有利用氮气等离子体对氧化硅层进行掺氮步骤所造成的氮分布曲线。
图2A到图2C为本发明实施例的一种形成栅介电层的方法的流程剖面示意图。
图3A绘示为本发明实施例的第一掺氮步骤与第二掺氮步骤各自的氮掺杂物分布曲线以及总氮掺杂物分布曲线的示意图。
图3B绘示为本发明的一实例的总氮掺杂物分布曲线。
简单符号说明
100:现有的氮分布曲线
110:分布峰
120:栅介电层/基底界面
200:基底
210:氧化硅层
222:第一掺氮步骤
224:第二掺氮步骤
230:氧化层
240:栅介电层/基底界面
250、250a:第一氮分布曲线、其顶点
260、260a:第二氮分布曲线、其顶点
270:总氮掺杂物分布曲线
具体实施方式
图2A到图2C绘示为本发明实施例的一种形成栅介电层的方法的流程示意剖面图。请参照图2A,首先于半导体基底200上形成氧化硅层210,其形成的方法例如为热氧化法(thermal oxidation)或是化学气相沉积法(chemical vapor deposition,CVD)。请同时参照图2B与图2C,接着使用含惰性气体(例如为氦气)与氮气的等离子体对此氧化硅层210进行第一掺氮步骤222与第二掺氮步骤224,以形成氧化层230。在本发明的实施例中,第一掺氮步骤222在第二掺氮步骤224之前或之后进行皆可。
此外,在本发明的实施例中,第一掺氮步骤222与第二掺氮步骤224相较之下,第一掺氮步骤222的功率较低、压力较低,但惰性气体/氮气比较高。具体而言,惰性气体例如是氦气,且第一掺氮步骤222的功率例如为150~500W,压力例如为5~20mT,氦氮比例如为50~90%,且时间例如为15~60秒。此外,第二掺氮步骤224的功率例如为800~1700W,压力例如为50~80mT,氦氮比上限例如为40%,且时间例如为30~300秒。上述第一掺氮步骤222与第二掺氮步骤224的相关参数整理如以下的表格。
  第一掺氮步骤   第二掺氮步骤
  功率(W)   压力(mT)   氦氮比(%)   功率(W)   压力(mT)   氦氮比(%)
  150~500   5~20   50~90   800~1700   50~80   0~40
  低   低   高   高   高   低
在本发明中,压力控制了氮离子进入氧化层230的深度,此处的压力指反应室中的压力。当压力较低时,等离子体中的氮离子的平均自由径较长,因此氮离子动能较大,而可进入氧化层230的较深处,反之则否。
惰性气体/氮气比亦可控制氮离子进入氧化层230的深度,此惰性气体例如为氦气。当惰性气体/氮气比较高时,氮离子/氮自由基的比值较高,此点可藉由光学放射系统(Optical Emission System,OES)的分析而得知;同时,氮离子的动能也比较高。因此,当惰性气体/氮气比较高时,氮掺杂物的分布偏深,反之则否。
请参照图3A,其绘示第一掺氮步骤与第二掺氮步骤各自的氮掺杂物分布曲线以及总氮掺杂物分布曲线的示意图,其中氧化层230与基底200之间的接口标号为240。在本发明的实施例中,第一掺氮步骤的压力设定较低,但惰性气体/氮气比(He/N2 ratio)较高,使其氮掺杂物分布曲线250的顶点250a可位在氧化层230的下半部;而第二掺氮步骤的压力设定较高,但惰性气体/氮气比较低,使其氮掺杂物分布曲线260的顶点260a可位在氧化层230的上半部。
另外,等离子体的功率与进行掺杂的时间控制了掺氮剂量。当等离子体功率较高时,氮分子的分解效率较高,故相同时间内的掺氮剂量较高,反之则否;而当掺杂时间增长时,掺氮剂量当然随之增加。请继续参照图3A,由于第一掺氮步骤的功率低且进行时间短,故形成峰值较小的第一掺氮步骤曲线250;而第二掺氮步骤的功率高且进行时间长,故形成峰值较大的第二掺氮步骤曲线260。
图3B绘示本发明的一个实例的总氮掺杂物分布图,由图3B可知,如使用本发明的两段式掺氮方法,即可得一实质上平坦的总掺杂物分布曲线270。亦即,从氧化层230的表面到氧化层230与基底200的接口240的区域中,整个氧化层230中的氮掺杂物分布为一实质上平均的分布。
综上所述,本发明的形成栅介电层的方法,至少包括下列优点:
(1)本发明对氧化硅层进行的两次掺氮步骤,其中第一掺氮步骤的氮掺杂物分布偏深,且第二掺氮步骤的氮掺杂物分布偏浅,故相加后可得到具有实质上平坦的总氮掺杂物分布曲线的栅介电层。
(2)第一与第二掺杂步骤可藉由调整功率、掺杂时间、压力以及惰性气体/氮气比的方式,控制氮离子掺杂的剂量与深浅。
(3)由于本发明可使栅介电层表面到其与基底的接口之间有一实质上平坦的氮掺杂曲线,所以可有效地抑制电子穿隧现象,而可降低元件的漏电流。
虽然本发明以优选实施例揭露如上,然而其并非用以限定本发明,本领域的技术人员在不脱离本发明的精神和范围内,可作些许的更动与润饰,因此本发明的保护范围应当以后附的权利要求所界定者为准。

Claims (9)

1.一种形成栅介电层的方法,包括:
于一半导体基底上形成一氧化硅层;以及
使用含惰性气体与氮气的等离子体对该氧化硅层进行一第一与一第二掺氮步骤,以形成一栅介电层,其中
该二掺氮步骤相较之下,该第一掺氮步骤的功率较低,压力较低,但惰性气体/氮气比较高。
2.如权利要求1所述的形成栅介电层的方法,其中
该惰性气体为氦气;
该第一掺氮步骤的功率为150~500W,压力为5~20mT,氦氮比为50~90%,且时间为15~60秒;以及
该第二掺氮步骤的功率为800~1700W,压力为50~80mT,氦氮比上限为40%,且时间为30~300秒。
3.如权利要求1所述的形成栅介电层的方法,其中该第一掺氮步骤在该第二掺氮步骤之前或之后进行。
4.一种形成栅介电层的方法,包括:
于一半导体基底上形成一氧化硅层;以及
使用一含氮等离子体对该氧化硅层进行一第一与一第二掺氮步骤,其中该第一掺氮步骤的氮掺杂物分布顶点在该氧化硅层的下半部,且该第二掺氮步骤的氮掺杂物分布顶点在该氧化硅层的上半部,使得该氧化硅层的总氮掺杂物分布较该第一或第二掺氮步骤的氮掺杂物分布更为均匀,且该含氮等离子体为含惰性气体与氮气的等离子体,该第一掺氮步骤的惰性气体/氮气比高于该第二掺氮步骤,且该惰性气体/氮气比高低的设定导致氮掺杂物分布更为均匀。
5.如权利要求4所述的形成栅介电层的方法,其中该第一掺氮步骤的氮掺杂物分布与该第二掺氮步骤的氮掺杂物分布相加后,恰可得一实质上平坦的总掺杂物分布。
6.如权利要求4所述的形成栅介电层的方法,其中该第一掺氮步骤的压力低于该第二掺氮步骤,且该压力高低的设定可导致权利要求4所述的氮掺杂物分布情形。
7.如权利要求4所述的形成栅介电层的方法,其中该惰性气体为氦气。
8.如权利要求4所述的形成栅介电层的方法,其中该含氮等离子体为含惰性气体与氮气的等离子体,且形成权利要求4所述的氮掺杂物分布情形的方法包括:
调整该第一与第二掺氮步骤各自的功率及进行时间,以控制该第一与第二掺氮步骤各自的氮掺杂剂量;以及
调整该第一与第二掺氮步骤各自的压力及惰性气体/氮气比,以控制该第一与第二掺氮步骤各自的氮掺杂深度。
9.如权利要求8所述的形成栅介电层的方法,其中该第一掺氮步骤的氮掺杂物分布与该第二掺氮步骤的氮掺杂物分布相加后,恰可得一实质上平坦的总掺杂物分布。
CNB2005100082820A 2005-02-21 2005-02-21 形成栅介电层的方法 Active CN100369209C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2005100082820A CN100369209C (zh) 2005-02-21 2005-02-21 形成栅介电层的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2005100082820A CN100369209C (zh) 2005-02-21 2005-02-21 形成栅介电层的方法

Publications (2)

Publication Number Publication Date
CN1825542A CN1825542A (zh) 2006-08-30
CN100369209C true CN100369209C (zh) 2008-02-13

Family

ID=36936118

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100082820A Active CN100369209C (zh) 2005-02-21 2005-02-21 形成栅介电层的方法

Country Status (1)

Country Link
CN (1) CN100369209C (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114864395B (zh) * 2022-07-05 2022-09-23 北京屹唐半导体科技股份有限公司 控制氮掺杂深度分布的方法和半导体器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093661A (en) * 1999-08-30 2000-07-25 Micron Technology, Inc. Integrated circuitry and semiconductor processing method of forming field effect transistors
CN1402307A (zh) * 2002-01-28 2003-03-12 联华电子股份有限公司 制作基极介电层的方法
US6821833B1 (en) * 2003-09-09 2004-11-23 International Business Machines Corporation Method for separately optimizing thin gate dielectric of PMOS and NMOS transistors within the same semiconductor chip and device manufactured thereby

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093661A (en) * 1999-08-30 2000-07-25 Micron Technology, Inc. Integrated circuitry and semiconductor processing method of forming field effect transistors
CN1402307A (zh) * 2002-01-28 2003-03-12 联华电子股份有限公司 制作基极介电层的方法
US6821833B1 (en) * 2003-09-09 2004-11-23 International Business Machines Corporation Method for separately optimizing thin gate dielectric of PMOS and NMOS transistors within the same semiconductor chip and device manufactured thereby

Also Published As

Publication number Publication date
CN1825542A (zh) 2006-08-30

Similar Documents

Publication Publication Date Title
US7214628B2 (en) Plasma gate oxidation process using pulsed RF source power
US7214631B2 (en) Method of forming gate dielectric layer
US6933248B2 (en) Method for transistor gate dielectric layer with uniform nitrogen concentration
WO2006023373A1 (en) A method and system for modifying a gate dielectric stack containing a high-k layer using plasma processing
EP1851795A2 (en) Selective plasma re-oxidation process using pulsed rf source power
CN100369209C (zh) 形成栅介电层的方法
US7601404B2 (en) Method for switching decoupled plasma nitridation processes of different doses
US7557407B2 (en) Recessed gate structure and method for preparing the same
CN101764088B (zh) 轻掺杂离子注入方法和i/o金属氧化物半导体场效应管
US6388288B1 (en) Integrating dual supply voltages using a single extra mask level
CN100468767C (zh) 多阶式栅极结构及其制备方法
US20040043627A1 (en) Method of forming a low leakage dielectric layer providing an increased capacitive coupling
KR20030002025A (ko) 반도체 소자 제조방법
CN101930924B (zh) Mos晶体管的制作方法
US6638874B2 (en) Methods used in fabricating gates in integrated circuit device structures
CN103295913A (zh) 改善半导体器件负偏压温度不稳定性的方法
GB2344460A (en) Forming MOSFETs by ion implantation
US20070264808A1 (en) Plasma doping method and method for fabricating semiconductor device using the same
US6864141B1 (en) Method of incorporating nitrogen into metal silicate based dielectrics by energized nitrogen ion beams
Cui et al. Ultra Low Temperature High Aspect Ratio Oxide Punch Through Etching
CN108598003B (zh) 一种改善mos管应力效应的方法
CN103579077B (zh) 一种半导体结构及其形成方法
Regis et al. Reactive ion etch of silicon nitride spacer with high selectivity to oxide
Kalisz et al. Reactive-ion-etching (RIE) process in CF4 plasma as a method of fluorine implantation
US7985695B2 (en) Forming silicon oxide film from RF plasma of oxidizing gas

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant