DE69728259T2

DE69728259T2 - Siliciumkarbid-cmos und herstellungsverfahren

Info

Publication number: DE69728259T2
Application number: DE69728259T
Authority: DE
Inventors: B. David SLATER; A. Lori LIPKIN; V. Alexander SUVOROV; W. John PALMOUR
Original assignee: Cree Inc
Current assignee: Wolfspeed Inc
Priority date: 1996-04-15
Filing date: 1997-04-14
Publication date: 2004-08-26
Anticipated expiration: 2017-04-15
Also published as: AU2667597A; EP0894339B1; DE69728259D1; EP0894339A1; JP2000508477A; WO1997039485A1; ATE262733T1; KR20000005452A; ES2213822T3; US6344663B1

Description

Die vorliegende Erfindung bezieht sich auf Metall/Polysilizium-Oxid-Halbleiter-(MOS) Einrichtungen, die in Siliziumkarbid ausgebildet sind. Genauer gesagt bezieht sich die vorliegende Erfindung auf komplementäre Metall/Polysilizium-Oxid-Halbleitereinrichtungen, die üblicherweise als CMOS bezeichnet werden und die in Siliziumkarbid ausgebildet sind.
Integrierte komplementäre MOS (CMOS) Einrichtungen sind monolithisch integrierte p-Kanal und n-Kanal Transistoren, die optional in einer einzigen Einrichtung miteinander verbunden sind. CMOS-Einrichtungen stellen die Basis für viele integrierte Schaltkreise dar, wie zum Beispiel Operationsverstärker, Abfrage- bzw. Abtasteinrichtungen, digitale Logik, Speichereinrichtungen und Mikroprozessoren. Die CMOS-Technologie ist in einfacher Weise an gemischte analoge und digitale Anwendungen anpaßbar. Die Verfügbarkeit aktiver oder Stromquellenlasten macht es möglich, große Spannungsverstärkungen mit relativ kleinen Versorgungsspannungen und -strömen zu erzeugen. CMOS stellt auch digitale Schaltkreise mit niedriger Energie bzw. niedriger (elektrischer) Leistung bereit. CMOS ist weiterhin attraktiv als eine Technologie wegen des Betriebs mit geringerer Stromversorgungsspannung, und die verminderte Komplexität der Schaltkreisauslegung erhöht die Zuverlässigkeit in allen Betriebszuständen.
Um eine CMOS-Einrichtung herzustellen, muß ein einzelnes Substrat oder ein Rohchip in der Lage sein, Transistoren vom komplementären Typ zu erzeugen. Demnach muß ein einzelner Rohchip sowohl p-Typ als auch n-Typ Bereiche tragen, um die p-Typ und n-Typ Kanäle der komplementären Einrichtungen bereitzustellen. Frühere CMOS-Einrichtungen sind in Silizium hergestellt worden, sind jedoch nicht unter Verwendung von Siliziumkarbid hergestellt worden. Die Schwierigkeit bei der Herstellung von Bereichen entgegengesetzter Leitfähigkeit in Siliziumkarbid, die geeignet sind, um komplementäre Transistoren auf einem einzelnen Rohchip oder einem Wafer zu erzeugen, zusätzlich zu der generellen Schwierigkeit bei der Herstellung von p-Kanal MOS-Feldeffekttransistoren in Siliziumkarbid, haben die Herstellung von CMOS in Siliziumkarbid verhindert.
Die japanische Patentanmeldung mit der Veröffentlichungsnummer 08088383 mit dem Titel SILICON CARBIDE COMPLEMENTARY TYPE MOSFET beschreibt einen komplementären MOSFET, der unter Verwendung einer epitaktischen Schicht gebildet wurde, die auf ein Substrat laminiert wurde, um zwei Transistoren bereitzustellen, von welchen einer eine Gategrube hat, die sich durch die epitaktische Schicht in das Substrat erstreckt.
Das US-Patent Nr. 5,342,803 für Shimoji beschreibt ein Verfahren zum Isolieren von Schaltkreiselementen, um in effektiver Weise Einrichtungen auf einem Halbleitersubstrat zu isolieren. Das Patent beschreibt ein solches Verfahren bezüglich Siliziumeinrichtungen und erwähnt Siliziumkarbid als ein mögliches Substrat für eine Ausführungsform, welche komplementäre Einrichtungen nicht umfaßt. Das Dokument von Shimoji liefert keine Information darüber, wie Siliziumkarbid für die in dem Patent beschriebenen Verfahren verwendet werden könnte, um komplementäre Einrichtungen in Siliziumkarbid herzustellen.
Das US-Patent Nr. 3,849,216 für Salters beschreibt ein Verfahren zum Herstellen einer Halbleitereinrichtung. Das Dokument von Salters erwähnt Siliziumkarbid als ein Ausgangsmaterial zum Herstellen eines isolierenden Bereichs.
Das US-Patent Nr. 5,385,855 von Brown et al. beschreibt einen integrierten Schaltkreis in Siliziumkarbid, dieses Dokument beschreibt jedoch keine komplementären Einrichtungen in einem integrierten Schaltkreis.
Die EP-A-0 372 412 beschreibt ein Verfahren zum Herstellen eines Siliziumkarbidfilmes, welcher elektrisch isoliert ist. In den Film eingearbeitet ist ein komplementärer FET, in welchem ein Well (eine Grube) vom n-Typ in einer p-Typ SiC-Schicht ausgebildet ist. Die übrigen Elemente der Einrichtung sind konventionell.
Wegen der Vorteile, die integrierte CMOS-Einrichtungen gegenüber Einrichtungen haben, welche allein aus p-Kanal oder n-Kanal Transistoren bestehen, ist es wünschenswert, die Hindernisse im Falle von Siliziumkarbid zu überwinden, um die Entwicklung einer Technologie für integrierte CMOS-Einrichtungen in Siliziumkarbid zu ermöglichen.
In Anbetracht des Vorstehenden ist es eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer monolithischen integrierten Einrichtung in Siliziumkarbid mit einem p-Kanal Transistor und einem n-Kanal Transistor auf demselben Rohchip oder demselben Wafer bereitzustellen. Weiterhin ist es eine Aufgabe der vorliegenden Erfindung, eine in Siliziumkarbid ausgebildete CMOS-Einrichtung herzustellen.
Dementsprechend besteht ein Gesichtspunkt der vorliegenden Erfindung aus einer integrierten Einrichtung nach Anspruch 1.
Ein weiterer Aspekt der vorliegenden Erfindung weist ein Verfahren zum Ausbilden einer integrierten Einrichtung auf, wie es in Anspruch 15 wiedergegeben ist.
in der vorliegenden Erfindung ist das Material für die Drain- und Sourcekontakte der ersten und zweiten MOS-Feldeffekttransistoren Nickel.
Bevorzugte Strukturen, welche durch die vorliegende Erfindung bereitgestellt werden, umfassen Strukturen für eine integrierte, komplementäre CMOS-Einrichtung, welche eine Schicht aus Siliziumkarbid eines ersten Leitfähigkeitstyps umfaßt, die ein Substrat oder eine epitaktische Schicht sein kann. Ein Well-Bereich aus einem Siliziumkarbid eines zweiten Leitfähigkeitstyps wird in der Siliziumkarbidschicht ausgebildet. Eine Mehrzahl von Bereichen des Siliziumkarbids vom zweiten Leitfähigkeitstyp werden in der Siliziumkarbidschicht ausgebildet, um einen Sourcebereich der Schicht und einen Drainbereich der Schicht in der ersten Siliziumkarbidschicht auszubilden. Eine Mehrzahl von Bereichen des Siliziumkarbids vom ersten Leitfähigkeitstyp wird in dem Well-Bereich ausgebildet, um einen Sourcebereich des Wells und einen Drainbereich des Wells dem Well-Bereich auszubilden. Eine dielektrische Gateschicht wird zwischen den Source- und den Drainbereichen der Schicht ausgebildet und erstreckt sich über zumindest einen Teil der Drain- und Sourcebereiche der Schicht. In ähnlicher Weise wird eine dielektrische Gateschicht zwischen den Source- und Drainbe reichen des Wells ausgebildet und erstreckt sich über zumindest einen Teil der Source- und Drainbereiche des Wells. Eine Gateelektrode der Schicht wird auf der dielektrischen Gateschicht ausgebildet, die zwischen dem Sourcebereich und dem Drainbereich der Schicht ausgebildet ist, um so einen aktiven Kanalbereich des ersten Leitfähigkeitstyps in der Siliziumkarbidschicht zwischen der Source und der Drain der Schicht auszubilden, wenn eine Vorspannung an der Gateelektrode der Schicht angelegt wird. Eine Gateelektrode des Wells wird ebenfalls auf der dielektrischen Gateschicht ausgebildet, die zwischen dem Sourcebereich und dem Drainbereich des Wells liegt, um einen aktiven Kanalbereich in dem Wellbereich des zweiten Leitfähigkeitstyps zwischen der Source und der Drain des Wells bereitzustellen, wenn an der Gateelektrode des Wells eine Vorspannung angelegt wird.
Ein Sourcekontakt des Wells kann ebenfalls auf dem Sourcebereich des Wells ausgebildet werden und ein Drainkontakt des Wells kann auf dem Drainbereich des Wells ausgebildet werden. In ähnlicher Weise kann ein Sourcekontakt der Schicht auf dem Sourcebereich der Schicht und ein Drainkontakt der Schicht auf dem Drainbereich der Schicht ausgebildet werden.
In einer alternativen Ausführungsform der vorliegenden Erfindung sind eine Mehrzahl von Wellkanal-Stopbereichen in dem Wellbereich ausgebildet. Die Stopbereiche werden aus dem Siliziumkarbid des zweiten Leitfähigkeitstyps ausgebildet und haben eine höhere (Ladungs-) Trägerkonzentration als der Wellbereich. Die Kanalstopbereiche sind derart angeordnet, daß der Sourcebereich des Wells und der Drainbereich des Wells zwischen die Kanalstopbereiche verschoben sind. Eine Mehrzahl von Stopbereichen der Schicht kann ebenfalls in der Siliziumkarbidschicht neben den Source- und Drainbereichen der Schicht ausgebildet werden. Die Stopbereiche der Schicht werden aus dem Siliziumkarbid des ersten Leitfähigkeitstyps gebildet und haben eine höhere (Ladungs-) Trägerkonzentration als die Siliziumkarbidschicht. Die Stopbereiche der Schicht sind derart ausgebildet, daß die Source- und Drainbereiche der Schicht zwischen den Stopbereichen der Schicht liegen.
Zusätzlich zu der Ausbildung der grundlegenden Transistoreinrichtungen können Ausführungsformen der vorliegenden Erfindung eine Isolierschicht umfassen, welche auf der Siliziumkarbidschicht, auf dem Wellbereich, den Source-, Gate- und Drainkontakten des Wells und den Source-, Gate- und Drainkontakten der Schicht ausgebildet ist. Diese Isolationsschicht ermöglicht Verbindungen bzw. Anschlüsse der verschiedenen Siliziumkarbideinrichtungen. Diese Verbindung kann erreicht werden durch eine Mehrzahl von Metallisierungsbereichen, um wahlweise Verbindung mit den Source-, Gate- und Drainkontakten des Wells und den Source-, Gate- und Drainkontakten der Schicht durch Verbindungsfenster herzustellen, die in der Isolierschicht ausgebildet sind.
In einer weiteren Ausführungsform der vorliegenden Erfindung ist eine Schutzschicht auf den freiliegenden Oberflächen der integrierten Einrichtung ausgebildet, um die Einrichtung gegenüber Beschädigungen bzw. Einflüssen aus der Umgebung zu schützen. Anschlußfelder können in einem Anschlußfeldfenster durch die Schutzschicht hindurch ausgebildet sein, um eine Verbindung mit irgendeinem darunterliegenden Bereich, wie zum Beispiel der darunterliegenden Metallisierung, zu ermöglichen. In einer weiteren alternativen Ausführungsform der vorliegenden Erfindung hat zumin dest eine der MOS-Einrichtungen einen Source- und Drainschichtbereich, der zu der Gateelektrode ausgerichtet bzw. selbstausrichtend ist.
In einer besonderen Ausgestaltung der Verfahren der vorliegenden Erfindung umfaßt das Verfahren zum Ausbilden einer integrierten Siliziumkarbideinrichtung die Schritte, eine leicht dotierte Siliziumkarbidschicht eines ersten Leitfähigkeitstyps zu bilden, welche hochdotierte Source- und Drainbereiche eines Siliziumkarbid eines zweiten Leitfähigkeitstyps hat. Der zweite Leitfähigkeitstyp ist ein gegenüber dem ersten Leitfähigkeitstyp entgegengesetzter Leitfähigkeitstyp. Ein leichtdotierter Well des zweiten Leitfähigkeitstyps wird in der leichtdotierten Schicht des ersten Leitfähigkeitstyps ausgebildet. In dem leichtdotierten Well sind hochdotierte Source- und Drainbereiche aus Siliziumkarbid eines ersten Leitfähigkeitstyps ausgebildet. Dielektrische Gateschichten sind auf der leichtdotierten Siliziumkarbidschicht zwischen den Source- und Drainbereichen der leichtdotierten Siliziumschicht des ersten Leitfähigkeitstyps und auf dem leichtdotierten Well des zweiten Leitfähigkeitstyps zwischen den Source- und Drainbereichen in dem leichtdotierten Well ausgebildet.
In einer bevorzugten Ausführungsform der vorliegenden Erfindung wird der leichtdotierte Well durch Erzeugen einer Maskierungsschicht auf einer Oberfläche der leichtdotierten Siliziumkarbidschicht gebildet, um so ein Fenster zu erzeugen, welches dem Bereich des leichtdotierten Wells entspricht. Ionen werden durch das Fenster in die leichtdotierte Siliziumkarbidschicht implantiert und der implantierte Well wird getempert, um die in der leichtdotierten Siliziumkarbidschicht implantierten Ionen zu aktivieren, um den leichtdotierten Well eines zweiten Leitfähigkeitstyps zu erzeugen. Vorzugsweise werden die Ionen mit einer maximalen Implantationsenergie von mehr als etwa 250 keV implantiert.
In einer bevorzugten Ausführungsform des Verfahrens zum Ausbilden der Drain- und Sourcebereiche werden diese Bereiche durch Erzeugen einer Maskenschicht auf einer Oberfläche der leichtdotierten Siliziumkarbidschicht hergestellt, um so ein Fenster zu erzeugen, welches den Bereichen der hochdotierten Source- und Drainbereiche eines zweiten Leitfähigkeitstyps entspricht. Ionen werden durch das Fenster in die leichtdotierte Siliziumkarbidschicht implantiert, und die implantierten Bereiche werden getempert, um die in der leichtdotierten Siliziumkarbidschicht implantierten Ionen zu aktivieren, um die hochdotierten Source- und Drainbereiche eines zweiten Leitfähigkeitstyps zu erzeugen. Vorzugsweise werden die hochdotierten Source- und Drainbereiche des ersten Leitfähigkeitstyps in dem Wellbereich ausgebildet, und in derselben Art und Weise unter Verwendung einer passenden Maske und Ionen aktiviert.
In einer bevorzugten Ausgestaltung der Verfahren der vorliegenden Erfindung werden die dielektrischen Gateschichten durch Abscheiden einer dielektrischen Gateschicht auf der Oberfläche der Siliziumkarbidschicht mit freiliegenden Bereichen des leichtdotierten Wells eines zweiten Leitfähigkeitstyps, den hochdotierten Source- und Drainbereichen eines ersten Leitfähigkeitstyps und den hochdotierten Source- und Drainbereichen eines zweiten Leitfähigkeitstyps hergestellt. Die abgeschiedene dielektrische Schicht wird dann in einer oxidierenden Umgebung erhitzt.
In einer weiteren Ausführungsform der vorliegenden Erfindung werden Gateelektroden auf den dielektrischen Gateschichten ausgebildet, Sourcekontakte werden auf den Sourcebereichen gebildet und Drainkontakte werden auf den Drainbereichen gebildet. die Sourcekontakte und die Drainkontakte werden durch gezieltes Abscheiden von Nickel gebildet. Die Gateelektroden werden vorzugsweise durch gezieltes Abscheiden von Molybdän gebildet. Die Ausbildung der Source- und Drainkontakte für beide Typen von Einrichtungen wird vorzugsweise gleichzeitig ausgeführt.
Stopbereiche, welche die Kanalbereiche und/oder Source- und Drainbereiche umgeben, können ebenfalls gebildet werden durch Einstellen der Maskenschicht, um eine lonenimplantation an Stellen zu ermöglichen, welche den Kanal und/oder die Source- und Drainbereiche der Einrichtung während der Implantierung der Source- und Drainbereiche der komplementären Einrichtung umgeben.
In einer alternativen bevorzugten Ausführungsform wird eine Isolationsschicht für die Verbindung über den Gate-Source- und Drainkontakten in irgendeiner freiliegenden dielektrischen Gateschicht ausgebildet durch Abscheiden eines isolierenden Materials. Verbindungen mit Source-, Drain- und Gateelektroden können durch selektive Öffnungsdurchgänge in der Verbindungsisolierschicht hergestellt werden, um Kontakte mit den darunterliegenden Gate-, Source- und Drainkontakten herzustellen. Eine Metallisierungsschicht kann wahlweise auf der Verbindungsisolierschicht ausgebildet werden, um die Kontakte oder Elektroden der Einrichtungen durch die offenen Durchgänge wahlweise zu verbinden. Weitere Verbindungsisolierschichten mit entsprechenden Metallisierungsschichten und Fenstern zu darunterliegenden Verbindungsschichten können bereitgestellt werden, um ein Verbindungssystem in mehreren Ebenen bereitzustellen.
Kontaktfelder können ebenfalls auf der Metallisierung ausgebildet werden, um einen Kontakt mit Sonden- oder Drahtanschlüssen zu ermöglichen. Ein Kontaktfeld kann hergestellt werden durch Ausbilden eines Platinbereichs auf der Metallisierungsschicht und Ausbilden einer Goldschicht auf dem Platinbereich.
Eine Schutzschicht kann ebenfalls auf der Einrichtung ausgebildet werden, um Beschädigungen durch die Umgebung an der Einrichtung zu verhindern. In einem solchen Fall werden Fenster in der Schutzschicht geöffnet bzw. offengehalten, um den Zugang zu den Kontaktfeldern zu ermöglichen.
Ausführungsformen der vorliegenden Erfindung werden nun anhand von Beispielen unter Bezug auf die beigefügten Figuren beschrieben, von denen:
1 ein Schaltkreisdiagramm einer integrierten CMOS-Einrichtung gemäß der vorliegenden Erfindung ist,
2 eine Querschnittsansicht einer integrierten CMOS-Einrichtung gemäß der vorliegenden Erfindung ist,
3 ein Flußdiagramm ist, welches die Herstellungsabfolge für eine CMOS-Einrichtung, wie zum Beispiel die in 1 dargestellte, beschreibt,
4 eine Querschnittsansicht einer Zwischenstufe bei der Herstellung einer integrierten CMOS-Einrichtung gemäß der vorliegenden Erfindung ist,
5 eine Querschnittsansicht einer Zwischenstufe bei der Herstellung einer integrierten CMOS-Einrichtung gemäß der vorliegenden Erfindung ist,
6 eine Querschnittsansicht einer Zwischenstufe bei der Herstellung einer integrierten CMOS-Einrichtung gemäß der vorliegenden Erfindung ist,
7 eine Querschnittsansicht einer Zwischenstufe bei der Herstellung einer integrierten CMOS-Einrichtung gemäß der vorliegenden Erfindung ist,
8 eine Querschnittsansicht einer Zwischenstufe bei der Herstellung einer integrierten CMOS-Einrichtung gemäß der vorliegenden Erfindung ist,
9 eine Querschnittsansicht einer Zwischenstufe bei der Herstellung einer integrierten CMOS-Einrichtung gemäß der vorliegenden Erfindung ist,
10 ein Schaltkreisdiagramm eines Operationsverstärkers in Siliziumkarbid ist, welcher die vorliegende Erfindung verwendet,
11A eine charakteristische Stromspannungskurve einer n-Kanaleinrichtung gemäß der vorliegenden Erfindung ist,
11B eine charakteristische Stromspannungskurve einer p-Kanaleinrichtung gemäß der vorliegenden Erfindung ist,
12 eine Darstellung der Gleichspannungstransferkurve eines CMOS-Operationsverstärkers gemäß der vorliegenden Erfindung ist, und
13 eine Darstellung des Implantationsprofils eines Beispiels eines Wells vom n-Typ gemäß der vorliegenden Erfindung ist.
1 veranschaulicht das grundlegende Schaltkreisdiagramm einer CMOS-Einrichtung gemäß der vorliegenden Erfindung. Wie man in 1 sieht, sind ein p-Kanal MOSFET 20 und ein n-Kanal MOSFET 22 aus Silizium gebildet. Diese Transistoren werden in einer einzigen integrierten Einrichtung hergestellt, um eine integrierte CMOS-Einrichtung zu erzeugen. Die in 1 gezeigten Transistoren sind so dargestellt, daß der Source-/Drainbereich einer Einrichtung mit dem Source-/Drainbereich der komplementären Einrichtung verbunden ist. Diese Verbindungen sind optional, ebenso wie das Erden von Source-/Drain eines Transistors und die Verbindung des zweiten Transistors mit einer Spannungsquelle. Durch Verbinden der beiden Gateeingänge der Transistoren ist es möglich, einen SIC CMOS-Invertierer zu erzeugen, welcher der grundlegende Aufbaublock vieler digitaler CMOS-Schaltkreise ist. Die Verbindung der beiden Transistoren nach 1 ist nur zur Veranschaulichung bzw. beispielhaft dargestellt.
Die komplementären Transistoren nach 1 werden nun unter Bezug auf 2 beschrieben, welche einen möglichen Querschnitt für eine integrierten CMOS-Einrichtung in Siliziumkarbid gemäß der vorliegenden Erfindung zeigt. Wie in 2 dargestellt, hat ein massives, einkristallines Siliziumkarbidsubstrat 30 eines ersten Leitfähigkeitstyps eine leichtdotierte epitaktische Schicht 32 des ersten Leitfähigkeitstyps, die auf seiner oberen Fläche ausgebildet ist. Zum Zweck der Veranschaulichung kann der erste Leitfähigkeitstyp in Siliziumkarbid mit p-Typ Leitfähigkeit sein, was die epitaktische Schicht 32 zu einer leicht p-dotierten Siliziumkarbidleitfähigkeit macht.
In der epitaktischen Schicht 32 ist ein Wellbereich 40 eines Siliziumkarbids vom zweiten Leitfähigkeitstyp ausgebildet. Zum Zweck der Veranschaulichung kann der zweite Leitfähigkeitstyp ein Siliziumkarbid vom n-Leitfähigkeitstyp sein, was den Wellbereich 40 zu einem Siliziumkarbid vom leichtdotierten n-Leitfähigkeitstyp macht.
Eine Mehrzahl von Bereichen des Siliziumkarbids vom zweiten Leitfähigkeitstyp wird in der epitaktischen Schicht 32 aus Siliziumkarbid ausgebildet, um einen Sourcebereich 36 und einen Drainbereich 38 der Schicht zu bilden. Diese Source- und Drainbereiche sind hochdotierte Bereiche, so daß sie im vorliegenden Beispiel n⁺-Siliziumkarbid wären. Eine Mehrzahl von hochdotierten Siliziumkarbidbereichen 44 eines zweiten Leitfähigkeitstyps ist ebenfalls in dem Wellbereich 40 ausgebildet, um Well-Stopbereiche zu erzeugen. Diese Bereiche würden in dem vorliegenden Beispiel ebenfalls n⁺-Siliziumkarbid sein. Vorzugsweise definieren die Kanalstopbereiche den Umfang der Einrichtung. Die Kanalstopbereiche können jedoch auch nur so ausgebildet sein, daß sie den Kanalbereich der Einrichtung begrenzen. Demnach können beispielsweise, wie man in 2 sieht, die Kanalstopbereiche nur in einer dritten Dimension bezüglich des in 2 dargestellten Querschnitts ausgebildet sein, so daß die Kanalstopbereiche senkrecht zu den Source- und Drainbereichen verlaufen, um die Kanäle zu den Bereichen zwischen den Source- und Drainbereichen zu begrenzen.
Eine Mehrzahl von Bereichen des Siliziumtyps vom ersten Leitfähigkeitstyp ist in dem Wellbereich 40 ausgebildet, um einen Sourcebereich 46 und einen Drainbereich 48 des Wells zu bilden. Diese Source- und Drainbereiche sind hochdotierte Bereiche, so daß in dem vorliegenden Beispiel sie aus einem p⁺-Siliziumkarbid bestehen würden. Der Sourcebereich 46 und Drainbereich 48 des Wells sind innerhalb der Grenzen der Stopbereiche 44 des Wellkanals ausgebildet. Eine Mehrzahl von hochdotierten Siliziumkarbidbereichen 34 des ersten Leitfähigkeitstyps sind ebenfalls in der epitaktischen Schicht 32 aus Siliziumkarbid ausgebildet, um Stopbereiche der Schicht zu bilden. Diese Bereiche wären in dem vorliegenden Beispiel ebenfalls p⁺-Siliziumkarbid. Wie man in 2 erkennt, sind die Stopbereiche 34 der Schicht außerhalb des Sourcebereichs 36 und des Drainbereichs 38 der Schicht ausgebildet.
Die Verwendung der Begriffe „Schicht" und „Well" als Zusatz zu einem Merkmal dient der Unterscheidung dieser Merkmale eines Transistors von einem anderen, komplementären Transistor. Beispielsweise bezieht sich der Sourcebereich des Wells (oder Well-Sourcebereich) auf einen Bereich, der zu einem Transistor gehört, der in dem Siliziumkarbidwell des zweiten Leitfähigkeitstyps ausgebildet ist. Ein Sourcebereich der Schicht bzw. Schichtsourcebereich bezieht sich auf einen Bereich, der in der Siliziumkarbidschicht des ersten Leitfähigkeitstyps ausgebildet ist.
Weiterhin kann, während die vorliegende Erfindung den Begriff „Well" benutzt, um den Bereich zu beschreiben, in welchem die komplementäre Einrichtung ausgebildet ist, jeder irgendwie geformte Bereich aus Siliziumkarbid eines entgegengesetzten Leitfähigkeitstyps verwendet werden, wie Fachleute auf diesem Gebiet verstehen, so lange er in der Lage ist, daß in dem Bereich eine komplementäre Siliziumkarbideinrichtung ausgebildet werden kann. Demnach kann sich beispielsweise der „Well"-Bereich 40 vollständig durch die epitaktische Schicht 32 bis zum Substrat 30 erstrecken, um einen durchgehenden Bereich aus Siliziumkarbid des zweiten Leitfähigkeitstyps zu bilden, der die epitaktische Schicht 32 unterbricht. Dementsprechend wird der Begriff „Well" verwen det, um einen Bereich zu beschreiben, in welchem eine komplementäre Einrichtung ausgebildet werden kann, wobei jedoch dieser Bereich erzeugt wird.
Außerdem ist in 2 eine dielektrische Gateschicht 49 dargestellt, die auf der Oberfläche der epitaktischen Schicht 32 gegenüberliegend von dem Substrat 30 ausgebildet ist. Die dielektrische Gateschicht 49 ist so dargestellt, daß sie über der gesamten oberen Oberfläche der epitaktischen Schicht 32 ausgebildet ist, wobei sich Fenster in der dielektrischen Gateschicht 49 über den Source- und Drainbereichen 36, 38, 46 und 48 öffnen. Die dielektrische Gateschicht 49 muß jedoch nur auf der epitaktischen Schicht 32 zwischen dem Sourcebereich 36 und dem Drainbereich 38 der Schicht und dem Sourcebereich 46 und dem Drainbereich 48 des Well mit einer ausreichenden Überlappung der Source- und Drainbereiche ausgebildet werden. Wie weiterhin in 2 dargestellt ist, ist eine Gateelektrode 50 der Schicht auf der dielektrischen Gateschicht 49 zwischen dem Sourcebereich 36 und dem Drainbereich 38 der Schicht ausgebildet. Die Gateelektrode 50 der Schicht stellt einen aktiven Kanalbereich in der Siliziumkarbidschicht des ersten Leitfähigkeitstyps zwischen der Source und der Drain der Schicht bereit, wenn an der Gateelektrode der Schicht eine Vorspannung angelegt wird. In ähnlicher Weise wird eine Gateelektrode 52 des Well auf der dielektrischen Gateschicht 49 zwischen dem Sourcebereich 46 und dem Drainbereich 48 des Well ausgebildet. Die Gateelektrode 52 des Well stellt einen aktiven Kanalbereich in dem Wellbereich des zweiten Leittähigkeitstyps zwischen der Source und der Drain des Well bereit, wenn an der Gateelektrode des Well eine Vorspannung angelegt wird. Während verschiedene Materialien, wie zum Beispiel Polysilizium, für die Ausbildung der Gateelektroden verwendet werden kann, so wird doch Molybdän bevorzugt.
2 veranschaulicht weiterhin einen Ohm'schen Sourcekontakt 54 der Schicht, einen Ohm'schen Drainkontakt 56 der Schicht, einen Ohm'schen Sourcekontakt 57 des Well und einen Ohm'schen Drainkontakt 55 des Well, die auf ihren jeweiligen Source- und Drainbereichen ausgebildet sind. Ein Hauptteil Kontakt 53 des Well ist in 2 ebenfalls dargestellt. Diese Ohm'schen Kontakte sind aus Nickel hergestellt.
Weiterhin ist ein Ohmscher Kontakt 51 dargestellt, welcher auf der Oberfläche der epitaktischen Schicht 32 gegenüber von dem Substrat 30 ausgebildet ist. Diese Schicht dient als Kontakt des Schichtkorpus der Schichteinrichtung und kann aus irgendeinem geeigneten Material hergestellt werden, um einen Ohm'schen Kontakt mit Siliziumkarbid zu bilden. In dem vorliegenden Beispiel wäre Platin für das Ausbilden des Ohm'schen Kontakts mit dem p-Typ Substrat geeignet. Optional kann der Hauptteil- bzw. Korpuskontakt der Schicht durch direktes Kontaktieren der epitaktischen Schicht 32 gebildet werden.
Eine Isolationsverbindungsschicht 58 ist in 2 ebenfalls dargestellt und kann optional auf den freiliegenden Oberflächen der integrierten Einrichtung ausgebildet werden. Diese Isolationsschicht 58 ist auf der Siliziumkarbidschicht 32 ausgebildet, um den Wellbereich 40, den Sourcekontakt, die Gateelektrode und den Drainkontakt 54, 50 und 56 der Schicht und den Sourcekontakt, die Gateelektrode, die Drain- und Hauptteilkontakte 57, 52, 55, 53 des Well zu isolieren. Eine Mehrzahl von Metallisierungsbereichen 59 kann für eine wahlweise Verbindung des Sourcekontakts, der Ga teelektrode und des Drainkontakts 54, 50 und 56 der Schicht und des Sourcekontakts, der Draineleketrode und der Drain- und Hauptteilkontakte 57, 52, 55 und 53 des Well durch Verbindungsfenster vorgesehen werden, die in der Isolationsschicht 58 ausgebildet sind. Wie in 2 dargestellt, sind die Drains der beiden komplementären Transistoren durch einen Metallisierungsbereich X verbunden. Jedoch ist dies für die vorliegende Erfindung nicht erforderlich.
Für die vorliegende Erfindung ist eine aus Molybdän gebildete Metallisierung bevorzugt, jedoch können auch andere Materialien, wie zum Beispiel Aluminium, verwendet werden.
Eine Schutzschicht 60 kann auf den freiliegenden Flächen der integrierten Einrichtung ebenfalls ausgebildet sein, wie zum Beispiel auf den Metallisierungsbereichen 59 und der Isolierschicht 58, um die Einrichtung vor Beschädigungen durch die Umgebung zu schützen. Anschlußfelder können ebenfalls in einem Anschlußfeldfenster durch die Schutzschicht 60 ausgebildet werden, wo das Anschlußfeld wahlweise auf darunterliegenden Bereichen, wie zum Beispiel den Metallisierungsbereichen, wahlweise ausgebildet wird, um einen externen Kontakt für die darunterliegenden Bereiche bereitzustellen. Ein Anschlußfeld ist in 2 als eine Schicht aus Platin 61 dargestellt, welches auf dem Metallisierungsbereich 59 in einem Anschlußfeldfenster ausgebildet ist, wobei eine Goldschicht 62 auf der Platinschicht 61 ausgebildet ist.
Zusätzlich zu dem obigen generellen Aufbau ist es bevorzugt, daß die Gateüberlappung der Source- und Drainbereiche für beide Einrichtungstypen so klein wie möglich gemacht wird, während dennoch die Ausbildung eines Kanalbereichs zwischen der Source und der Drain zugelassen wird, wenn eine Vorspannung an der Gateelektrode angelegt wird. Weiterhin können die Einrichtungen selbstausrichtende Gates für eines oder beide der Geräte haben. Verfahren der sich selbstausrichtenden Gates in 3C Siliziumkarbid sind in der Veröffentlichung von Palmour et al., J. App. Phys., 64, Seite 2168 und ff. (1988) diskutiert worden.
Während die vorliegende Erfindung oben unter Bezug auf die Ausbildung der komplementären Einrichtungen in einer epitaktischen Schicht beschrieben wurde, die auf einem Siliziumkarbidsubstrat ausgebildet wurde, ist die vorliegende Erfindung auf eine solche Einrichtung nicht beschränkt. Beispielsweise können die komplementären Einrichtungen in einem Siliziumkarbidsubstrat ohne eine epitaktische Schicht ausgebildet werden. Außerdem können zwischen einem Substrat und der Siliziumschicht, in welcher die komplementären Einrichtungen ausgebildet werden, zusätzliche Schichten angeordnet werden. Dementsprechend kann in dem hier verwendeten Sinn der Begriff „Siliziumkarbidschicht" sich auf eine Schicht aus Siliziumkarbid beziehen, die auf einem Substrat ausgebildet ist, auf eine Siliziumkarbidschicht, die auf einer weiteren Siliziumkarbidschicht ausgebildet ist, oder auf ein Siliziumkarbidsubstrat.
Außerdem ist die obige Einrichtung unter Bezug auf eine epitaktische Schicht vom p-Typ und einen Wellbereich vom n-Typ diskutiert worden, wobei auch eine Einrichtung mit einer epitaktischen Schicht vom n-Typ und ein Wellbereich vom p-Typ ebenfalls verwendet werden kann. In einem solchen Fall wäre das Siliziumkarbid des ersten Leitfähigkeitstyps ein Siliziumkarbid vom n-Typ und das Siliziumkarbid vom zweiten Leitfähigkeitstyp wäre ein Siliziumkarbid vom p-Typ. Alternativ könnte eine epitaktische Schicht entgegensetzter Leitfähigkeit zu einem Substrat verwendet werden, wobei Einrichtungen aus einem Kanaltyp in der epitaktischen Schicht ausgebildet wären und komplementäre Einrichtungen in dem Substrat ausgebildet wären.
Das Verfahren der Herstellung von Einrichtungen gemäß der vorliegenden Erfindung wird nun unter Bezug auf die 3 bis 9 beschrieben. Die Herstellung von CMOS in Siliziumkarbid kann bewerkstelligt werden durch einen Vorgang in neun Schritten, welcher die lonenimplantation der Source- und Drainbereiche beider Typen der Einrichtung und des Wellbereichs für die komplementäre Einrichtung umfassen. Geeignete Verfahren für die lonenimplantation gemäß der vorliegenden Erfindung umfassen die Hochtemperaturenionenimplantationsverfahren unseres US-Patents Nr. 5,087,576. Diese Schritte der Herstellung werden nun unter Bezug auf die Herstellung einer Siliziumkarbideinrichtung auf einer epitaktischen Schicht vom p-Typ, welche auf einem Siliziumkarbid vom p-Typ ausgebildet ist, beschrieben. Wie oben beschrieben, ist jedoch die vorliegende Erfindung nicht auf Einrichtungen beschränkt, die eine Siliziumschicht vom p-Typ verwenden, sondern kann auch mit Siliziumkarbidschichten vom n-Typ verwendet werden bei geeigneten Substitutionen der Implantierungsionen und Herstellungstechniken auf der Basis des Austauschs des Leittähigkeitstyps. Beispielsweise könnte ein Wellbereich vom p-Typ für die Herstellung der komplementären Einrichtung in einer Siliziumkarbidschicht vom n-Typ ausgebildet werden durch Implantation von Borionen in die Siliziumkarbidschicht vom n-Typ.
4 veranschaulicht die anfänglichen Schritte des Ausbildens einer integrierten CMOS-Einrichtung in Siliziumkarbid. Nach dem Wachsenlassen einer epitaktischen Schicht auf einem leichtdotierten Siliziumkarbidsubstrat vom p-Typ wird eine Maskenschicht 81 ausgebildet, um die Source- und Drainbereiche der Schicht und die Stopbereiche des Well-Kanals freizulegen bzw. freizulassen. Die Ausbildung der Maskenschicht ist in 3 als Block 102 dargestellt. 6H Siliziumkarbid ist der bevorzugte Polytyp für die vorliegende Erfindung. Andere Polytypen von Siliziumkarbid, wie zum Beispiel 3C, 4H und 12H, können jedoch ebenfalls verwendet werden. Bevorzugte (Ladungs-) Trägerkonzentrationen für das p-Typ Substrat reichen von etwa 1 × 10¹⁶ bis etwa 1 × 10¹⁸ cm^–3. Das Dotierniveau des Substrats, wie es in dem vorliegenden Beispiel verwendet wird, ist jedoch nicht kritisch. Bevorzugte Ladungsträgerkonzentrationen der epitaktischen Schicht vom p-Typ reichen von 1 × 10¹⁵ bis 1 × 10¹⁷ cm^–3. Die Maskenschicht kann aus Siliziumdioxid (SiO₂) gebildet werden. Es kann jedoch auch irgendein ein anderes geeignetes Maskenmaterial verwendet werden.
Der maskierte Wafer wird mit Stickstoffionen implantiert, um n⁺-Source- und Drainbereiche für die n-Kanaleinrichtung und die n⁺-Wellkanalstopbereiche für die p-Kanaleinrichtung zu bilden. Der Implantierungsschritt wird in 3 durch den Block 104 wiedergegeben. Während Stickstoff das bevorzugte Ion für die Implantierung zur Ausbildung der n⁺-Bereiche ist, können auch andere geeignete Ionen, die Fachleuten bekannt sind, verwendet werden. Stickstoff wird vorzugsweise bei einer Temperatur von 650°C implantiert. Es können jedoch Implantierungstemperaturen verwendet werden, die von etwa Zimmertemperatur bis etwa 1300°C reichen. Der Stickstoff wird vorzugsweise auch mit mehreren Implantationsenergien von nicht mehr als 135 keV implantiert, wobei maximale Implantationsenergien von weniger als etwa 200 keV geeignet sind. Geeignete Ladungsträgerkonzentrationen für die n⁺-implantierten Bereiche reichen von etwa 1 × 10¹⁷ bis etwa 1 × 10²⁰ cm^–3.
5 veranschaulicht, daß nach der Implantierung der n⁺-Bereiche der Wafer erneut mit Polysilizium 82 beschichtet wird, welches nach einem Muster so ausgelegt wird, daß in dem Polysilizium und der darunterliegenden Oxidmaske eine Öffnung gebildet wird. Die Ausbildung der Polysiliziummaske ist in Block 106 von 3 wiedergeben. Diese Öffnung entspricht dem n-Typ Well, der den Bereich entgegengesetzter Leitfähigkeit für die n-Kanaleinrichtung bereitstellt. Nach der Ausbildung und Formierung der Polysilizium/Oxidmaske wird erneut Stickstoff in die epitaktische Schicht vom p-Typ implantiert, um den n^–-Wellbereich 40 zu bilden. Die Implantation des Wellbereiches ist in 3 in Block 108 dargestellt. Stickstoff ist das bevorzugte Ion für die Implantierung, um den n^–-Wellbereich zu bilden. Der Stickstoff wird vorzugsweise bei einer Temperatur von 650°C implantiert. Es können jedoch Implantierungstemperaturen im Bereich von etwa Zimmertemperatur bis etwa 1300°C verwendet werden. Der Stickstoff wird vorzugsweise auch bei mehreren Implantierungsenergien mit einer maximalen Implantierungsenergie von etwa 380 keV implantiert. Maximale Implantierungsenergien im Bereich von 250 keV bis etwa 1 MeV sind jedoch auch geeignet. Geeignete Ladungsträgerkonzentrationen für den n^–-Wellbereich liegen im Bereich von etwa 1 × 10¹⁵ bis etwa 1 × 10¹⁷ cm^–3. Wegen der Schwierigkeit der Implantierung tiefer Wells in Siliziumkarbid und dem Erfordernis, eine von der Anwendung abhängige umgekehrte Vorspannung zu unterstützen, kann das Implantierungsprofil des Wellbereichs in der Weise maßgeschneidert werden, daß die Konzentration der Verunreinigungen mit der Tiefe zunimmt.
Nach der Implantierung des Wells vom n-Typ werden die Wafer von den Maskenschichten befreit unter Verwendung einer naßchemischen Lösung, wie zum Beispiel Fluorwasserstoffsäure oder anderen geeigneten Lösungsmitteln. Der Stripp-Vorgang ist in Block 110 von 3 wiedergegeben. Nach dem Strippen werden die Wafer getempert, um durch die lonenimplantation verursachte Schäden zu entfernen und um die implantierten Dotiermittel zu aktivieren. Der Wafer wird vorzugsweise bei 1550°C getempert, jedoch sind auch Temperaturen im Bereich von 1000 bis etwa 1800°C geeignet. Der Schritt des Temperns ist im Block 112 von 3 wiedergegeben. Optional können die Wafer getempert werden, nachdem mehrere Ionenimplantierungen ausgeführt wurden.
Nach dem Tempern wird auf der epitaktischen Schicht eine dritte Maskenschicht 83 ausgebildet, um die n-Kanalstopbereiche 34 und die p-Kanal Sourcebereiche und Drainbereiche 46 bzw. 48 zu erzeugen. Diese Maskenschicht ist in 6 wiedergegeben. Wie bei dem ersten Maskierungsvorgang können Siliziumdioxid oder irgendein anderes geeignetes Maskenmaterial für die Maskenschicht verwendet werden. Die Ausbildung der dritten Maskenschicht ist in 3 bei Block 114 wiedergegeben. Aluminium wird dann implantiert, um die Source- und Drainbereiche 46 und 48 des p⁺-Wells und die Stopbereiche 34 der Schicht zu bilden. Der Implantierungsschritt wird in Block 116 von 3 wiedergegeben. Während Aluminium das bevorzugte Ion für die Implantierung ist, um die p⁺-Bereiche zu bilden, umfassen andere geeignete Ionen zum Beispiel Bor. Das Aluminium wird vorzugsweise bei einer Temperatur von etwa 1200°C implantiert. Es können jedoch Implantierungstemperaturen bis herauf zu etwa 1300°C verwendet werden. Das Aluminium wird außerdem vorzugsweise mit mehreren Implantierungsenergien von bis zu etwa 135 keV implantiert, wobei eine maximale Implantierungsenergie von der Tiefe des Wellbereichs abhängt. Die maximale Implantie rungsenergie der Source- und Drainbereiche ist begrenzt, so daß dann, wenn die Source- und Drainbereiche bezüglich des Wellbereichs in umgekehrter Richtung vorgespannt werden, der Wellbereich unter der Source und der Drain nicht vollständig verarmt und der Verarmungsbereich unter der Source und der Drain sich nicht in das Substrat hinein erstreckt. Geeignete Ladungsträgerkonzentrationen für die implantierten p⁺-Bereiche reichen von etwa 1 × 10¹⁷ bis etwa 1 × 10²⁰ cm^–3.
Nach der Implantierung der p⁺-Bereiche wird die dritte Maske entfernt bzw. gestrippt, wie oben beschrieben und der Wafer wird wiederum wie oben beschrieben getempert. Dieses zweite Strippen und der Schritt des Temperns sind in Block 118 von 3 wiedergegeben. Nach dem zweiten Tempern können die Wafer optional thermisch oxidiert werden, um Oberflächenbeschädigungen zu entfernen und das sich daraus ergebende Oxid kann erneut gestrippt werden.
Nach der Ausbildung der n⁺- und p⁺-Bereiche werden die beiden Einrichtungen in derselben Art und Weise hergestellt. Wie man in 7 sieht, wird die dielektrische Gateschicht 49 auf der epitaktischen Schicht 32 abgeschieden, um so die Kanalbereiche der beiden Einrichtungen abzudecken. Diese dielektrische Gateschicht besteht vorzugsweise aus Siliziumdioxid und wird abgeschieden und dann oxidiert, wie es in unserem US-Patent Nr. 5,459,107 mit dem Titel METHOD OF OBTAINING HIGH QUALITY SILICON DIOXIDE PASSIVATION ON SILICON CARBIDE AND RESULTING PASSIVATED STRUCTURES beschrieben ist und wie es in dem US-Patent 5,972,801 mit dem Titel PROCESS FOR REDUCING DEFECTS IN OXIDE LAYERS ON SILICONE CARBIDE, eingereicht am 8. November 1995, beschrieben wird. Demnach werden nach der Abscheidung der Siliziumdioxidschicht die Wafer vor der Abscheidung des Gatemetalls und des Gatedielektrikums 49 in einem Ofen für mehrere Stunden in einer oxidierenden Umgebung angeordnet. Dieser Abscheidungs- und Wiederoxidierungsschritt ist in Block 120 von 3 wiedergegeben.
Während das Abscheiden und die erneute Oxidation der dielektrischen Gateschicht bevorzugt ist, können auch andere Verfahren der Ausbildung der dielektrischen Gateschicht, wie zum Beispiel thermisches Aufwachsen, verwendet werden. Das verdichtete, abgeschiedene Oxid wurde als Gateisolator ausgewählt, um die Gateüberlappungsbereiche der Einrichtung zu verstärken, wo die meisten Fehler hinsichtlich der Beständigkeit der Oxids des MOSFET auftreten. Das abgeschiedene Oxid beseitigt die Stufe, die sich an jedem Ende des leichtdotierten Kanals während des Aufwachsens eines thermischen Gateoxids bildet. Diese Stufe ist das Ergebnis einer verstärkten Oxidierungsrate über den implantierten Source-/Drainbereichen. Die Stufe kann als ein Feldkonzentrator in den Gateüberlappungsbereichen wirken und das Gateoxid unter Spannung setzen. Die dielektrische Stärke bzw. Festigkeit eines Oxids, welches auf stark implantiertem SiC aufwächst, ist schlecht und eine zusätzliche Spannung erhöht die Wahrscheinlichkeit eines Fehlers in dem Überlappungsbereich, der durch das Oxid bedingt ist. Diese Schwäche kann mit dem Einbau von Verunreinigungen, einem nicht-stöchiometrischen Wachstum oder einer rauhen SiC-SiO₂-Grenzfläche aufgrund der Ansammlung von Verunreinigungen oder aufgrund von Implantierungsbeschädigungen zusammenhängen. Ein abgeschiedenes Oxid vermindert diese Probleme, welche sich auf den Einbau und die Ansammlung von Verunreinigungen beziehen. Der Einbau von Aluminium in die Gateüberlappungsbereiche von p-Kanaleinrichtungen ist ein besonderes Problem, weil er einen schädli chen Gate-Leckpfad bei erhöhten Temperaturen erzeugt. Der Schritt des Oxidationstemperns wird ausgeführt, um die richtige Oxid-Stöchiometrie sicherzustellen und um die Grenzfläche SiC-SiO₂ zu verbessern.
Nach dem Abschluß der Ausbildung der dielektrischen Gateschicht 49 wird das Gatemetall 50 und 52 entsprechend einem Muster abgeschieden. Dieser Vorgang ist in Block 122 von 3 wiedergegeben. Wie oben erläutert, ist das Gatematerial vorzugsweise Molybdän. Andere geeignete Gatematerialien sind jedoch möglich und umfassen Polysilizium oder Aluminium.
Nach dem Abscheiden des Gatematerials wird eine Isolationsschicht 58 auf dem Wafer abgeschieden und es werden Durchgänge durch die Isolationsschicht geätzt, um Teile der n⁺- und p⁺-Source- und Drainbereiche oder des Wellbereichs oder der epitaktischen Schicht freizulegen. Die Ausbildung der Isolationsschicht 58 ist in 8 wiedergegeben. Die Isolationsschicht 58 wird vorzugsweise aus Siliziumdioxid gebildet, kann jedoch auch aus irgendeinem geeigneten Isoliermaterial, wie zum Beispiel Siliziumnitrid, gebildet werden. Die Isolationsschicht dient der Isolation der Einrichtungen gegen eine zur Verbindung dienende Metallisierungsschicht, die auf der Isolationsschicht ausgebildet wird. Die Ausbildung der Isolationsschicht wird in 3 durch den Block 124 wiedergegeben.
Nach dem Ausbilden und Ätzen der Isolationsschicht 58 wird Nickel als Ohm'sches Kontaktmaterial in den Durchgängen abgeschieden, die in der Isolationsschicht 58 geöffnet sind, um gleichzeitig die Ohm'schen Source- und Drainkontakte 54, 56, 55 und 57 und den Wellbereichskontakt 53 zu erzeugen. Die gleichzeitige Erzeugung von Kontakteinrichtungen beider Typen ist bevorzugt, wobei die p-Typ Kontakte und die n-Typ Kontakte, falls gewünscht, in mehreren Herstellungsschritten ausgebildet werden könnten. Die Kontakte werden vorzugsweise für etwa 2 Minuten bei etwa 825°C getempert. Es kann jedoch auch irgendeine andere Zeit- und Temperaturkombination verwendet werden, die ausreichend ist, um den Metall-Halbleiter-Kontakt zu bilden. Die Schritte der Kontaktausbildung sind in Block 126 von 3 wiedergegeben.
Nach der Ausbildung der Kontakte wird die Metallisierung 59 wahlweise auf der Isolationsschicht ausgebildet, um gezielt die Sources, Drains, Gates und die epitaktische Schicht oder den Wellbereich der Einrichtungen anzuschließen. Zum Beispiel werden die Drains der beiden in 8 dargestellten Einrichtungen durch eine Metallisierung miteinander verbunden, die auf der Isolationsschicht ausgebildet wird. Die Metallisierung wird vorzugsweise aus Molybdän hergestellt, jedoch können auch andere geeignete Metallisierungsmaterialien, wie zum Beispiel Aluminium, verwendet werden. Die Ausbildung und Ausgestaltung der Verbindungsmetallisierung kann entsprechend irgendeiner geeigneten Technik erfolgen, die den Fachleuten auf diesem Gebiet bekannt ist. Die Ausbildung der Verbindungsmetallisierung ist in Block 128 der 3 wiedergegeben.
Ein Beispiel der endgültigen Einrichtung ist in 9 dargestellt. Die abschließenden Schritte der Herstellung der Einrichtung umfassen das wahlweise Ausbilden von Kontaktfeldern durch Abscheiden einer Platinschicht 61 und einer Goldschicht 62 auf der Metallisierungsschicht 59. Die Ausbildung der Kontaktfelder ist in dem Block 130 von 3 wiedergegeben. Die gesamte Einrichtung wird dann mit einer Schutzschicht 60 abgedeckt, um die Einrichtung gegenüber der Umgebung zu schützen. Die Schutzschicht 60 ist entsprechend einem Muster so ausgebildet, daß sie Durchgänge oberhalb der Kontaktfelder offenläßt, um ein Abtasten bzw. Abgreifen oder die Ausbildung von Drahtverbindungen oder anderen geeigneten externen Anschlüssen zu ermöglichen. Die Schutzschicht 60 kann eine abgeschiedene Schicht aus Siliziumdioxid oder irgendeinem anderen geeigneten Material, wie zum Beispiel Siliziumnitrid, sein. Die Ausbildung der Schutzschicht ist in Block 132 von 3 wiedergegeben.
Es sind oben verschiedene Ausbildungs- und Formgebungsschritte für die Erzeugung von Masken oder Isolations- oder Schutzschichten beschrieben worden. Diese Schritte können unter Verwendung irgendeiner geeigneten Technik für die Ausbildung und Musterbildung ausgeführt werden, wie zum Beispiel durch chemische Dampfabscheidungen oder andere Techniken, welche den Fachleuten bekannt sind. Eine geeignete Ausrüstung für die Ausbildung der Einrichtungen unter Verwendung des Wachsenlassens von Abscheide- und Implantierungstechniken, wie sie oben beschrieben worden, ist kommerziell erhältlich und Fachleuten auf diesem Gebiet bekannt.
Ein integrierter CMOS Siliziumkarbidschaltkreis ist unter Verwendung der vorliegenden Erfindung hergestellt worden. Der CMOS Siliziumkarbidschaltkreis ist in 10 wiedergegeben, und er ist ein Operationsverstärker. Der Operationsverstärker wurde auf einem 6H-p-Typ Siliziumkarbidsubstrat ausgebildet, mit einer epitaktischen Schicht vom p-Typ, welcher auf eine Ladungsträgerkonzentration von etwa 2 × 10¹⁵ cm^–3 bis etwa 2 × 10¹⁶ cm^–3 dotiert wurde. Die epitaktische Schicht hat eine Dicke von etwa 3 bis 5 μm. Die oben beschriebenen Herstellungstechniken wurden ausgeführt, um die für den Operationsverstärker nach 10 erforderlichen komplementären Einrichtungen zu erzeugen.
Der n-Well für die p-Kanaleinrichtung wurde mit Blick auf eine 15 V Stromversorgung erzeugt. Die bei hoher Temperatur verwendete Stickstoffimplantationsenergie wurde zu diesem Zeitpunkt auf 380 keV beschränkt. Die ungünstige Situation liegt dann vor, wenn die Drain einer p-Kanaleinrichtung in der Nähe von Masse (dem Substratpotential) liegt, während der n-Well auf V_DD liegt, was eine 15 V Umkehrspannung aus beiden Richtungen an dem Well anlegt. Um dieser Vorspannung zu widerstehen, ohne daß der n-Well durchstoßen wird, wurde ein simuliertes Profil, wie es in 3 gezeigt wird, implementiert. Eine höhere Implantierungsenergie und eine niedrigere Dosis können auch verwendet werden, um ein tieferes und ebeneres Verunreinigungsprofil zu erzeugen, welches dieselbe Fähigkeit zur Aufnahme einer Umkehrspannung haben kann. Die Fähigkeit zur Aufnahme der Umkehrspannung kann auch so weit reduziert werden, daß sie an ein V_DD von 12 Volt angepaßt ist, was eine andere übliche Versorgungsspannung ist, die in den meisten Systemen verfügbar ist. Dies würde die erforderliche Gesamtdosis an Energie für die Ausbildung des n-Wells reduzieren und würde die Schäden durch Implantierung vermindern, die bei der Ausbildung des n-Wells auftreten. Die zweifache Verwendung der Source-/Drain-Implantierungen für Kanalstops wurde hier angewendet, um diesen Vorgang zu vereinfachen. Es könnten jedoch auch getrennte Implantate mit geringeren Dosierungen und geringeren Energien ebenso verwendet werden.
Die Ladungsträgerkonzentrationen der n⁺-Bereiche der Einrichtung lagen näherungsweise bei 1 × 19¹⁹ cm^–3 und die Trägerkonzentrationen des n^–-Wells sind in 13 wiedergegeben. Die Ladungsträgerkonzentration der p⁺-Bereiche betrug etwa 1 × 10¹⁸ cm^–3. Die n⁺- und p⁺-Bereiche wurden bis zu einer Tiefe von etwa 0,35 bzw. 0,25 μm implantiert, und die Source- und Drainbereiche hatten Abmessungen von etwa 8 μm mal 25 μm bis etwa 100 μm. Die Wells vom n-Typ wurden bis zu einer Tiefe von etwa 0,7 μm in der epitaktischen Schicht vom p-Typ ausgebildet. Gatebreiten von etwa 25 bis 200 μm und Gatelängen von etwa 2 bis 8 μm wurden verwendet.
Die Strom-Spannungscharakteristiken der komplementären Einrichtungen sind in 11A und 11B wiedergegeben. 11A veranschaulicht die Betriebseigenschaft der p-Kanaleinrichtungen, die in der epitaktischen Schicht gebildet wurden. Die Schwellwertspannung der n-Kanaleinrichtungen betrug 2,5 Volt und die Schwellwertspannung der p-Kanaleinrichtungen betrug etwa –15 bis –17 Volt.
12 ist eine Darstellung der DC-Transferkurve für einen CMOS-Operationsverstärker aus Siliziumkarbid nach 10. Die Verstärkung im Betrieb in der offenen Schleife des Verstärkers betrug etwa 10⁴ oder 80 dB.

Claims

Integrierte Siliziumkarbideinrichtung mit: einem ersten Siliziumkarbid-MOS-Feldeffekttransistor, der einen Kanalbereich, welcher in Siliziumkarbid (32) eines ersten Leitfähigkeitstyps ausgebildet ist, und der erste Source- und Drainkontakte (54, 56) hat, und einem zweiten Siliziumkarbid-MOS-Feldeffekttransistor, der integral mit dem ersten Transistor ausgebildet ist und einen Kanalbereich hat, welcher in einem Siliziumkarbid (40) eines zweiten Leitfähigkeitstyps ausgebildet ist, welcher ein dem ersten Leitfähigkeitstyp des Siliziumkarbids entgegengesetzter Typ ist, sowie zweite Source- und Drainkontakte (57, 55) hat, dadurch gekennzeichnet, daß die Source- und Drainkontakte (54, 56, 57, 55) beider Transistoren aus Nickel gebildete Ohmsche Kontakte sind.
Einrichtung nach Anspruch 1, mit: einer Schicht (32, 30) aus Siliziumkarbid des ersten Leitfähigkeitstyps, und einem ersten Bereich eines Siliziumkarbids eines zweiten Leitfähigkeitstyps, der in Siliziumkarbid ausgebildet ist, um einen Well-Bereich (40) eines Siliziumkarbids eines zweiten Leiffähigkeitstyps bereitzustellen, der in der Schicht aus Siliziumkarbid des ersten Leiffähigkeitstyps ausgebildet ist.
Einrichtung nach Anspruch 2, einschließlich eines ersten Sourcebereichs (36) und eines ersten Drainbereichs (38) des Siliziumkarbids des zweiten Leitfähigkeitstyps, welche in einem Bereich der Siliziumkarbidschicht (32) ausgebildet und von dem ersten Bereich (40) beabstandet sind, mit einem zweiten Sourcebereich (46) und einem zweiten Drainbereich (48) eines ersten Siliziumkarbid-Leitfähigkeitstyps, die in dem ersten Bereich des Siliziumkarbids des zweiten Leitfähigkeitstyps ausgebildet sind, einer dielektrischen Gateschicht (49), welche einen ersten dielektrischen Bereich hat, der zwischen dem ersten Sourcebereich und dem ersten Drainbereich ausgebildet ist, und einem zweiten dielektrischen Gatebereich, der zwischen dem zweiten Sourcebereich (46) und dem zweiten Drainbereich (48) ausgebildet ist, einer ersten Gateelektrode (50), die auf dem ersten dielektrischen Gatebereich ausgebildet ist, um den Kanalbereich in der Siliziumkarbidschicht des ersten Leitfähigkeitstyps (32) zwischen dem ersten Sourcebereich (36) und dem ersten Drainbereich (38) bereitzustellen, wenn an der ersten Gateelektrode eine Vorspannung angelegt wird, und einer zweiten Gateelektrode (50), die auf dem zweiten dielektrischen Gatebereich (49) ausgebildet ist, um den Kanalbereich in dem ersten Bereich (40) des Siliziumkarbids des zweiten Leitfähigkeitstyps zwischen dem zweiten Sourcebereich (46) und dem zweiten Drainbereich (48) bereitzustellen, wenn eine Vorspannung an der zweiten Gateelektrode (52) angelegt wird.
Einrichtung nach Anspruch 3, wobei der erste Sourcekontakt (54) auf dem ersten Sourcebereich (36) ausgebildet ist, der erste Drainkontakt (56) auf dem ersten Drainbereich (38) ausgebildet ist, ein erster Hauptteilkontakt (51) auf der Schicht aus Siliziumkarbid (32, 30) ausgebildet ist, der zweite Sourcekontakt (57) auf dem zweiten Sourcebereich (46) ausgebildet ist, der zweite Drainkontakt (55) auf dem zweiten Drainbereich (48) ausgebildet ist, und ein zweiter Hauptteilkontakt (53) auf dem ersten Bereich (40) des Siliziumkarbids des zweiten Leitfähigkeitstyps ausgebildet ist.
Einrichtungen nach Anspruch 3 oder 4, mit: ersten Kanalstopbereichen (34), die neben dem ersten Sourcebereich (36) und dem ersten Drainbereich (38) in Siliziumkarbid ausgebildet sind, wobei die ersten Stopbereiche aus Siliziumkarbid des ersten Leitfähigkeitstyps gebildet sind und eine höhere Ladungsträgerkonzentration haben als die Siliziumkarbidschicht (32), und zweiten Kanalstopbereichen (44), die innerhalb des ersten Bereichs (40) des Siliziumkarbids des zweiten Leitfähigkeitstyps ausgebildet sind, wobei die zweiten Kanalstopbereiche aus Siliziumkarbid des zweiten Leitfähigkeitstyps gebildet sind und eine höhere Ladungsträgerkonzentration haben als der erste Bereich des Siliziumkarbids des zweiten Leitfähigkeitstyps, und wobei der zweite Sourcebereich (46) und der zweite Drainbereich (48) zwischen den Kanalstopbereichen verschoben sind.
Einrichtung nach Anspruch 3, 4 oder 5, mit: einer Isolationsschicht (58), die auf der Siliziumkarbidschicht (32) ausgebildet ist, und Metallisierungsbereichen (59), um wahlweise eine Verbindung mit dem zweiten Sourcekontakt (57), der zweiten Gateelektrode (52), dem zweiten Drainkontakt (55) und dem zweiten Hauptteilkontakt (53) und dem ersten Sourcekontakt (54), der ersten Gateelektrode (50), dem ersten Drainkontakt (56) und dem ersten Hauptteilkontakt (51) durch Verbindungsfenster bereitzustellen, die in der Isolationsschicht (58) ausgebildet sind.
Einrichtung nach Anspruch 6, mit einer Schutzschicht (60), die auf den freiliegenden Flächen der integrierten Einrichtung ausgebildet sind, um die Einrichtung gegenüber Beschädigung aus der Umgebung zu schützen.
Einrichtung nach Anspruch 7, einschließlich zumindest einer Verbindungsfläche (61, 62), die in einem Verbindungsflächenfenster durch die Schutzschicht (60) ausgebildet ist, wobei die Verbindungsfläche auf zumindest einem der Metallisierungsbereiche (59) ausgebildet ist.
Einrichtung nach Anspruch 8, wobei die Verbindungsfläche (61, 62) aufweist: eine Platinschicht (61), die auf dem Metallisierungsbereich in dem Fenster der Anschlußfläche ausgebildet ist, und eine Goldschicht (62), die auf der Platinschicht ausgebildet ist.
Einrichtung nach einem der vorstehenden Ansprüche 6 bis 9, wobei zumindest einer der Metallisierungsbereiche (59) den zweiten Drainkontakt (48) mit dem ersten Drainkontakt (56) in Verbindung bringt.
Einrichtung nach einem der vorstehenden Ansprüche 6 bis 10, wobei die Metallisierung aus Molybdän gebildet ist.
Einrichtung nach einem der vorstehenden Ansprüche 4 bis 11, wobei zumindest eine der folgenden, nämlich die zweite Gateelektrode (52), der zweite Sourcebereich (46) und der zweite Drainbereich (48), oder die erste Gateelektrode (50), der Sourcebereich (36) der ersten Schicht und der Drainbereich (38) der ersten Schicht selbstausgerichtet sind.
Einrichtung nach einem der vorstehenden Ansprüche 11 und 12, wobei der zweite dielektrische Gatebereich und der erste dielektrische Gatebereich aus Siliciumdioxid gebildet sind.
Einrichtung nach einem der vorstehenden Ansprüche, wobei der erste Leitfähigkeitstyp eine p-Typ-Leitfähigkeit ist und der zweite Leitfähigkeitstyp eine n-Typ-Leitfähigkeit ist.
Verfahren zum Ausbilden einer monolithischen, komplementären MOS-integrierten Siliziumkarbideinrichtung, welches die folgenden Schritte aufweist: Ausbilden eines ersten Siliziumkarbid-MOS-Feldeffekttransistors, wobei der Kanalbereich der ersten Einrichtung in einem Siliziumkarbid (32) eines ersten Leitfähigkeitstyps ausgebildet wird, und Ausbilden eines zweiten Siliziumkarbid-MOS-Feldeffekttransistors, wobei der zweite Siliziumkarbid-MOS-Feldeffekttransistor mit dem ersten Siliziumkarbid-MOS-Feldeffekttransistor integriert ausgebildet wird, wobei der Kanal des zweiten Transistors in einem Siliziumkarbid (40) eines zweiten Leitfähigkeitstyps ausgebildet wird, der gegenüber dem ersten Leitfähigkeitstyp ein entgegengesetzter Leitfähigkeitstyp ist, Ausbilden erster Source- und Drainkontakte (54, 56) auf dem Siliziumkarbid des ersten Leitfähigkeitstyps und Ausbilden zweiter Source- und Drainkontakte (57, 55) auf dem Siliziumkarbid des zweiten Leiffähigkeitstyps, wobei die Source- und Drainkontakte beider Transistoren Ohmsche Kontakte sind, die aus Nickel gebildet sind.
Verfahren nach Anspruch 15, wobei die Schritte des Ausbildens der Siliziumkarbid-MOS-Feldeffekttransistoren aufweisen: Ausbilden einer leicht dotierten Siliziumkarbidschicht (32) eines ersten Leiffähigkeitstyps mit hochdotierten Source- und Drainbereichen (36, 38) aus Siliziumkarbid eines zweiten Leitfähigkeitstyps, wobei der zweite Leitfähigkeitstyp gegenüber dem ersten Leitfähigkeitstyp ein entgegengesetzter Leitfähigkeitstyp ist, Ausbilden eines leicht dotierten Wells (40) des zweiten Leiffähigkeitstyps in der leicht dotierten Schicht mit hochdotierten Source- und Drainbereichen (46, 48) eines Siliziumkarbids eines ersten Leitfähigkeitstyps, und Ausbilden von dielektrischen Gateschichten (49) auf der leicht dotierten Siliziumkarbidschicht zwischen den Source- und Drainbereichen (36, 38) der leicht dotierten Siliziumkarbidschicht und auf dem leicht dotierten Well (40) zwischen den Source- und Drainbereichen (46, 48) des leicht dotierten Wells.
Verfahren nach Anspruch 15 oder 16, wobei das Siliziumkarbid des ersten Leitfähigkeitstyps ein Siliziumkarbid des p-Leitfähigkeitstyps aufweist und wobei das Siliziumkarbid des zweiten Leiffähigkeitstyps ein Siliziumkarbid mit n-Typ-Leitfähigkeit aufweist.
Verfahren nach Anspruch 16 oder 17, wobei der Schritt des Ausbildens eines leicht dotierten Wells (40) aufweist: Erzeugen einer Maskenschicht (82) auf einer Oberfläche der leicht dotierten Siliziumkarbidschicht (32), um so ein Fenster zu erzeugen, welches dem Bereich des leicht dotierten Wells entspricht, Implantieren von Ionen in die leicht dotierte Siliziumkarbidschicht durch das Fenster hindurch, und Anlassen bzw. Tempern des implantierten Wells (40), um die in der leicht dotierten Siliziumkarbidschicht implantierten Ionen zu aktivieren, damit sie den leicht dotierten Well eines zweiten Leiffähigkeitstyps erzeugen.
Verfahren nach Anspruch 18, wobei der Implantierungsschritt das Implantieren von Ionen mit einer maximalen Implantationsenergie von mehr als etwa 250 keV aufweist.
Verfahren nach einem der vorstehenden Ansprüche 16 bis 19, wobei der Schritt des Ausbildens hochdotierter Source- und Drainbereiche (34, 36) eines zweiten Leitfähigkeitstyps aufweist: Erzeugen einer Maskenschicht (81) auf einer Oberfläche der leicht dotierten Siliziumkarbidschicht, um so ein Fenster zu erzeugen, welches den Bereichen der hochdotierten Source- und Drainbereiche eines zweiten Leittähigkeitstyps entspricht, Implantieren von Ionen in die leicht dotierte Siliziumkarbidschicht durch das Fenster, und Ausheilen bzw. Tempern der implantierten Bereiche, um die in der leicht dotierten Siliziumkarbidschicht implantierten Ionen zu aktivieren, damit sie die hochdotierten Source- und Drainbereiche eines zweiten Leitfähigkeitstyps erzeugen.
Verfahren nach einem der vorstehenden Ansprüche 16 bis 19, wobei der Schritt des Ausbildens hochdotierter Source- und Drainbereiche (46, 48) eines ersten Leitfähigkeitstyps aufweist: Erzeugen einer Maskierungsschicht (83) einer leicht dotierten Siliziumkarbidschicht, um so ein Fenster zu erzeugen, welches den Bereichen der hochdotierten Source- und Drainbereiche eines ersten Leittähigkeitstyps entspricht, Implantieren von Ionen in die leicht dotierte Siliziumkarbidschicht durch das Fenster, und Anlassen bzw. Tempern der implantierten Bereiche, um die in die leicht dotierte Siliziumkarbidschicht implantierten Ionen zu aktivieren, um die hochdotierten Source- und Drainbereiche des ersten Leitfähigkeitstyps zu erzeugen.
Verfahren zum Bilden einer integrierten Siliziumkarbideinrichtung, wie sie in einem der vorstehenden Ansprüche 16 bis 21 beschrieben ist, wobei der Schritt des Ausbildens dielektrischer Schichten aufweist: Abscheiden einer dielektrischen Gateschicht (49) auf der Oberfläche der Siliziumkarbidschicht mit freiliegenden Bereichen des leicht dotierten Wells (40) eines zweiten Leitfähigkeitstyps, der hochdotierten Source- und Drainbereiche (46, 48) eines ersten Leitfähigkeitstyps und der hochdotierten Source- und Drainbereiche (36, 38) eines zweiten Leitfähigkeitstyps, und Heizen der dielektrischen Schicht in einer oxidierenden Umgebung.
Verfahren zum Ausbilden einer integrierten Siliziumkarbideinrichtung, wie sie nach einem der Ansprüche 16 bis 22 beansprucht wurde, welches den Schritt aufweist: Ausbilden von Gateelektroden (50, 52) auf den dielektrischen Schichten des Gates, Ausbilden der Sourcekontakte (54, 57) auf den Sourcebereichen (36, 46), und Ausbilden der Drainkontakte (56, 55) auf den Drainbereichen (48).
Verfahren nach Anspruch 23, wobei die Quelle, die Drain- und die Hauptteilkontakte (54, 57, 51, 53, 56, 55) aus abgeschiedenem Nickel gebildet sind.
Verfahren nach Anspruch 23 oder 24, wobei die Gateelektroden (50, 52) aus abgeschiedenem Molybdän gebildet sind.
Verfahren nach Anspruch 23, 24 oder 25, wobei die Schritte des Ausbildens der Sourcekontakte (34, 37) und Drainkontakte (56, 55) gleichzeitig ausgeführt werden.
Verfahren nach einem der vorstehenden Ansprüche 23 bis 26, wobei die Schritte des Ausbildens der Gateelektrode das Abscheiden eines Gateelektrodenmaterials auf der dielektrischen Gateschicht (49) zwischen den Source- und Drainbereichen (36, 38, 46, 48) desselben Leitfähigkeitstyps aufweisen, um Gateelektroden (50, 52) bereitzustellen, so daß der leitfähige Kanal zwischen den Drain- und den Sourcebereichen gebildet wird, wenn eine Vorspannung an der Gateelektrode angelegt wird.
Verfahren nach einem der vorstehenden Ansprüche 23 bis 27, wobei die Schritte des Ausbildens von Sourcekontakten (54, 57) und Drainkontakten (55, 56) das Abscheiden von Nickel auf den Source- und Drainbereichen (36, 46, 38, 48) aufweisen.
Verfahren nach einem der vorstehenden Ansprüche 15 bis 28 mit den Schritten: Ausbilden von hochdotierten Bereichen (34) eines Siliziumkarbids eines ersten Leitfähigkeitstyps in der leicht dotierten Siliziumkarbidschicht gegenüber von dem Kanalbereich, welcher zwischen den Source- und Drainbereichen (36, 38) eines zweiten Leitfähigkeitstyps gebildet wird, um als Kanalstopbereiche für den leitfähigen Kanal zu wirken, der zwischen den Source- und Drainbereichen des zweiten Leitfähigkeitstyps gebildet wird, und Ausbilden hochdotierter Bereiche (44) eines Siliziumkarbids eines zweiten Leitfähigkeitstyps in dem leicht dotierten Well (40) aus Siliziumkarbid eines zweiten Leitfähigkeitstyps gegenüber von dem Kanalbereich, der zwischen den Source- und Drainbereichen (46, 48) eines ersten Leitfähigkeitstyps gebildet wird, um als Kanalstopbereich (44) für den leitfähigen Kanal zu wirken, der zwischen den Source- und Drainbereichen eines ersten Leitfähigkeitstyps gebildet wird.
Verfahren nach einem der vorstehenden Ansprüche 22 bis 29, welches den Schritt zeigt, daß eine Verbindungsisolierschicht (58) auf der Oberfläche der Einrichtung ausgebildet wird.
Verfahren nach Anspruch 30 mit den Schritten: wahlweises Öffnen von Durchgängen in der Verbindungsisolierschicht (58) für die Kontaktierung der darunterliegenden Gateelektroden-, Source-, Drain- und Hauptteilkontakte (50, 52, 53, 54, 56, 57), Ausbilden einer Metallisierungsschicht (59) auf der Verbindungsisolierschicht, um wahlweise die Gateelektroden-, Source-, Drain- und Hauptteilkontakte durch die geöffneten Durchgänge zu verbinden.
Verfahren nach Anspruch 31, einschließlich des Schrittes, daß eine Kontaktfläche (61, 62) auf der Metallisierung ausgebildet wird.
Verfahren nach Anspruch 32, wobei der Schritt des Ausbildens einer Kontaktfläche aufweist: Ausbilden einer Platinschicht (61) auf der Metallisierungsschicht und Ausbilden einer Goldschicht (62) auf dem Platinbereich.
Verfahren nach Anspruch 32 oder 33 mit dem Schritt des Ausbildens einer Schutzschicht (60) auf der Metallisierungsschicht.
Verfahren nach einem der vorstehenden Ansprüche 16 bis 34, wobei der Schritt des Ausbildens eines leicht dotierten Wells (40) des zweiten Leitfähigkeitstyps in der leicht dotierten Schicht (32), welche hochdotierte Source- und Drainbereiche (36, 38) eines Siliziumkarbids eines ersten Leitfähigkeitstyps hat, weiterhin das Implantieren von Borionen in einer Schicht aus Siliziumkarbid des ersten Leitfähigkeitstyps aufweist, um den leicht dotierten Well des zweiten Leittähigkeitstyps zu bilden.
Verfahren nach einem der vorstehenden Ansprüche 16 bis 34, wobei der Schritt des Ausbildens eines leicht dotierten Wells (40) des zweiten Leitfähigkeitstyps in der leicht dotierten Schicht, welche hochdotierte Source- und Drainbereiche (32) eines Siliziumkarbids eines ersten Leitfähigkeitstyps hat, weiterhin das Implantieren von Stickstoffionen in einer Schicht von Siliziumkarbid des ersten Leitfähigkeitstyps aufweist, um den leicht dotierten Well des zweiten Leitfähigkeitstyps zu bilden.
Verfahren nach einem der vorstehenden Ansprüche 15 bis 35, wobei die Schritte des Ausbildens eines ersten Siliziumkarbid-MOS-Feldeffekttransistors in Siliziumkarbid und das Ausbilden eines zweiten Siliziumkarbid-MOS-Feldeffekttransistors in Siliziumkarbid aufweisen: Ausbilden einer epitaktischen Schicht (32) von leicht dotiertem Siliziumkarbid eines ersten Leitfähigkeitstyps auf einem Siliziumkarbidsubstrat (30), Ausbilden einer ersten Maske (81) auf der epitaktischen Schicht mit Öffnungen, welche einem Source- und Drainbereich (36, 38) für einen MOS-Transistor und für Kanalstopbereiche (44) für einen zweiten MOS-Transistor hat, Implantieren von Ionen in der epitaktischen Schicht durch die Öffnungen in der ersten Maske, um Bereiche hochdotierten Siliziumkarbids eines zweiten Leitfähigkeitstyps in der epitaktischen Schicht zu erzeugen, Ausbilden einer zweiten Maske (82) mit einer Öffnung, die einem Well-Bereich (40) für die Ausbildung des zweiten MOS-Transistors entspricht, dann Implantieren von Ionen in die epitaktische Schicht durch die Öffnung in der zweiten Maske, um einen Well-Bereich aus leicht dotiertem Siliziumkarbid eines zweiten Leitfähigkeitstyps zu bilden, Ausbilden einer dritten Maske (83), wobei die dritte Maske Öffnungen hat, welche einem Source- und einem Drainbereich (46, 48) für den MOS-Transistor und Kanalstopbereichen (34) für den zweiten MOS-Transistor entsprechen, Implantieren von Ionen in die epitaktische Schicht durch die Öffnungen in der dritten Maske, um Bereiche hochdotierten Siliziumkarbids eines ersten Leiffähigkeitstyps in der epitaktischen Schicht zu bilden, Tempern der implantierten Bereiche, um die implantierten Ionen zu aktivieren, Ausbilden einer dielektrischen Gateschicht (49) auf der epitaktischen Schicht, Ausbilden von Gateelektroden (50, 52) auf dem Gate-Dielektrikum zwischen den Source- und Drainbereichen der ersten und zweiten Transistoren, Ausbilden der Source- und Drainkontakte (54, 56, 57, 58) und entsprechend den implantierten Bereichen der Source und Drain (36, 38, 46, 48) der ersten und zweiten Transistoren, und Ausbilden von Hauptteilkontakten (51, 53) für die epitaktische Siliziumkarbidschicht und den Well-Bereich (40).
Verfahren nach Anspruch 37 mit den Schritten: Ausbilden einer Verbindungsisolierschicht (58), welche Öffnungen hat, um die Source-, Drain- und Hauptteilkontakte (54, 57, 56, 51, 55) und die Gates der ersten und zweiten Transistoren wahlweise zu kontaktieren, Ausbilden einer Metallisierung (59) auf der Verbindungsisolierschicht (58) und wahlweises Verbinden der Source-, Drain- und Hauptteilkontakte und der Gateelektroden des ersten und zweiten Transistors, Ausbilden einer Schutzschicht (60) auf der integrierten Einrichtung, um Beschädigung von außen zu verhindern, und Ausbilden von Kontaktflächen (62, 61) durch die Schutzschicht, um einen externen Kontakt für die Metallisierung bereitzustellen.
Verfahren nach Anspruch 37 oder 38, wobei der Schritt des Implantierens von Ionen in die epitaktische Schicht (32) durch die Öffnungen in der ersten Maske (81) zum Erzeugen von Bereichen hochdotierten Siliziumkarbids eines zweiten Leitfähigkeitstyps in der epitaktischen Schicht die Schritte aufweist: Implantieren von Ionen mit einer Implantationsenergie von bis zu etwa 200 keV bei einer Temperatur von weniger als etwa 1300°C, um Bereiche von Siliziumkarbid des zweiten Leitfähigkeitstyps bereitzustellen, welche eine Ladungsträgerkonzentration von mehr als etwa 1 × 10¹⁷ cm^–3 haben, und dann Tempern der implantierten Bereiche bei einer Temperatur von etwa 1000 bis etwa 1800°C.
Verfahren nach einem der Ansprüche 37, 38 oder 39, wobei der Schritt des Implantierens von Ionen in die epitaktische Schicht (32) durch die Öffnungen in der dritten Maske (83) zum Erzeu gen von Bereichen hochdotierten Siliziumkarbids eines ersten Leitfähigkeitstyps in der epitaktischen Schicht die Schritte aufweist: Implantieren von Ionen bei einer Implantationsenergie von bis zu etwa 200 keV bei einer Temperatur von weniger als etwa 1300°C, um Bereiche von Siliziumkarbid eines ersten Leitfähigkeitstyps bereitzustellen, welche eine Ladungsträgerkonzentration von mehr als etwa 1 × 10¹⁷ cm^–3 haben, und dann Tempern der implantierten Bereiche bei einer Temperatur von etwa 1000 bis 1800°C.
Verfahren nach einem der vorstehenden Ansprüche 37 bis 40, wobei der Schritt des Ausbildens einer dielektrischen Gateschicht (49) auf der epitaktischen Schicht (32) die Schritte aufweist: Abscheiden einer dielektrischen Gateschicht auf der Oberfläche der Siliziumkarbidschicht mit freiliegenden Bereichen des leicht dotierten Wells (40) aus einem zweiten Leitfähigkeitstyp, der hochdotierten Source- und Drainbereiche (46, 48) eines ersten Leitfähigkeitstyps und der hochdotierten Source- und Drainbereiche (36, 38) eines zweiten Leitfähigkeitstyps und Erhitzen der dielektrischen Schicht in einer oxidierenden Umgebung.
Verfahren nach einem der Ansprüche 37 bis 41, wobei der Schritt des Ausbildens von Source- und Drainkontakten (54, 56, 57, 55), welche den implantierten Bereichen der Source und Drain der ersten und zweiten Transistoren entsprechen, das Ausbilden der Source- und Drainkontakte auf den implantierten Bereichen des ersten und zweiten Leitfähigkeitstyps aufweist.