DE3886074T2 - Herstellung einer Halbleiterstruktur. - Google Patents

Herstellung einer Halbleiterstruktur.

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Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiteraufbaus. Die Erfindung ist für die Herstellung von Halbleiteraufbauten sowohl mit Bipolar- als auch mit Feldeffekttransistoren geeignet.
  • Die Bipolar- und Feldeffekthalbleiter (CMOS) technologien wurden über viele Jahre als voneinander unabhängig angesehen. Die Möglichkeit, komplementäre Feldeffektbauelemente (CMOS) mit bipolaren Bauelementen bei derselben integrierten Schaltung zu kombinieren, hat nun neue Möglichkeiten für eine sehr große Integration eröffnet. Beispielsweise können Bipolarausgangstreiber mit CMOS Speichern verwandt werden, um mehr Treiberstrom zu liefern. Da MOS Schaltungen mit steigender Temperatur langsamer arbeiten, während Bipolarschaltungen schneller arbeiten, kann eine CMOS Bipolarkombination (BiCMOS) dazu verwandt werden, die Schaltungen weniger geschwindigkeitsempfindlich bezüglich der Temperatur zu machen. Eine Kombination von schnellen Bipolartransistoren mit dichten MOS Transistoren bei derselben integrierten Schaltung erlaubt die Integration von komplexen Funktionen mit hoher Güte. Die CMOS Transistoren mit dem ihnen eigenen niedrigen Energiebedarf haben große Störabstände, während die Bipolarbauelemente einen Vorteil in der Schaltgeschwindigkeit und einen größeren Treiberstrom pro Flächeneinheit haben.
  • Es sind daher von den Verfahrenstechnikern und -ingenieuren große Anstrengungen hinsichtlich von Verfahren unternommen worden, Bipolar- und CMOS-Prozesse auf einem einzigen Halbleiterplättchen zu integrieren. Gegenwärtig sind jedoch leider die daraus resultierenden BiCMOS Prozesse im allgemeinen weder für den CMOS Aspekt noch für den Bipolaraspekt optimiert, sie bestehen statt dessen aus einer groben Zwangskombination von Verfahrensschritten, die benötigt werden, um Bauelemente jeder dieser Arten herzustellen. Das Ergebnis ist oftmals ein langwieriges und kompliziertes Verfahren, das eine große Anzahl von Maskierungsvorgängen verwendet und als Folge der Kompliziertheit des Verfahrens anfällig für geringere Ausbeuten ist. Typische bekannte Bipolar-CMOS-Verfahren finden sich im US-Patent 4 484 388 von Iwasaki, im US-Patent 4 507 847 von Sullivan und im US-Patent 4 536 945 von Gray et al . . Die Verwendung einer Aluminiumisolierung in integrierten Schaltungen ist in Ramde et al., US-Patent 4 512 816 und gleichfalls in der EP-A-0 183 624 dargestellt.
  • Die EP-A-0 101 000 beschreibt weiterhin ein Verfahren zum Herstellen einer integrierten Schaltung sowohl mit Bipolar- als auch mit MOS-Transistoren auf einem gemeinsamen Substrat, wobei die Bildung von elektrischen Metallsilicidverbindungen diskutiert ist.
  • Die EP-A-0 170 250 beschreibt gleichfalls ein Verfahren zum Herstellen eines Bipolartransistors, das die Schritte der Bildung einer Öffnung in einer elektrisch leitenden Schicht, der Bildung eines ersten dotierten Bereiches und der anschließenden Beschichtung der Seitenwände der Öffnung mit einem gewählten Material verwendet.
  • Ein bevorzugtes Verfahren zum Herstellen eines Halbleiteraufbaus gemäß der Erfindung schließt die Schritte der Bildung einer N leitenden Epitaxialschicht, die eine untere Außenfläche in Kontakt mit einem darunterliegenden Substrat und eine obere Außenfläche aufweist, und das Einführen von N leitenden Störstellen in die Epitaxialschicht ein, um eine erste Störstellenkonzentration von wenigstens 1·10¹&sup6; Atomen pro Kubikzentimeter an der oberen Außenfläche und eine höhere zweite Störstellenkonzentration zwischen der oberen und der unteren Außenfläche vorzusehen.
  • Die Erfindung liefert eine Technik zum Herstellen von sowohl Bipolar- als auch CMOS-Transistoren auf einem gemeinsamen Substrat, wobei die Geschwindigkeits- und Treiberfähigkeiten der Bipolarbauelemente mit der Packungsdichte und der Belastbarkeit von CMOS Bauelementen kombiniert sind. Das Verfahren liefert darüber hinaus hochleistungsfähige analoge Funktionen in gemischten Analog-Digitalschaltungen. Während die Anzahl der Maskierungen mit denen vergleichbar ist, die sich bei Techniken finden, bei denen Bipolar- und CMOS-Prozesse lediglich kombiniert sind, ist bei Verwendung des Verfahrens der Erfindung die Arbeit der hergestellten Bauelemente eine Größenordnung schneller. Bei dem Verfahren der Erfindung ist weiterhin die Anordnung der Transistoren zueinander selbstausrichtend. Die vergrabene Schicht unter den Bipolarbauelementen und den P-Kanal MOS Bauelementen richtet diese Transistoren zueinander aus, während die Isolierbereiche, die bei demselben Arbeitsvorgang als P-Wannen für die N-Kanal-Felddefektbauelemente festgelegt werden, die Bipolarbauelemente mit den NMOS Bauelementen ausrichten. In dieser Weise werden die CMOS- und die Bipolarbauelemente zueinander ausgerichtet. Der Bipolaremitter wird kleiner als die kritische Maskierungsabmessung ausgebildet, um das Rausch- und Schaltverhalten zu verbessern. Die Verwendung von Aluminium zur Isolation und in den P-Wannen erlaubt darüber hinaus die Verwendung von Epitaxialschichten mit sehr niedrigem spezifischem Widerstand, um eine überragende Bipolarfunktion zu ermöglichen.
  • Die Erfindung wird im folgenden weiter anhand eines Beispiels unter Bezug auf die zugehörige Zeichnung beschrieben, in der
  • Fig. 1 eine Querschnittsansicht eines Halbleiteraufbaus nach der Bildung einer Epitaxialschicht und der Dotierung der Isolationsbereiche und der P-Wanne zeigt,
  • Fig. 2 einen anschließenden Querschnitt nach der Oxidation der Isolationsbereiche zeigt,
  • Fig. 3 eine anschließende Querschnittsansicht nach der Bildung der Gates für die Feldeffektbauelemente und eines Kondensators zeigt,
  • Fig. 4 eine anschließende Querschnittsansicht nach dem Aufbringen einer zweiten Schicht aus polykristallinem Silizium und dem Dotieren der Sourcen und Drains zeigt, Fig. 5 eine Querschnittsansicht des fertigen Aufbaus zeigt.
  • Fig. 1 zeigt eine Querschnittsansicht eines Halbleiteraufbaus, der dadurch hergestellt wurde, daß ein [100] P- Siliziumsubstrat 10 mit einem spezifischen Widerstand in der Größenordnung von 2 - 4 Ohm · Zentimeter verwandt wurde. Etwa 5000 Anstrom (1 Angström = 0,1 nm) Siliziumdioxid (nicht dargestellt) werden thermisch auf der oberen Außenfläche des Substrates 10 aufwachsen gelassen. Unter Verwendung von gut bekannten photolithographischen Techniken wird eine Photolackschicht genau begrenzt und bemustert, damit diese als Maske für die Bildung der Bereiche dient, an denen vergrabene Schichten erwünscht sind. Ein geeigneter Störstoff mit N-Leitfähigkeit, beispielsweise 5 · 10¹&sup5; Atome pro Quadratzentimeter Arsen wird bei 80 keV durch die Öffnungen in der Maske implantiert, um vergrabene Schichten 11, 12 und 13 zu bilden. Da die vergrabenen Schichten immer dort gebildet werden, wo Bipolartransistoren, P-Kanal-MOS-Transistoren oder Kondensatoren erwünscht sind, werden die Bipolarbauelemente und die PMOS Bauelemente automatisch zueinander ausgerichtet. Nach der Implantation wird der Aufbau erwärmt, um das Arsen weiter in das Substrat zu diffundieren, und wird dann das Siliziumdioxid von der Oberfläche unter Verwendung eines bekannten Ätzmittels abgelöst.
  • Unter Verwendung von bekannten Herstellungstechniken wird eine Siliziumepitaxialschicht 15 mit einer Stärke von etwa 2,2 um über der oberen Außenfläche des Substrates aufgebracht. Bei dem bevorzugten Ausführungsbeispiel wird unter Verwendung einer Ionenimplantation die Epitaxialschicht 15 mit einem N-Störstoff dotiert, um für eine Störstoffkonzentration von etwa 1·10¹&sup6; Atomen pro Kubikzentimeter zu sorgen.
  • Nach der Bildung der Epitaxialschicht 15 wird der Aufbau durch Erwärmen in einer oxidierenden Umgebung oxidiert, um etwa 2000 Angström Siliziumdioxid 18 zu bilden. Unter Verwendung bekannter photolithographischer Techniken wird wiederum eine Maske auf der oberen Außenfläche des Siliziumdioxids 18 genau festgelegt und wird das Siliziumdioxid 18 immer dort weggeätzt, wo Isolierbereiche zwischen den Bipolar- und den CMOS-Strukturen oder P-Wannenbereichen erwünscht sind. Nach der Entfernung des Siliziumdioxids werden Aluminium und Bor in die Oberfläche der Epitaxialschicht eingeführt, und zwar dort, wo diese nicht durch Siliziumdioxid 18 geschützt ist. Bei dem bevorzugten Ausführungsbeispiel wird dieser Arbeitsvorgang über herkömmliche Ionenimplantationsverfahren ausgeführt.
  • Wenn das Aluminium und Bor implantiert werden, werden diese Stoffe in das Substrat nur an den Stellen, an denen P- Wannen erwünscht sind, und an den anderen Bereichen eingeführt, um die Bipolarbauelemente gegeneinander und gegenüber den CMOS Bauelementen zu isolieren. Beispielsweise werden Aluminium und Bor in den Bereich 19 eingeführt, um einen Isolierbereich zu bilden, damit das Bipolarbauelement von dem benachbarten NMOS Bauelement getrennt ist. Es ist keine Bor- und Aluminiumimplantation erforderlich, um die CMOS Bauelemente gegeneinander zu isolieren, da die anschließend gebildete Oxidisolation diese voneinander trennen wird. Fig. 1 zeigt das Aussehen des Aufbaus, nachdem Bor und Aluminium implantiert sind.
  • Wie es in Fig. 2 dargestellt ist, wird als nächstes der Aufbau erwärmt, um die Dotierstoffe tiefer in die Epitaxialschicht, vorzugsweise auf eine Tiefe von etwa 0,5 um zu treiben. Dann wird eine Siliziumdioxidschicht 25 mit einer Stärke von etwa 250 Angström über der oberen Außenfläche des Aufbaus gebildet. Anschließend werden etwa 1200 Angström Siliziumnitrid 28 über der oberen Außenfläche des Oxids 25 unter Verwendung eines chemischen Aufdampfverfahrens oder anderer bekannter Verfahren niedergeschlagen. Die Nitridschicht wird dann maskiert und geätzt, was wiederum mittels bekannter Verfahren erfolgt, um diejenigen Bereiche freizulegen, an denen oxidierte Isolierbereiche erwünscht sind.
  • Der Aufbau wird dann erneut erwärmt und zwar diesmal in Sauerstoff unter hohem Druck, um Feldoxidbereiche 30, 31, 32, 33, 34 und 35 zu bilden, die etwa 6000 bis 7000 Angström stark sind. Während dieses Arbeitsvorganges wird etwas vom P Dotierstoff, der in die Isolierbereiche eingeführt ist, weiter in die Epitaxialschicht 15 unter den Feldoxidbereichen getrieben. Diese P-dotierten Bereiche verhindern, daß eine Kanalinversion unter den Isolierbereichen auftritt. Die Isolierbereiche werden ringförmig ausgebildet, um die aktiven Bauelemente zu umgeben und isolieren elektrisch daher jedes aktive Bauelement von allen anderen Bauelementen in demselben Halbleiterplättchen. Die Isolierbereiche 30 und 31 in Fig. 2 sind beispielsweise Querschnitte einer geschlossenen Schleife an der Oberfläche der Epitaxialschicht 15, die den Bereich vollständig umgibt, in dem ein Bipolartransistor gebildet wird. Die Bereiche 32 und 33 in Fig. 2 liefern einen Ringisolierbereich für das NMOS Bauelement. Der Bereich 34 ist ein größerer Isolierbereich, an dem ein Widerstand gewünscht ist.
  • Als nächstes wird eine weitere Maske gebildet und wird die Siliziumnitridschicht von dem Bipolarkollektorkontaktbereich (zwischen der Oxidisolation 31 und 32) von der Oberfläche der Epitaxialschicht über den CMOS Bauelementen und vom Kondensatorbereich entfernt. Es wird nur der Siliziumnitridbereich 28 über dem Bipolaremitter/basisbereich übriggelassen. Etwa 250 Angström Siliziumdioxid werden dann über dem freiliegenden Silizium ausgebildet, und der Aufbau wird maskiert, um den gesamten Aufbau zu schützen mit der Ausnahme der Stellen, an denen ein Bipolarkollektorkontakt und Kondensatoren erwünscht sind. Dann wird ein N-Störstoff, vorzugsweise Phosphor, mit einer Dosis von 5·10¹&sup5; Atomen pro Quadratzentimeter in diese Bereiche implantiert. Der N-Störstoff bildet einen Kollektorkontakt 37 und eine Kondensatorelektrode 38. Nach der Implantation wird der Aufbau erwärmt, um die Isolierbereiche, die P-Wanne und die Kollektorsenke weiter hineinzutreiben. Das Aussehen des Aufbaus nach diesem Verfahrensschritt ist in Fig. 2 dargestellt.
  • Nach dem Implantieren des Dotierstoffes mit N-Leitfähigkeit in den Bipolarkollektorbereich 37 und den Kondensatorbereich 38 wird ein bekannter Schutzionenimplantationsverfahrensschritt ausgeführt, um die Schwellenspannung des Feldeffekttransistors einzustellen. Das Implantat wird in alle Bereiche der NMOS und PMOS Bauelemente eingeführt.
  • Die Siliziumdioxidschicht 25 wird dann von der Oberfläche der Epitaxialschicht 15 unter Verwendung eines herkömmlichen Naßätzverfahrens weggeätzt. Der Aufbau wird in einen Ofen eingeführt und in einer oxidierenden Umgebung erwärmt, um eine neue Siliziumdioxidschicht 40 über der oberen Außenfläche zu bilden. Das Siliziumdioxid 40 wird als Gateelektrodendielektrikum für die NMOS und PMOS Transistoren sowie als Dielektrikum für den Kondensator dienen. Bei dem bevorzugten Ausführungsbeispiel ist das Gateoxid 40 annähernd 200 Angström stark. Anschließend wird eine Schicht aus polykristallinem Silizium mit einer Stärke von etwa 3500 Angström über der gesamten oberen Außenfläche des Plättchens unter Verwendung eines chemischen Aufdampfverfahrens niedergeschlagen. Diese erste Schicht aus polykristallinem Silizium wird mit etwa 1·10¹&sup6; Atomen pro Quadratzentimeter Phosphor bei 50 keV implantiert und wärmebehandelt. Unter Verwendung bekannter photolithographischer Techniken wird das polykristalline Silizium maskiert und zu Gates 42 und 43 für die CMOS Bauelemente und zu einer Kondensatorelektrode 44 für den Kondensator begrenzt. Der Aufbau wird dann erwärmt, um eine Schicht aus Siliziumdioxid über den freiliegenden Bereichen des polykristallinen Siliziums 42, 43 und 44 zu bilden. Aufgrund der unterschiedlichen Oxidationsgeschwindigkeiten der Epitaxialschicht 15 und des polykristallinen Siliziums bildet sich eine dickere Schicht aus Siliziumdioxid auf den Gates und auf der Kondensatorelektrode als auf der Epitaxialschicht. Anschließend wird die Siliziumnitridschicht 28 (s. Fig. 2) unter Verwendung eines bekannten Verfahrens entfernt und wird das darunterliegende Siliziumdioxid 25 weggeätzt. Das Ätzen verringert die Stärke des nicht geschützten Siliziumdioxids überall auf dem Plättchen. Das Aussehen des Aufbaus nach diesem Verfahrens schritt ist in Fig. 3 dargestellt.
  • Als nächstes wird eine Maskierungsschicht (nicht dargestellt) über der gesamten oberen Außenfläche des Aufbaus mit der Ausnahme des NMOS Bereiches zwischen den Oxidisolationen 32 und 33 ausgebildet (wie es oben erläutert wurde, sind die Bereiche 32 und 33 Querschnitte eines Ringbereiches aus Siliziumdioxid, der den NMOS Bereich umgibt). Phosphor wird dann in den freiliegenden NMOS Bereich implantiert, um Source und Drain 47 und 48 zu bilden. Die relativ stärkere Elektrode 42 verhindert, daß der eingeführte Störstoff das Substrat unter dem Gate 42 dotiert, wodurch ein selbstausgerichteter Aufbau gebildet wird. Bei dem bevorzugten Ausführungsbeispiel wird eine Phosphordosis von annähernd 1·10¹³ Atomen pro Quadratzentimeter, die bei 40 keV eingeführt werden, verwandt.
  • Die Maske wird entfernt und eine neue Maske (nicht dargestellt) wird ausgebildet, die den Bereich des PMOS Bauelementes freiläßt. Anschließend wird Bor zur Bildung der PMOS Source- und Drainbereiche 50 und 51 implantiert. Bei dem bevorzugten Ausführungsbeispiel werden annähernd 2&sub1;10¹&sup4; Atome pro Quadratzentimeter Bor bei 25 keV implantiert. Nach der Implantation wird die Maske entfernt.
  • Als nächstes wird eine zweite Schicht aus polykristallinem Silizium über der gesamten oberen Außenfläche des Aufbaus unter Verwendung eines chemischen Niederdruckaufdampfverfahrens niedergeschlagen. Die zweite Schicht aus polykristallinem Silizium 54, 55 ist annähernd 4500-5000 Angström stark und wird P-leitfähig mit einer Borimplantation von annähernd 4·10¹&sup5; Atomen pro Quadratzentimeter bei 25 keV dotiert. Nach der Dotierung wird das polykristalline Silizium oxidiert, um etwa 700 Angström Siliziumdioxid auf seiner oberen Außenfläche zu bilden. Eine Maske wird über dem polykristallinen Silizium so ausgebildet, daß die Basisbereiche der Bipolartransistoren und die Widerstände genau begrenzt sind. Unter Verwendung der Maske wird das unerwünschte kristalline Silizium weggeätzt, so daß die Basiskontakte 54 und 55 und der Widerstand 57 übrig bleiben. Die Siliziumdioxidschicht 59 ist oben auf jedem dieser polykristallinen Siliziumbereiche dargestellt. Das Aussehen des Aufbaus in dieser Phase des Verfahrens ist in Fig. 4 dargestellt.
  • Als nächstes wird eine Schicht aus Siliziumdioxid mit einer Stärke von annähernd 3000 Angström über der Oberfläche des gesamten Aufbaus unter Verwendung eines chemischen Niedrigtemperaturaufdampfverfahrens niedergeschlagen. Es erfolgt ein reaktives Ionenätzen dieser Schicht, das das gesamte Siliziumdioxid von der Oberfläche des Emitters 60 und des Kollektors 37 entfernt. Siliziumdioxid bleibt an den Seitenwänden und oben auf der ersten und der zweiten Schicht aus polykristallinem Silizium. Eine Maske wird über dem gesamten Aufbau mit der Ausnahme der Öffnung zwischen den Basiskontakten 54 und 55 ausgebildet. Anschließend wird durch die Öffnung Bor implantiert, um die eigenleitende Basis zu bilden. Wenn das Implantat wärmebehandelt wird, dann wird etwas vom Störstoff in den Basiskontakten 54 und 55 in das darunterliegende Silizium diffundieren, um die störstellenleitende Basis zu dotieren.
  • Anschließend wird eine Maske über der Oberfläche des Aufbaus gebildet, die den Emitter 60 und den Kollektorkontakt 37 des Bipolartransistors sowie Source und Drain 62 des NMOS Transistors freiläßt. Ein Arsenimplantat mit 1·10¹&sup6; Atomen pro Quadratzentimeter bei 25 keV bildet den Emitter 60 und den hochdotierten Teil 62 der NMOS Source-Drain-Bereiche. Aufgrund des früheren leichteren Implantates wird das NMOS Bauelement einen leicht dotierten Drainaufbau haben, wobei das polykristalline Silizium an den Seiten der Elektrode 42 während dieses späteren Implantates stärker als während des früheren Implantates sein wird. Der Aufbau wird einem reaktiven Ionenätzen unterworfen, um das Siliziumdioxid von der oberen Außenfläche der ersten und der zweiten Schicht aus polykristallinem Silizium zu entfernen. Anschließend wird eine Platinschicht mit einer Stärke von annähernd 200 Angström aufgebracht und mit dem darunterliegenden Silizium zur Reaktion gebracht, um Platinsilicid zu bilden. Für den Bipolartransistor wird das Platinsilicid die Basiskontakte 70, die Emitterkontakte 71 und einen Kollektorkontakt 72 bilden. Für das NMOS Bauelement werden ein Gateanschluß 73 zur Elektrode sowie Source- und Drainelektroden 74 ausgebildet. In ähnlicher Weise werden für das PMOS Bauelement ein Gateelektrodenanschluß 75 und Source- und Drainelektroden 76 gebildet. Während desselben Arbeitsvorganges werden Kontakte 77 zu beabstandeten Bereichen am Widerstand 57 und ein Kontakt 78 an der Kondensatorelektrode 44 ausgebildet. Das nicht reagierte Platin wird von der Oberfläche des Aufbaus abgelöst und eine Schicht aus Wolfram-Titan mit einer Stärke von etwa 1200 Angström wird über dem Aufbau niedergeschlagen. Daran schließt sich eine Schicht aus herkömmlichen Aluminium-Silizium an, die maskiert ist, um die erste Metallschicht zu begrenzen. Der Aufbau wird dann unter Verwendung herkömmlicher Verfahren so behandelt, daß zusätzliche Schichten aus Metall und einem Intermetalldielektrikum genau begrenzt werden.
  • Das erfindungsgemäße Verfahren bietet erhebliche Vorteile gegenüber dem herkömmlichen Verfahren zum Herstellen sowohl von Bipolar- als auch von CMOS-Transistoren in demselben Substrat. Die Verwendung einer stark dotierten Epitaxialschicht erhöht die Leistung der Bipolarbauelemente. Das Verfahren beeinträchtigt nicht die Leistung der Bipolarbauelemente. Die Verwendung von Seitenwandoxid erlaubt die Herstellung des Bipolaremitters in weniger als einer kritischen Abmessung. Ein Sperren wird durch die vergrabene Schicht unter den PMOS Bauelementen verhindert, wodurch der Übertragungsfaktor des vertikalen parasitären PNP Transistors auf etwa 0,08 herabgesetzt wird. Damit ein Sperren auftritt, muß das Produkt aus den Übertragungsfaktoren des seitlichen NPN Transistors und des vertikalen PNP Transistors größer als eins sein. Durch ein Absenken des Übertragungsfaktors des vertikalen PNP Bauelementes in dieser Weise wird ein Sperren verhindert.
  • Obwohl in der vorhergehenden Beschreibung zahlreiche spezielle Einzelheiten hinsichtlich des Verfahrens der Erfindung angegeben wurden, wurden diese Einzelheiten nur zu dem Zweck gegeben, das Verfahren zu erläutern, nicht jedoch dieses zu beschränken. Der Umfang der Erfindung kann aus den zugehörigen Ansprüchen entnommen werden.

Claims (11)

1. Verfahren zum Herstellen eines Halbleiteraufbaus, welches die folgende Reihe von Schritten umfaßt: Niederschlagen einer elektrisch leitenden Schicht (54, 55) auf einem Unterlagebereich (15) aus einem Halbleitermaterial eines ersten Leitfähigkeitstyps, wobei die Schicht epitaxial aufwachsen gelassen wird und Störstellen vom entgegengesetzten Leitfähigkeitstyp enthält,
Entfernen eines ersten Bereiches der Schicht (54, 55) bis zum Unterlagebereich, um dadurch eine Öffnung mit Seiten vorzusehen,
Bilden einer Beschichtung aus einem Oxid auf den Seiten der Öffnung,
Einführen von Störstellen des entgegengesetzten Leitfähigkeitstyps durch die Öffnung, um dadurch einen ersten dotierten Bereich im Unterlagebereich (15) zu bilden,
Einführen von Störstellen des ersten Leitfähigkeitstyps durch die Öffnung, um dadurch einen zweiten dotierten Bereich (60) im ersten dotierten Bereich zu bilden,
Erhitzen des Aufbaus, um zu bewirken, daß einige Störstellen des entgegengesetzten Leitfähigkeitstyps in der elektrisch leitenden Schicht (54, 55) in das Halbleitermaterial diffundieren, um dadurch einen dritten dotierten Bereich in Kontakt mit dem ersten dotierten Bereich aber nicht mit dem zweiten dotierten Bereich zu bilden, und
Vorsehen von elektrischen Anschlüssen (70, 71) an der elektrisch leitenden Schicht (54, 55) und am zweiten dotierten Bereich.
2. Verfahren nach Anspruch 1, bei dem der Schritt der Entfernung eines ersten Bereiches das isotrope Ätzen der elektrisch leitenden Schicht (54, 55) umfaßt.
3. Verfahren nach Anspruch 2, bei dem die elektrisch leitende Schicht (54, 55) polykristallines Silizium umfaßt.
4. Verfahren nach Anspruch 3, bei dem der Schritt der Bildung einer Beschichtung das Überziehen wenigstens der Seiten der Öffnung mit einer Beschichtung umfaßt, die Siliziumdioxid umfaßt.
5. Verfahren nach einem vorhergehenden Anspruch, bei dem jeder Schritt der Einführung von Störstellen eine Ionenimplantation umfaßt.
6. Verfahren nach Anspruch 3 oder 4, bei dem der Unterlagebereich (15) ein epitaxial aufgewachsener Siliziumbereich des ersten Leitfähigkeitstyps ist und der Schritt, bei dem ein elektrischer Anschluß an der elektrisch leitenden Schicht vorgesehen wird, das Niederschlagen eines ein Silizid bildenden Metalls und das anschließende Reagieren dieses Metalls mit dem polykristallinen Silizium zur Bildung eines Metallsilizids umfaßt.
7. Verfahren nach einem vorhergehenden Anspruch, bei dem der erste Leitfähigkeitstyp der N Typ ist.
8. Verfahren nach Anspruch 7, welches vor dem Schritt der Niederschlagung der elektrisch leitenden Schicht den Schritt der Bildung einer Epitaxialschicht (15) vom N-Leitfähigkeitstyp umfaßt, die den Unterlagebereich bildet und eine Unterfläche in Kontakt mit einem darunterliegenden Substrat (10) aufweist.
9. Verfahren nach Anspruch 8, welches die Bildung von Isolationsbereichen (30 bis 35) umfaßt, die sich durch die Epitaxialschicht (15) zum Substrat (10) erstrecken, und zwar durch die Verfahrensschritte der Einführung von Aluminium in die Epitaxialschicht (15), wo immer Isolationsbereiche erwünscht sind, und der Oxidierung der Epitaxialschicht (15) in diesen Bereichen.
10. Verfahren nach Anspruch 9, bei dem der Schritt der Einführung von Aluminium auch die Einführung von Bor umfaßt.
11. Verfahren nach Anspruch 10, bei dem der Halbleiteraufbau einen Aufbau für die Herstellung sowohl von Bipolarals auch Felddeffekttransistoren umfaßt und bei dem der Schritt der Einführung von Aluminium das Einführen von Aluminium und Bor auch in diejenigen Bereiche der Epitaxialschicht (15) umfaßt, wo N-Kanal-Felddeffekttransistoren zu finden sind.
DE3886074T 1987-02-20 1988-02-18 Herstellung einer Halbleiterstruktur. Revoked DE3886074T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/017,387 US4734382A (en) 1987-02-20 1987-02-20 BiCMOS process having narrow bipolar emitter and implanted aluminum isolation

Publications (2)

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DE3886074D1 DE3886074D1 (de) 1994-01-20
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