DE4034169A1 - Dram mit einem speicherzellenfeld und herstellungsverfahren dafuer - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen DRAM (Dyna­ mischer Direktzugriffsspeicher) mit einem Speicherzellenfeld und auf ein Herstellungsverfahren dafür. Insbesondere be­ trifft die Erfindung einen DRAM, bei dem die Speicherzellen einen Transistor und einen Kondensator aufweisen.

Unter Bezugnahme auf das Blockschaltbild in Fig. 13 soll die Schaltungsanordnung eines allgemeinen dynamischen Halb­ leiterspeichers beschrieben werden. Der dort gezeigte DRAM weist ein Speicherzellenfeld 1 mit einer Mehrzahl von auf eine Matrixweise zum Speichern von Einheitsspeicherinforma­ tion angeordneten Speicherzellen auf. Er weist weiterhin als periphere Schaltungen einen Zeilen- und Spaltenadreß­ puffer zum Aufnehmen von von extern angelegten Adreßsignalen (A₀-A₉ für den Fall von 1 Mbit) zum Auswählen einer Spei­ cherzelle, einen Zeilendecodierer 3 und einen Spaltendeco­ dierer 4 zum Spezifizieren einer Speicherzelle durch Deco­ dieren des Adreßsignales, einen Leseauffrischverstärker 5 zum Verstärken und Auslesen des in der spezifizierten Spei­ cherzelle gespeicherten Signales, einen Eingangsdatenpuffer 6 und einen Ausgangsdatenpuffer 7 für den Dateneingang und -ausgang und einen Taktgenerator 8 zum Erzeugen von Takt­ signalen Φ1 und Φ2 auf. Der Taktgenerator 8 ist so ausgelegt, daß er ein von außen angelegtes Zeilenadreßtaktsignal und ein Spaltenadreßtaktsignal empfängt.

Fig. 14 zeigt ein Ersatzschaltbild einer Speicherzelle aus dem Speicherzellenfeld 1. Die Speicherzelle 9 ist aus einem Übertragungsgatetransistor 10 und einem Kondensator 11 ge­ bildet. Die Gateelektrode des Übertragungsgatetransistors 10 ist mit einer Wortleitung 12 verbunden, dagegen ist einer der Source- und Drainbereiche mit einer Bitleitung 13 ver­ bunden und der andere mit einer Elektrode des Kondensators 11.

Der DRAM speichert Daten gemäß des Vorhandenseins oder der Abwesenheit einer Signalladung in dem Kondensator der Spei­ cherzelle. Die Bestimmung des Vorhandenseins oder der Abwe­ senheit von Daten wird dadurch ausgeführt, indem jede Wort­ leitung zum Auswählen einer Speicherzelle spezifiziert wird, durch Auslesen eines kleinen Signales auf der Bitleitung in Abhängigkeit von dem Vorhandensein oder der Abwesenheit einer Signalladung in dem Kondensator der ausgewählten Spei­ cherzelle und durch Verstärken desselben durch einen Lese­ verstärker. Die in dem Speicherzellenkondensator gespeicherte Signalladung verteilt sich aufgrund von Störungen wie Leck­ ströme, nachdem einige Zeit vergangen ist. Es ist daher not­ wendig, die in jeder Speicherzelle gespeicherte Information periodisch zum Aufrechterhalten der gespeicherten Daten auf den neuesten Stand zu bringen. Die Schalttätigkeit für diesen Zweck wird Auffrischtätigkeit genannt. Insbesondere wird, wie in den Fig. 13 und 14 gezeigt ist, die Auffrisch­ tätigkeit ausgeführt, indem das kleine Signal aus der Spei­ cherzelle mit einem für jede Bitleitung vorgesehenen Lese­ verstärker verstärkt wird, nachdem eine Wortleitung zum Aktivieren der mit dieser Wortleitung verbundenen Speicher­ zellen ausgewählt ist, und durch Wiedereinschreiben desselben in die Speicherzelle. Durch das Ausführen der oben beschrie­ benen Auffrischtätigkeit in Bezug auf alle Wortleitungen, wobei die Zeilenadressen nacheinander durchlaufen werden, wird die gesamte Information innerhalb des Speicherzellen­ feldes auf den neuesten Stand gebracht. Es ist notwendig, die Auffrischtätigkeit in einem Zeitabschnitt zu wiederholen, der kürzer ist als der Zeitabschnitt, für den die Signal­ ladung in der Speicherzelle gehalten wird. Je kürzer die Haltezeit der Signalladung ist, desto größer ist die Zahl der Auffrischtätigkeiten, die sogenannte Auffrischdivisions­ zahl.

Fig. 15 zeigt eine Schnittansicht der in Fig. 14 gezeigten Speicherzelle 9. Dort ist ein dicker Feldoxidfilm 15 zum Trennen der Einrichtung auf der Oberfläche eines Halbleiter­ substrates 14 gebildet. Auf der Oberfläche des Halbleiter­ substrates 14 sind eingeschlossen von dem Feldoxidfilm 15 der Übertragungsgatetransistor 10 und der Kondensator 11 gebildet.

Der Übertragungsgatetransistor 10 ist mit einer über der Oberfläche des Halbleitersubstrates 14 gebildeten Gateelek­ trode (Wortleitung) 12 versehen, wobei ein Gateoxidfilm 16 zwischen dem Substrat und der Gateelektrode vorgesehen ist. Der Umfang der Gateelektrode 12 ist durch einen Siliziumoxid­ film 17 zur Isolierung bedeckt. Insbesondere ist der an den Seiten der Gateelektrode 12 gebildete Siliziumoxidfilm 17 als sogenannte Seitenwandanordnung gebildet. Innerhalb des Halbleitersubstrates 14 sind n⁻-Fremdatombereiche 18a und 19a niedriger Konzentration in einer Position, die selbst­ ausgerichtet ist, mit der Gateelektrode 12 gebildet. Eben­ falls sind n⁺-Fremdatombereiche 18b und 19b hoher Konzentra­ tion an einer Position, die selbstausgerichtet ist, mit den Seitenwänden des Siliziumoxidfilmes 17 gebildet. Die soge­ nannte LDD-(Lightly Doped Drain)-Anordnung ist durch diese n⁻-Fremdatombereiche 18a und 19a und die n⁺-Fremdatombereiche 18b und 19b gebildet. Die Fremdatombereiche dieser LDD- Anordnung werden zu den Source- und Drainbereichen 18 und 19.

Der Kondensator 11 weist eine übereinandergeschichtete bzw. gestapelte Anordnung aus einer mit Fremdatomen dotierten unteren Elektrode 20, einem durch einen Siliziumnitridfilm, Siliziumoxidfilm oder einen Vielschichtfilm, wie ein Sili­ ziumnitridfilm und ein Siliziumoxidfilm, gebildeten dielek­ trischen Film 21 und einer aus Polysilizium mit Fremdatom­ dotierung gebildeten oberen Elektrode 22 auf. Die untere Elek­ trode 20 des Kondensators 11 ist über der Gateelektrode 12 des Übertragungsgatetransistors 10 gebildet. Ein Abschnitt der unteren Elektrode 20 ist mit einem der n⁺-Source- oder -Drainbereiche 19b des Übertragungsgatetransistors 10 ver­ bunden. Ein derartiger Kondensator 11 mit einer Anordnung, bei der ein Abschnitt über einem Übertragungsgatetransistor 10 gebildet ist, wird gestapelter oder geschichteter Konden­ sator genannt, während DRAMs mit derartigen Kondensatoren DRAMs vom Stapeltyp genannt werden.

Obwohl es nicht gezeigt ist, sind MOS-(Metal Oxide Semiconductor)-Transistoren mit der obigen LDD-Anordnung in den peripheren Schaltungen benutzt.

Die Auswirkung der LDD-Anordnung eines MOS-Transistors wird im folgenden beschrieben. Der Einsatz der LDD-Anordnung wurde durch das Fortschreiten der hohen Integration bei DRAMs ver­ ursacht. Die Struktur der MOS-Transistoren wurde klein wegen der hohen Integration des DRAMs, wodurch Kurzkanaleffekte erzeugt wurden, die verschiedene Probleme aufwarfen. Die Intensität des elektrischen Feldes in dem Kanalbereich wurde wegen des kurzen Kanales erhöht, so daß heiße Ladungsträger in der Nähe des Drains erzeugt wurden. Diese werden innerhalb des Gateoxidfilmes gefangen und erzeugen Oberflächenniveaus. Dadurch wird eine Verschlechterung der Eigenschaften, wie eine Veränderung der Schwellenspannung und der Abnahme der gegenseitigen Leitung verursacht. Eine LDD-Anordnung mit einem n⁻-Fremdatombereich von niedriger Konzentration und einem n⁺-Fremdatombereich einer hohen Konzentration, die gegeneinander versetzt gebildet sind, wurde zum Verhindern der Eigenschaftsänderungen vorgeschlagen, die durch die heißen Ladungsträger verursacht wurden. Der n⁻-Fremdatom­ bereich niedriger Konzentration in der LDD-Anordnung ver­ ringert die elektrische Feldintensität zum Unterdrücken der Erzeugung von heißen Ladungsträgern, indem die Schärfe des Überganges des pn-Überganges vermindert wurde. Es ist not­ wendig, daß dieser n⁻-Fremdatombereich niedriger Konzentra­ tion die Diffusionsbreite und die Fremdatomkonzentration sehr genau steuert.

Unter Bezugnahme auf die Fig. 16A bis 16I wird das Her­ stellungsverfahren für einen DRAM genauer erläutert. Der­ artige Herstellungsschritte für einen solchen DRAM sind in der JP-OS 63-44 756 zum Beispiel gezeigt. Zur Erleichterung der Beschreibung werden eine Speicherzelle 9 und der CMOS- Transistor (komplementärer MOS: im folgenden als CMOS be­ schrieben), die einen Abschnitt der peripheren Schaltung darstellen, als Beispiel genommen.

Wie in Fig. 16A gezeigt ist, wird der Feldoxidfilm 15 auf der Oberfläche des Halbleitersubstrates 14 durch das LOCOS- (Local Oxidation of Silicon)-Verfahren gebildet. In dem peri­ pheren Schaltungsbereich des Halbleitersubstrates 14 sind zuvor ein p-Wannenbereich 23 und ein n-Wannenbereich 24 für die n-Kanal-MOS-(im folgenden als nMOS bezeichnet) und die p-Kanal-MOS-(im folgenden als pMOS bezeichnet)-Bildung ge­ bildet, wodurch ein CMOS erzielt wird.

Wie in Fig. 16B gezeigt ist, werden ein dünner Siliziumoxid­ film und eine Polysiliziumschicht in dieser Reihenfolge auf der Oberfläche des Halbleitersubstrates 14 gebildet. Auf der Oberfläche der Polysilliziumschicht werden Oxidfilme 17 und 27 gebildet. Dann wird ein vorbestimmtes Muster unter Benutzung eines Lithographie- und Ätzverfahrens gebildet. So wird ein eine Speicherzelle darstellender nMOS-Gateoxid­ film 16, eine Gateelektrode 12, ein nMOS- und pMOS-Gateoxid­ film 25a und 25b, die die periphere Schaltung bilden, und Gateelektroden 26a und 26b gebildet.

Nachdem mit einem Photolack 29a der pMOS-Bereich der peri­ pheren Schaltung bedeckt ist, werden Phosphor-(P)-Ionen oder Arsen-(As)-Ionen 30a einer niedrigen Konzentration in die Oberfläche des Substrates implantiert. Durch diesen Ionen­ implantationsschritt wird bewirkt, daß n⁻-Fremdatombereiche 18a und 19a des Übertragungsgatetransistors 10 der Speicher­ zelle und ein n⁻-Fremdatombereich 31 des nMOS-Transistors der peripheren Schaltung gebildet werden.

Nachdem ein Oxidfilm über dem gesamten Substrat abgeschieden ist, wird dieser Oxidfilm anisotrop geätzt, wie es in Fig. 16D gezeigt ist. Dadurch werden Seitenwände 17a und 27a des Oxidfilmes an den Seitenwänden der Gateelektrode 12 des Über­ tragungsgatetransistors 10 und der Gateelektrode 26a des nMOS-Transistors der peripheren Schaltung gebildet.

Unter Benutzung dieser Seitenwände 17a und 27a des Oxidfilmes werden n-Fremdatomionen 30b, wie Arsen (As) oder Phosphor (P) hoher Konzentration in die Oberfläche des Substrates implantiert. Durch diese Ionenimplantation werden n⁺-Fremd­ atombereiche 18b und 19b des Übertragungsgatetransistors 10 und ein n⁺-Fremdatombereich 33 des nMOS-Transistors der peripheren Schaltung gebildet.

Durch die oben aufgeführten Schritte wird die LDD-Anordnung des Übertragungsgatetransistors 10 der Speicherzelle und die LDD-Anordnung des nMOS-Transistors der peripheren Schal­ tung eingebaut.

Wie in Fig. 16E gezeigt ist, bedeckt ein Photolack 29b die Oberfläche der Speicherzelle und des nMOS-Transistorberei­ ches der peripheren Schaltung, darauf folgt Implantieren von p-Typ-Fremdatomionen 32 hoher Konzentration, wie Bor (B, BF₂) in die Oberfläche des Substrates durch die Seiten­ wände 27a der Gateelektrode 26b. Durch diesen ionenimplantie­ renden Schritt werden p⁺-Fremdatombereiche 35 und 35 eines pMOS-Transistors gebildet. Somit wird der pMOS-Transistor der peripheren Schaltung durch die obigen Schritte gebildet.

Als nächstes werden die Herstellungsschritte des Kondensators 11 der Speicherzelle erläutert. Wie in Fig. 16F gezeigt ist, wird ein Zwischenschichtfilm 41 unter Benutzung des CVD-(Chemical Vapor Deposition)-Verfahrens auf der Oberfläche des Substrates, in der Gateelektroden und ähnliches des Tran­ sistors gebildet sind, abgeschieden. Danach wird der Zwi­ schenschichtfilm 41 unter Benutzung von Lithographie- und Ätzverfahren zum Bilden eines Kontaktbereiches bemustert, wobei der Kontaktbereich die untere Elektrode 20 des Konden­ sators mit dem Substrat verbindet.

Dann wird, wie in Fig. 16G gezeigt ist, Polysilizium unter Benutzung des CVD-Verfahrens abgeschieden. Es ist notwendig, das Polysilizium mit n-Typ-Fremdatomen zu dotieren, damit es elektrisch leitfähig wird. Diese werden durch Dotieren mit einem Gas, wie Phosphin (PH₃), zu dem Zeitpunkt des CVD- Schrittes, oder durch Implantieren und Eintreiben von Phos­ phor (P) oder Arsen (As) unter Benutzung des Ionenimplanta­ tionsverfahrens nach dem Abscheiden des Polysiliziums oder nach dem vorbestimmten Bemustern eingeführt. Dann wird die untere Elektrode 20 des Kondensators 11 durch Bemustern die­ ser Polysiliziumschicht gebildet.

Wie in Fig. 16H gezeigt ist, wird ein auf einem Silizium­ nitridfilm, Siliziumoxidfilm oder einem aus diesen zusammen­ gesetzten Film gebildeter dielektrischer Kondensatorfilm 21 unter Benutzung des CVD-Verfahrens gebildet. Eine dotierte Polysiliziumschicht 22 wird darauf unter Benutzung des CVD- Verfahrens abgeschieden. Dann wird das Bemustern mit einem vorbestimmten Muster unter Benutzung des Photolithographie- und Ätzverfahrens ausgeführt. So wird der Kondensator 11 gebildet.

Wie in Fig. 16I gezeigt ist, wird ein isolierender Zwischen­ schichtfilm 40 über der Oberfläche des Substrates, wo Ein­ richtungen, wie Transistoren und Kondensatoren, gebildet sind, gebildet. Darauf wird ein vorbestimmter Bereich zum Bilden einer Bitleitung 13 geöffnet.

Nach dem Bilden eines zweiten isolierenden Zwischenschicht­ filmes 42 wird ein vorbestimmter Bereich zum Bilden einer Verdrahtungsschicht 43 geöffnet.

So wird gemäß der obigen Schritte ein DRAM hergestellt, der einen Transistor mit der LDD-Anordnung aufweist.

Wie durch die obige Beschreibung ausgeführt ist, werden der Source- und Drainbereich 18 und 19 der LDD-Anordnung eines Übertragungsgatetransistors 10 der Speicherzelle in einem DRAM durch Ionenimplantation hergestellt. Wenn die n⁺-Fremd­ atombereiche 18b und 19b hoher Konzentration durch das Ionen­ implantierende Verfahren gebildet sind, sind viele Kristall­ fehlstellen in der Oberfläche des Halbleitersubstrates 14 gebildet. Die Kristallfehler werden zum Teil durch ein spä­ teres Wärmeverfahren zur Aktivierung geheilt, aber nicht vollständig. In dem Fall, in dem die untere Elektrode 20 des Kondensators 11 über dem Source- und Drainbereich 19 gebildet ist, wo die Kristallfehler bleiben, geht die in dem Kondensator 11 gespeicherte Signalladung durch die Kri­ stallfehler innerhalb des Source-Drain-Bereiches 19 und fließt zu der Substratseite und erzeugt Leckströme. Aufgrund der Verringerung der Kondensatorkapazität, die mit der Minia­ turisierung der Einrichtungsstruktur in den letzten Jahren einherging, wurde das Verschwinden der Signalladung durch Leckströme aus dem Kondensator ein großes Problem. Dadurch wird die Haltezeit der in den Speicherzellen gespeicherten Signalladung kürzer, dies führt zu den Problemen, daß eine Notwendigkeit zur Erhöhung der Zahl der Auffrischtätigkeiten besteht.

Es gab ebenfalls ein Problem des schlechten Kontaktes zwi­ schen dem Substrat 14 und der Bitleitung 13 oder der unteren Elektrode 20 des Kondensators 11. Dies wurde einer Vielfach­ oxidation eines Oxidfilmes durch einen Fremdatomeffekt zuge­ schrieben, die auf der Oberfläche des Halbleitersubstrates 14 erzeugt wurde, wo die Fremdatombereiche 18b und 19b hoher Konzentration gebildet sind, dieses wird durch in die CVD- Kammer eintretende Luft verursacht, die eintritt, wenn der Halbleiter in die Kammer eingeführt wird.

Ein Anlauf zum Unterdrücken des Auftretens von Leckströmen aus dem Kondensator ist in der JP-OS 64-80 065 gezeigt. Fig. 17 ist eine Schnittansicht des in der oben genannten Offen­ legungsschrift gezeigten DRAMs. Wie in Fig. 17 gezeigt ist, ist die Schnittanordnung eines Speicherzellenfeldes und der peripheren Schaltungseinrichtungen gezeigt. Auf dem p-Typ- Siliziumsubstrat 15 sind ein p-Wannenbereich 14a und ein n-Wannenbereich 14b gebildet. Das Speicherzellenfeld und ein nMOS-Transistor 100 der peripheren Schaltung sind in dem p-Wannenbereich 14a gebildet, während ein pMOS-Transistor 110 in dem n-Wannenbereich 14b gebildet ist. Die das Spei­ cherzellenfeld darstellende Speicherzelle ist aus einem Über­ tragungsgatetransistor 10 und einem Kondensator 11 zusammen­ gesetzt, ähnlich wie die Speicherzelle in Fig. 15. Ein Ver­ gleich der Anordnungen der zweiten Speicherzelle von Fig. 17 mit der ersten Speicherzelle von Fig. 15 zeigt, daß der Über­ tragungsgatetransistor 10 der zweiten Speicherzelle die so­ genannte LDD-Anordnung aufweist, bei der ein n⁻-Fremdatombe­ reich 19a niedriger Konzentration durch Ionenimplantation des Source-/Drain-Bereiches 19 auf der mit dem Kondensator 11 verbundenen Seite gebildet ist, und ein n⁺-Fremdatombe­ reich 19b hoher Konzentration durch Wärmediffusion von Fremd­ atomen von der unteren Elektrode 20 des Kondensators 11 ge­ bildet ist. Der Source-/Drainbereich 18 der mit der Bitlei­ tung 13 verbundenen Seite weist die LDD-Anordnung auf, wobei ein n⁻-Fremdatombereich 18a niedriger Konzentration durch Ionenimplantation gebildet ist und ein n⁺-Fremdatombereich 18b hoher Konzentration ebenfalls durch Ionenimplantation hergestellt ist. Der Übertragungsgatetransistor 10 dieses Beispieles unterdrückt die Erzeugung von Kristallfehlern in der Oberfläche des Substrates durch Ionenimplantation zum Verringern der Erzeugung von Leckströmen aus dem Konden­ sator, indem ein Fremdatombereich 18b hoher Konzentration gebildet wird, ohne daß das Ionenimplantationsverfahren über dem Source-/Drain-Bereich 19 der mit dem Kondensator ver­ bundenen Seite benutzt wird.

Die Bitleitung 13 wird durch eine Drei-Schicht-Anordnung dargestellt, bei der eine Barrierenmetallschicht 13a, eine Aluminiumschicht 13b und ein Schutzfilm 13c in dieser Reihen­ folge aufeinander geschichtet werden. Die Barrierenmetall­ schicht 13a ist aus einer wärmefesten Metallsilizidschicht, wie MoSi₂ oder ähnlichem und einer wärmefesten Metallschicht gebildet zum Verhindern, daß monokristallines Silizium in Kontakt zwischen der Aluminiumschicht 13b und dem Source-/ Drain-Bereich 18 ausfällt.

Auf der rechten Seite in Fig. 17 ist eine Schnittansicht eines CMOS gezeigt, der die periphere Schaltung darstellt. Der nMOS-Transistor 100 des CMOS′ ist aus einem isolierenden Gatefilm 101, einer Gateelektrode 102 und einem Paar von Source-/Drain-Bereichen 103 und 104 zusammengesetzt. Jeder der Source-/Drain-Bereiche 103 und 104 weist eine LDD-Anord­ nung auf, die aus n⁻-Fremdatombereichen 103a und 104a nie­ driger Konzentration und n⁺-Fremdatombereichen 103b und 104b hoher Konzentration gebildet sind. Auf den Source-/Drain- Bereichen 103 und 104 sind n⁺-Fremdatombereiche 103c und 104c gebildet. Die n⁺-Fremdatombereiche 103c und 104c dienen zum Verhindern, daß die Source-/Drain-Bereiche 103 und 104 Kurzschlüsse mit Verdrahtungsschichten 105 und 105 bilden.

Der pMOS-Transistor 110 des CMOS ist aus einem isolierenden Gatefilm 111, einer Gateelektrode 112 und einem Paar von Source-/Drain-Bereichen 113 und 114 zusammengesetzt. Beide Source- und Drainbereiche 113 und 114 weisen eine LDD-Anord­ nung mit p⁻-Fremdatombereichen 113a und 114a niedriger Kon­ zentration und p⁺-Fremdatombereichen 113b und 114b hoher Konzentration auf.

Die Hauptschritte des Herstellens des Source-/Drain-Bereiches des Übertragungsgatetransistors der Speicherzelle wird im folgenden erläutert. Fig. 18A bis 18D zeigen die Haupther­ stellungsschritte des in Fig. 17 gezeigten DRAMs in einer Schnittansicht. Fig. 18A zeigt die Schritte des Ionenimplan­ tierens zum Bilden von Source und Drain des Übertragungsgate­ transistors 10 in der Speicherzelle und des nMOS-Transistors 100 der peripheren Schaltung. Wie in Fig. 18A gezeigt ist, bedeckt ein Photolack 120 das Gebiet zum Bilden des pMOS- Transistors 110. Danach werden Ionen des Phosphors (P) oder Arsens (As) unter Bedingungen der Dosierung von 10¹³ cm^-2 und der Implantierungsenergie von 60-120 keV implantiert. Dieses führt zu der Bildung von n⁻-Fremdatombereichen 18a und 19a niedriger Konzentration des Übertragungsgatetransi­ stors 10 und von n⁻-Fremdatombereichen 103a und 104a des nMOS-Transistors 100.

Wie in Fig. 18B gezeigt ist, wird der Photolack 120 entfernt, und ein Photolack 121 bedeckt das Speicherzellenfeld und den Bereich zur Bildung des nMOS-Transistors 100 der peri­ pheren Schaltung. Dann wird das Implantieren von BF₂- oder B-Ionen in das p-Typ-Halbleitersubstrat 14 mit einer Dosie­ rung von 10¹³ cm^-2 und einer Implantierungsenergie von 60-100 keV ausgeführt. Dies führt zu p⁻-Fremdatombereichen 113a und 114a niedriger Konzentration des pMOS-Transistors 110.

Unter Bezugnahme auf Fig. 18C wird der Schritt zum Bilden von Fremdatombereichen hoher Konzentration des Übertragungs­ gatetransistors 10 im folgenden beschrieben. Auf der Ober­ fläche des n⁻-Fremdatombereiches 18a des Übertragungsgate­ transistors 10 wird die untere Elektrode 20 des Kondensators 11 gebildet. Implantation von Arsen- oder Phosphorionen wird in die untere Elektrode 20 des Kondensators 11 mit einer Dosierung von 10¹⁵ cm^-2 und einer Implantierungsenergie von 75-85 keV durchgeführt. Dann werden die in die untere Elek­ trode 20 eingeführten n-Typ-Fremdatome zu der Oberfläche des p-Typ-Siliziumsubstrates 14 durch eine Wärmebehandlung diffundiert. Dieser Diffusionsschritt bewirkt, daß der n⁺- Fremdatombereich 19b hoher Konzentration des Source-/Drain- Bereiches 19 gebildet wird.

Fig. 18D zeigt den Schritt des Bildens des Bereiches hoher Konzentration des Source-/Drain-Bereiches 18 des Übertra­ gungsgatetransistors. In dem Speicherzellenfeld wird eine isolierende Zwischenschicht 122 über der Speicherzelle gebil­ det. Die isolierende Zwischenschicht 122 weist ein Kontakt­ loch 123 auf, das zu dem Source-/Drain-Bereich 18 des Über­ tragungsgatetransistors 10 führt. In diesem Zustand bedeckt ein Photolack 124 das Gebiet zum Bilden des pMOS-Transistors 110 der peripheren Schaltung. Dann werden Arsenionen in die Oberfläche des p-Typ-Siliziumsubstrates 14 mit einer Dosie­ rung von 10¹⁵ cm^-2 und einer Implantierungsenergie von 110-130 keV implantiert. Dies führt zur Bildung von dem n⁺-Fremd­ atombereich 18b hoher Konzentration des Source-/Drain-Berei­ ches 18 des Übertragungsgatetransistors 10. Gleichzeitig werden n⁺-Fremdatombereiche 103c und 104c hoher Konzentration in dem nMOS-Transistor 100 der peripheren Schaltung gebildet.

Daher ist bei dem zweiten DRAM der Source-/Drainbereich 19 der mit dem Kondensator des Übertragungsgatetransistors 10 verbundenen Seite durch eine LDD-Anordnung dargestellt, die einen n⁻-Fremdatombereich 19a niedriger Konzentration durch Ionenimplantation und einen n⁺-Fremdatombereich 19b hoher Konzentration durch die Wärmediffusion aufweist. Der Source-/ Drain-Bereich 18 der mit der Bitleitung 13 verbundenen Seite wird durch eine LDD-Anordnung dargestellt, die einen n-⁻ Fremdatombereich 18a niedriger Konzentration durch Ionenim­ plantation und einen n⁺-Fremdatombereich 18b hoher Konzen­ tration ebenfalls durch Ionenimplantation aufweist.

Bei dem oben erwähnten zweiten Beispiel ist ein Verfahren vorgeschlagen, bei dem der Hochkonzentrationsbereich des Source-/Drainbereiches des Übertragungsgatetransistors durch Wärmediffusion von der unteren Elektrode des Kondensators gebildet ist. Dies dient zum Unterdrücken der Erzeugung von Leckströmen von dem Kondensator, die durch Fehler der Ober­ fläche des Substrates aufgrund der Hochkonzentrations-Ionen­ implantation verursacht werden. Der schädliche Effekt der Hochtemperatur-Wärmebehandlung wird jedoch signifikant im Verhältnis zu der Erhöhung der Speicherkapazität des DRAMs auf 16 Mb oder 64 Mb und ist nicht gewünscht. Das heißt, der Kanal, wie der eines MOS-Transistors, wird aufgrund der Miniaturisierung der Einrichtungsanordnung verkürzt, die mit der Verbesserung der Integration der DRAMs einhergeht. Wenn die Wärmebehandlung bei hoher Temperatur unter solchen Bedingungen stattfindet, diffundiert der Fremdatombereich in dem Substrat und verschlimmert den Kurzkanaleffekt. Daher wurden bei den Herstellungsverfahren für DRAMs die Techniken des Hochtemperaturverfahrens zugunsten der des Niedertempe­ raturverfahrens geändert. Insgesamt läßt sich daher sagen, daß das Verfahren zum Bilden eines Hochkonzentrationsberei­ ches des Source-/Drain-Bereiches des obigen Übertragungsgate­ transistors durch Wärmediffusion den Kurzkanaleffekt und ähnliches bei MOS-Transistoren von DRAMs verursacht, wodurch Hochintegration des DRAMs verhindert wird.

In dem zweiten Beispiel ist der n⁺-Fremdatombereich 18b hoher Konzentration durch Ionenimplantation in dem Source-/Drain- Bereich 18 der mit der Bitleitung verbundenen Seite gebildet. Dieses fördert das Erzeugen von zusätzlichen Oxidfilmen, wie zuvor ausgeführt wurde. Dadurch tritt das Problem auf, daß ein effektiver ohmscher Kontakt zwischen der Bitleitung und dem Source-/Drain-Bereich 18 verhindert wird.

Es ist daher Aufgabe der Erfindung, die Auffrischeigenschaf­ ten der Speicherzelle in einem DRAM zu verbessern, dabei soll insbesondere das Lecken von gespeicherter Ladung unter­ drückt werden, das zwischen dem Kondensator und der Source und dem Drain des Übertragungsgatetransistors in der Spei­ cherzelle des DRAMs auftritt, wobei gleichzeitig der Kontakt­ widerstand des Bitleitungskontaktes des DRAMs verringert wird. Es ist ebenfalls Aufgabe der Erfindung, ein Verfahren zum Herstellen eines DRAMs vorzusehen, durch das ein DRAM hergestellt werden kann, bei dem die obigen Probleme nicht auftreten.

Erfindungsgemäß ist ein DRAM vorgesehen, der ein Speicher­ zellenfeld mit einer Mehrzahl von Speicherzellen, die zum Speichern von Einheitsspeicherinformation ausgelegt sind, und eine periphere Schaltung für eine Schreib- und Lesetätig­ keit einer vorbestimmten gespeicherten Information bezüglich des Speicherzellenfeldes auf der Hauptoberfläche eines Halb­ leitersubstrates aufweist. Die Speicherzelle ist in der Nähe des Schnittpunktes einer Mehrzahl von sich auf der Haupt­ oberfläche des Halbleitersubstrates erstreckenden Wortlei­ tungen und einer sich in einer Richtung quer zu den Wortlei­ tungen erstreckenden Mehrzahl von Bitleitungen gebildet. Die Speicherzelle weist einen Übertragungsgatetransistor mit einem in dem Halbleitersubstrat gebildeten und mit der Bitleitung und einer mit der Wortleitung verbundenen Gate­ elektrode verbundenen ersten Fremdatombereich und einen mit einem zweiten Fremdatombereich des Übertragungsgatetransi­ stors verbundenen Kondensator auf. Die periphere Schaltung weist einen Transistor von einem Leitungstyp identisch zu dem des Übertragungsgatetransistors auf, wobei der Transistor der peripheren Schaltung ein Paar von Fremdatombereichen enthält, die durch einen Bereich von relativ hoher Konzentra­ tion und einen Bereich von relativ niedriger Konzentration gebildet sind, wobei jeder in der Oberfläche des Halbleiter­ substrates gebildet ist. Weiter weist der Transistor der peripheren Schaltung eine auf der Oberfläche des Halbleiter­ substrates gebildete und von dem Halbleitersubstrat durch einen isolierenden Film getrennte Gateelektrode auf. Von dem Paar von Fremdatombereichen des Übertragungsgates der Speicherzelle ist mindestens die Fremdatomkonzentration des mit dem Kondensator verbundenen zweiten Fremdatomberei­ ches im wesentlichen gleich der Fremdatomkonzentration des Fremdatombereiches der relativ niedrigen Konzentration des Transistors der peripheren Schaltung gesetzt.

Gemäß einer Weiterbildung der Erfindung weisen beide des Fremdatombereichspaares des Übertragungsgatetransistors der Speicherzelle des DRAMs eine Fremdatomkonzentration im wesentlichen gleich zu der Konzentration des Fremdatomberei­ ches relativ niedriger Konzentration des Transistors der peripheren Schaltung auf.

Gemäß einer Weiterbildung der Erfindung ist der mit dem Kon­ densator des Übertragungsgatetransistors der Speicherzelle des DRAMs verbundene zweite Fremdatombereich mit einem Bereich mit einer Fremdatomkonzentration im wesentlichen gleich zu der des Fremdatombereiches relativ niedriger Kon­ zentration des Transistors der peripheren Schaltung versehen. Der mit der Bitleitung verbundene erste Fremdatombereich ist mit einem ersten Bereich mit einem Fremdatombereich im wesentlichen gleich dem des Fremdatombereiches relativ nie­ driger Konzentration des Transistors der peripheren Schaltung und einem zweiten Bereich mit einer Konzentration höher als die des ersten Bereiches versehen.

Nach einer Weiterbildung der Erfindung weist von dem Paar der Fremdatombereiche des Übertragungsgatetransistors der Speicherzelle des DRAMs mindestens der mit dem Kondensator verbundene zweite Fremdatombereich einen Bereich auf, der eine Fremdatomkonzentration im wesentlichen gleich der des Fremdatombereiches relativ niedriger Konzentration des Tran­ sistors der peripheren Schaltung in dem inneren peripheren Bereich entlang der pn-Übergangsebene zwischen dem Halblei­ tersubstrat und dem Fremdatombereich enthält.

Nach einer Weiterbildung der Erfindung weisen beide der Fremdatombereiche des Übertragungsgatetransistors der Spei­ cherzelle des DRAMs einen Bereich mit einer Fremdatomkonzen­ tration auf, die im wesentlichen gleich der des Fremdatom­ bereiches relativ niedriger Konzentration des Transistors der peripheren Schaltung in dem inneren peripheren Bereich entlang der pn-Übergangsebene zwischen dem Halbleitersubstrat und dem Fremdatombereich ist.

Gemäß einer Weiterbildung der Erfindung weist der mit dem Kondensator des Übertragungsgatetransistors der Speicherzelle verbundene zweite Fremdatombereich einen Bereich mit einer Fremdatomkonzentration im wesentlichen gleich der des Fremd­ atombereiches relativ niedriger Konzentration des Transistors der peripheren Schaltung in dem inneren peripheren Bereich entlang der pn-Übergangsebene zwischen dem Halbleitersubstrat und dem Fremdatombereich auf. Der mit der Bitleitung ver­ bundene erste Fremdatombereich ist aus einem ersten Bereich mit einer Fremdatomkonzentration im wesentlichen gleich der des Fremdatombereiches relativ niedriger Konzentration des Transistors der peripheren Schaltung und einem zweiten Bereich mit einer Konzentration höher als die des ersten Bereiches zusammengesetzt.

Die Aufgabe wird auch gelöst durch ein Verfahren zum Herstel­ len eines DRAMs, das die folgenden Schritte zum Herstellen eines DRAMs mit einem ersten Transistor mit einem Fremdatom­ bereich von einer Konzentration und einem zweiten Transistor mit einem Fremdatombereich einer doppelten Diffusionsanord­ nung, wobei zwei verschiedene Konzentrationen in dem gleichen Halbleitersubstrat gebildet sind, aufweist:
Zuerst werden eine Gateelektrode des ersten Transistors und eine Gateelektrode des zweiten Transistors auf der Haupt­ oberfläche des Halbleitersubstrates gebildet, wobei ein iso­ lierender Gatefilm jeweils dazwischen vorgesehen ist.

Fremdatomionen werden in das Halbleitersubstrat unter Benut­ zung der Gateelektroden als Masken implantiert zum gleich­ zeitigen Bilden eines Fremdatombereiches von relativ niedri­ ger Konzentration des zweiten Transistors und eines Fremd­ atombereiches des ersten Transistors mit einer Fremdatomkon­ zentration gleich der des Fremdatombereiches niedriger Kon­ zentration. Dann wird die Oberfläche des Bereiches des ersten Transistors bedeckt, darauffolgend werden Fremdatomionen in das Halbleitersubstrat unter Benutzung der Gateelektrode des zweiten Transistors als Maske so implantiert, daß ein Fremdatombereich von relativ hoher Konzentration des zweiten Transistors gebildet wird.

Gemäß einer Weiterbildung der Erfindung weist das Verfahren zum Herstellen eines DRAMs mit einem Paar von Fremdatombe­ reichen mit einer Doppelstruktur verschiedener Konzentratio­ nen in dem Halbleitersubstrat und einer auf der Oberfläche dieses Fremdatombereiches gebildeten leitenden Schicht fol­ gende Schritte auf:
Zuerst wird eine isolierende Schicht und eine Gateelektrode auf der Oberfläche des Halbleitersubstrates gebildet.

Dann werden Fremdatomionen in das Halbleitersubstrat unter Benutzung der Gateelektrode als Maske zum Bilden eines Fremd­ atombereiches von relativ niedriger Konzentration implan­ tiert.

Eine leitende Schicht mit Fremdatomen wird auf der Oberfläche des Fremdatombereiches niedriger Konzentration gebildet, wodurch in der leitenden Schicht enthaltene Fremdatome in das Halbleitersubstrat durch eine Wärmebehandlung zum Bilden eines Fremdatombereiches von relativ hoher Konzentration diffundieren.

Nach einer Weiterbildung der Erfindung weist das Verfahren zum Bilden einer Halbleitereinrichtung mit einem Speicher­ zellenfeld und einer peripheren Schaltung auf dem gleichen Halbleitersubstrat, bei dem die Speicherzelle des Speicher­ zellenfeldes einen ersten MOS-Transistor und einen Konden­ sator enthält und die Bitleitung jeweils mit dem Paar der Fremdatombereiche des ersten MOS-Transistors verbunden ist und die periphere Schaltung einen zweiten MOS-Transistor eines Leitungstypes identisch zu dem des ersten MOS-Transi­ stors enthält, die folgenden Schritte auf:
Zuerst wird eine Gateelektrode des ersten MOS-Transistors und eine Gateelektrode des zweiten MOS-Transistors auf der Hauptoberfläche des Halbleitersubstrates mit einer isolieren­ den Schicht dazwischen gebildet.

Dann werden Fremdatomionen in die Hauptoberfläche des Halb­ leitersubstrates unter Benutzung der Gateelektroden des ersten und des zweiten MOS-Transistors als Masken zum Bilden eines Niedrig-Konzentrations-Fremdatombereiches des ersten MOS- Transistors und eines Niedrig-Konzentrations-Fremdatomberei­ ches des zweiten MOS-Transistors implantiert. Nachdem die Oberfläche des ersten MOS-Transistors bedeckt ist, werden Fremdatombereiche in das Halbleitersubstrat unter Benutzung der Gateelektrode des zweiten MOS-Transistors als Maske zum Bilden eines Hochkonzentrations-Fremdatombereiches des zwei­ ten MOS-Transistors implantiert. Auf einem Niedrig-Konzen­ trations-Fremdatombereich des ersten MOS-Transistors werden aufeinanderfolgend eine erste leitende Schicht, eine dielek­ trische Schicht und eine zweite leitende Schicht des Konden­ sators gebildet. Auf der Oberfläche des ersten MOS-Transi­ stors wird eine isolierende Zwischenschicht mit einer Öffnung dadurch zu dem anderen Niedrig-Konzentrations-Fremdatombe­ reich des ersten MOS-Transistors gebildet. Oberhalb der iso­ lierenden Zwischenschicht und in der Öffnung wird eine durch eine leitende Schicht mit Fremdatomen dargestellte Bitleitung gebildet.

Gemäß der Erfindung werden die Fremdatombereiche des Über­ tragungsgatetransistors, der einen Teil der Speicherzelle darstellt, nur durch Fremdatombereiche niedriger Konzentra­ tion gebildet. Fremdatombereiche hoher Konzentration durch Hochkonzentrations-Ionenimplantation werden nicht gebildet. Dieses schließt in dem Halbleitersubstrat erzeugte Kristall­ fehler aufgrund der Ionenimplantation für die Bildung von Fremdatombereichen hoher Konzentration aus. Damit wird das Lecken der in dem Kondensator gespeicherten Signalladung unterdrückt. Weiterhin wird die Haltezeit der Signalladung des Kondensators größer, so daß die Eigenschaften der Auf­ frischtätigkeit der Speicherzelle verbessert werden. Es wird ebenfalls die Erzeugung von zufälligen Oxidfilmen aufgrund des multiplen Effektes von Fremdatomen, die in dem Halblei­ tersubstrat eingeschlossen sind, unterdrückt. Folglich kann der Kontakt zwischen den Fremdatombereichen des Übertragungs­ gatetransistors und der Bitleitung oder der unteren Elektrode des Kondensators verbessert werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Schnittansicht der Struktur eines DRAMs gemäß einer ersten Ausführungsform;

Fig. 2A bis 2I Schnittansichten des in Fig. 1 gezeigten DRAMs während verschiedener Herstellungsschritte;

Fig. 3 eine Schnittansicht des DRAMs nach einer zweiten Ausführungsform;

Fig. 4A und 4B Schnittansichten des in Fig. 3 gezeigten DRAMs während verschiedener Herstellungsschritte;

Fig. 5 eine Schnittansicht der Struktur eines DRAMs einer dritten Ausführungsform;

Fig. 6 die Schnittansicht der Struktur eines DRAMs einer vierten Ausführungsform;

Fig. 7 eine Schnittansicht des in Fig. 6 gezeigten DRAMs zu einem bestimmten Herstellungsschritt;

Fig. 8 eine Schnittansicht der Struktur einer Modifika­ tion des DRAMs der vierten Ausführungsform;

Fig. 9 eine Schnittansicht der Struktur eines DRAMs einer fünften Ausführungsform;

Fig. 10 eine Schnittansicht der Struktur eines DRAMs mit einem Kondensator vom Planartyp gemäß einer sechs­ ten Ausführungsform;

Fig. 11A bis 11J Schnittansichten des in Fig. 10 gezeigten DRAMs während verschiedener Herstellungsschritte;

Fig. 12 ein Diagramm der Beziehung zwischen der Signal­ ladungshaltezeit der Speicherzelle zu dem Auftre­ ten der Zahl von fehlerhaften Bits;

Fig. 13 ein Blockschaltbild zur Erläuterung der Struktur eines DRAMs;

Fig. 14 ein Ersatzschaltbild einer allgemeinen DRAM-Spei­ cherzelle;

Fig. 15 eine Schnittansicht der Struktur eines Beispieles einer DRAM-Speicherzelle;

Fig. 16A bis 16I Schnittansichten des in Fig. 15 gezeigten DRAMs während verschiedener Herstellungsschritte;

Fig. 17 eine Schnittansicht der Struktur eines zweiten Beispieles eines DRAMs; und

Fig. 18A bis 18D Schnittansichten des in Fig. 17 gezeigten DRAMs während verschiedener Herstellungsschritte.

Wie in Fig. 1 gezeigt ist, enthält die Speicherzelle eines DRAMs gemäß einer ersten Ausführungsform einen Übertragungs­ gatetransistor 10 und einen damit verbundenen Kondensator 11. Der Übertragungsgatetransistor 10 weist eine aus mit Phosphor (P) dotiertem Polysilizium auf der Oberfläche eines p-Typ-Halbleitersubstrates 14 gebildete Gateelektrode (Wort­ leitung) auf, wobei ein Gateoxidfilm 16 dazwischen vorgesehen ist. Der Umfang der Gateelektrode 12 ist von einem Oxidfilm 17 bedeckt. In dem Halbleitersubstrat 14 ist ein Paar von n⁻-Fremdatombereichen 18a und 19a niedriger Konzentration an einer mit der Gateelektrode 12 selbst-ausgerichteten Posi­ tion gebildet.

Der Kondensator 11 weist eine geschichtete Anordnung einer unteren Elektrode 20, eines dielektrischen Filmes 21 und einer oberen Elektrode 22 auf. Das Gebiet zum Bilden des Kondensators weist eine sich über den oberen Abschnitt eines Feldoxidfilmes 15 bis über die Gateelektrode 12 des Über­ tragungsgatetransistors erstreckende Struktur auf. Die untere Elektrode 22 ist aus mit Phosphor oder Arsen implantiertem Polysilizium oder aus sogenanntem dotiertem Polysilizium mit Phosphor und Arsen dotiert zu dem Zeitpunkt des CVD- Bildens gebildet. Der dielektrische Film 21 des Kondensators ist aus einem Siliziumnitridfilm gebildet, wobei ein dünner Oxidfilm auf der Oberfläche des Siliziumnitridfilmes gebildet ist, obwohl das in Fig. 1 nicht gezeigt ist. Dieser Oxidfilm muß nicht unbedingt gebildet werden. Die obere Elektrode 22 ist unter Benutzung einer Polysiliziumschicht mit Phos­ phordotierung gebildet.

Für die periphere Schaltung wird ein CMOS-Transistor benutzt, der einen nMOS-Transistor 45a und einen pMOS-Transistor 45b aufweist. Der nMOS-Transistor 45a des CMOS weist Source­ und Drain-Bereiche mit einer LDD-Anordnung auf, die aus einem n⁻-Fremdatombereich 31 von relativ niedriger Konzentration und einem n⁺-Fremdatombereich 33 einer relativ hohen Konzen­ tration gebildet sind.

Bei einem DRAM mit einer derartigen Anordnung liegt ein wesentliches Merkmal darin, daß die Fremdatomkonzentration des Source-Bereiches 18a und des Drainbereiches 19a des Übertragungsgatetransistors 10 der Speicherzelle niedriger eingestellt ist als der des n⁺-Fremdatombereiches 33 des nMOS-Transistors 45a der peripheren Schaltung. Zum Beispiel sei die Fremdatomkonzentration des Source-Bereiches 18a und des Drain-Bereiches 19a des Übertragungsgatetransistors 10 auf dem Pegel von 10¹⁷/cm³ bis 10¹⁸/cm³. Dann ist die Konzen­ tration des n⁻-Fremdatombereiches 31 des nMOS-Transistors 45a der peripheren Schaltung 10¹⁷/cm³ bis 10¹⁸/cm³, dagegen ist die Konzentration des n⁺-Fremdatombereiches 33 auf 10¹⁹/cm³ bis 10²¹/cm³ eingestellt.

Im folgenden werden die Herstellungsschritte des DRAMs der ersten Ausführungsform unter Bezugnahme auf die Fig. 2A bis 2I erläutert. Da die Beschreibung der Herstellungs­ schritte der Fig. 2A bis 2B identisch mit denen der Fig. 16A bis 16B ist, die weiter oben gegeben ist, wird sie hier nicht noch einmal wiederholt.

Wie in Fig. 2C gezeigt ist, bedeckt ein Photolack bzw. Ab­ decklack bzw. Resist 29a den pMOS-Bereich der peripheren Schaltung. Darauf folgt das Implantieren von Phosphor-(P)- Ionen oder Arsen-(As)-Ionen 30a einer niedrigen Konzentration bei einer Dosierung von 10¹³/cm² bis 10¹⁴/cm² in die Ober­ fläche des Halbleitersubstrates. Dieses Ionenimplantieren bewirkt die Bildung von n⁻-Fremdatombereichen 18a und 19a des Übertragungsgatetransistors 10 der Speicherzelle und eines n^--Fremdatombereiches 31 des nMOS-Transistors der peri­ pheren Schaltung.

Wie in Fig. 2D gezeigt ist, wird ein Oxidfilm über dem gesam­ ten Substrat abgeschieden und anisotrop geätzt. Dieses bildet Seitenwände 17a und 27a eines Oxidfilmes an den Seitenwänden der Gateelektrode 12 des Übertragungsgatetransistors und der Gateelektrode 26a des nMOS-Transistors der peripheren Schaltung. Nachdem der Speicherzellenbereich und der pMOS- Transistorbereich des peripheren Bereiches durch einen Ab­ decklack 29b bedeckt ist, werden n-Typ-Fremdatomionen 30b, wie Arsen oder Phosphor, in die Oberfläche des Halbleitersub­ strates unter Benutzung der Seitenwände 27a des nMOS-Tran­ sistors mit einer Dosierung von 10¹⁴/cm² bis 10¹⁶/cm² und einer Implantierungsenergie von 50 keV implantiert. Durch diesen Ionenimplantationsschritt werden die n⁺-Fremdatombe­ reiche 33 und 33 des nMOS-Transistors der peripheren Schal­ tung gebildet. Somit wird die LDD-Anordnung des nMOS-Tran­ sistors der peripheren Schaltung gebildet.

Wie in Fig. 2E gezeigt ist, wird der Abdecklack 29b entfernt, darauffolgend wird die Oberfläche der Speicherzelle und des nMOS-Transistorbereiches der peripheren Schaltung mit einem Abdecklack 29c bedeckt, so daß p-Typ-Fremdatomionen 32, wie Bor (B, BF₂) in die Oberfläche des Substrates durch die Seitenwände 27a der Gateelektrode 26b des pMOS-Transistors bei einer Dosierung von 10¹⁴-10¹⁵/cm² und einer Implantie­ rungsenergie von 30-40 keV implantiert werden können. Durch diesen Ionenimplantationsschritt werden die p⁺-Fremdatom­ bereiche 35 und 35 des pMOS-Transistors gebildet. So wird der pMOS-Transistor der peripheren Schaltung gebildet.

Die Herstellungsschritte für den Kondensator 11 der Speicher­ zelle werden im folgenden erläutert. Die Beschreibung zu den Fig. 2F bis 2I ist identisch mit der Beschreibung zu den Fig. 16F bis 16I, die oben gegeben ist. Daher wird diese Beschreibung nicht wiederholt.

Die Source- und Drain-Bereiche 18a und 19a geringer Konzen­ tration des Übertragungsgatetransistors 10, die ein wesent­ liches Merkmal darstellen, werden implantiert, indem Fremd­ atomionenimplantation hoher Konzentration der peripheren Schaltung durchgeführt wird, nachdem die Speicherzelle durch den Abdecklack 29b bedeckt ist, wie es in Fig. 2D gezeigt ist. Daher ist es möglich, die Source- und Drain-Bereiche 18a und 19a des Übertragungsgatetransistors 10 ohne Erhöhung der Herstellungsschritte im Vergleich mit herkömmlichen Her­ stellungsverfahren zu bilden. Da die Source- und Drain- Bereiche 18a und 19a des Übertragungsgatetransistors 10 nicht der Beschädigung durch Ionenimplantation hoher Konzentration unterliegen, kann das Auftreten vieler Kristallfehler auf der Oberfläche des Halbleitersubstrates 14 vermieden werden. Es ist daher möglich, das Lecken von Signalladungen aus dem oberhalb der Oberfläche des Source-/Drain-Bereiches 19a ge­ bildeten Kondensator auf einen Minimalwert zu drücken. Im Betrieb ist Zuverlässigkeit für die Tätigkeit des Übertra­ gungsgatetransistors 10 der Speicherzelle wichtiger als Hochgeschwindigkeitseigenschaften. Die Anforderungen an den Betrieb können erfüllt werden, selbst wenn die Source- und Drain-Bereiche 18a und 19a als Fremdatombereiche niedriger Konzentration gebildet werden. Bei der Anmelderin wurde fest­ gestellt, daß das Vorhandensein eines Fremdatombereiches 19b hoher Konzentration in dem Source-/Drain-Bereich 19 des an der Seite mit dem Kondensator verbundenen Übertragungs­ gatetransistors keinen großen Einfluß auf den Betrieb des Speichers ausübt. Genau genommen gibt es einige Fälle, in denen ein Fremdatombereich hoher Konzentration diffundiert ist und innerhalb der Source- und Drain-Bereiche 18a und 19a geringer Konzentration gebildet ist aufgrund des Effektes der Fremdatome in der unteren Elektrode 20 des Kondensators und in der Bitleitung 13 während des Wärmebehandelns der Herstellungsschritte. Dieser Bereich hoher Konzentration wird jedoch einfach innerhalb der Source- und Drainbereiche 18a und 19a niedriger Konzentration gehalten. Die Auffrisch­ eigenschaft der Speicherzelle kann verbessert werden, indem Leckstrom von dem Kondensator 11 unterdrückt wird. Dies wird unter Bezugnahme auf Fig. 12 erläutert werden.

Die Abszisse in Fig. 12 zeigt die Betriebshaltezeit nach der Schreibtätigkeit von Daten in den Kondensator der Spei­ cherzelle. Die Ordinate zeigt die Zahl der fehlerhaften Bits, die bei fehlerhaftem Auslesen auftreten, wenn Daten aus der Speicherzelle nach der durch die Abszisse angezeigten Halte­ zeit ausgelesen werden. Dieses Experiment wurde bei einer Temperatur von 80°C ausgeführt. Wie in Fig. 12 gezeigt ist, ist die Haltezeit bis zu dem starken Auftreten von fehler­ haften Bits des DRAMs mit einer Speicherzelle nach einer Ausführungsform der Erfindung größer als die bei einer her­ kömmlichen Speicherzelle, und die fehlerhaften Bits sind in der Konzentration verteilt. Daher ist es möglich, das Auffrischintervall der Auffrischtätigkeit der Speicherzelle zum Verbessern der Auffrischeigenschaften auszudehnen.

Im folgenden wird ein zweites Ausführungsbeispiel unter Bezugnahme auf Fig. 3 beschrieben. Bei dieser zweiten Aus­ führungsform sind Barrierenmetallschichten 28 und 13a, wie etwa aus TiN oder TiW, unter der unteren Elektrode 20 des Kondensators 11 und unter der Bitleitung 13 der Speicherzelle gebildet. Diese Barrierenmetallschichten 28 und 13b können verhindern, daß in der unteren Elektrode 20 des Kondensators und in der Polysiliziumschicht 13a der Bitleitung enthaltene Fremdatome zu der Oberfläche des Siliziumsubstrates 14 unter dem Einfluß hoher Temperatur während der Herstellungsschritte der Speicherzelle diffundieren. Es ist daher möglich, Source- und Drain-Bereiche 18 und 19 des Übertragungsgatetransistors 10 nur mit n⁻-Fremdatombereichen 18a und 19a niedriger Kon­ zentration einzuführen.

Fig. 4A ist eine Schnittansicht, die den Schritt des Bildens der Barrierenmetallschicht 28 und der unteren Elektrode 20 des Kondensators zeigt. Dies entspricht dem Schritt in Fig. 2G der ersten Ausführungsform. Die Barrierenmetallschicht 28 wird auf der Oberfläche des Siliziumsubstrates durch ein Sprühverfahren oder ähnliches gebildet, wobei eine Polysili­ ziumschicht mit Fremdatomen auf der Oberfläche davon gebildet wird. Diese beiden werden zum Bilden der Barrierenmetall­ schicht 28 und der unteren Elektrode 20 des Kondensators bemustert.

Fig. 4B ist eine Schnittansicht, die den Schritt des Bildens der Barrierenmetallschicht 13b zeigt. Dies entspricht dem Schritt in Fig. 2H der ersten Ausführungsform. Das heißt, die Barrierenmetallschicht 13b wird auf der Oberfläche der isolierenden Zwischenschicht 40 durch ein Sprühverfahren oder ähnliches gebildet, wonach eine Polysiliziumschicht 13 auf deren Oberfläche gebildet wird. Diese beiden werden zum Bilden der Bitleitung 13 bemustert.

Eine dritte Ausführungsform wird im folgenden unter Bezug­ nahme auf Fig. 5 beschrieben. Bei dieser dritten Ausführungs­ form ist die untere Elektrode 20 des Speicherzellenkondensa­ tors 11 aus einer metallischen Schicht, wie WSi, MoSi, W, Mo, Ti und TiW gebildet, die keine Fremdatome enthalten, weiterhin ist sie aus einer metallischen Legierungsschicht oder aus einer Verbindung aus Metall und Silizium gebildet. Durch das Bilden der unteren Elektrode 20 des Kondensators mit einer metallischen Schicht oder ähnlichem kann die Diffu­ sion der Fremdatome in den Source-/Drain-Bereich 19 des Übertragungsgatetransistors 10 aufgrund des Effektes der Wärme während der Herstellungsschritte verhindert werden. Aus ähnlichen Gründen kann die Bitleitung 13 aus einer metalli­ schen Schicht einer metallischen Legierungsschicht oder einer Verbindung aus Metall und Silizium gebildet werden.

Eine vierte Ausführungsform wird unter Bezugnahme auf Fig. 6 erläutert. Im Vergleich zu der ersten Ausführungsform enthält der Fremdatombereich der mit dem Kondensator 11 verbundenen Seite der Speicherzelle mit einem Paar von Source-/Drain- Bereichen des Übertragungsgatetransistors 10 nur einen n⁻-Fremdatombereich 19a niedriger Konzentration. Der Source-/ Drain-Bereich der mit der Bitleitung 13 verbundenen Seite wird durch die LDD-Anordnung dargestellt. Da der mit der unteren Elektrode 20 des Kondensators 11 verbundene Fremd­ atombereich 19a nicht mit dem Ionenimplantationsschritt mit hoher Konzentration gebildet ist, kann der Effekt des Unter­ drückens von Leckströmen von dem Kondensator 11 auch bei dieser Ausführungsform erzielt werden. Das Verfahren zum Herstellen des Source-/Drain-Bereiches 18 mit der LDD-Anord­ nung wird erzielt, indem ein Muster einer Öffnung in dem Abdecklack 29b gebildet wird, der den Speicherzellenbereich oberhalb des mit der Bitleitung 13 zu verbindenden n -Fremd­ atombereiches 18a bedeckt, wie in Fig. 7 gezeigt ist, deren Herstellungsschritt dem der Fig. 2D der ersten Ausführungs­ form entspricht.

Als Modifikation der vierten Ausführungsform kann die LDD- Anordnung des Source-/Drain-Bereiches 18 der mit der Bit­ leitung 13 verbundenen Seite des Übertragungsgatetransistors 10 durch Wärmediffusion von Fremdatomen in der Bitleitung 13 eingeführt werden. In diesem Fall kann der Ansatz des Dif­ ferenzierens der Arten von in der Bitleitung 13 und in der unteren Elektrode 20 des Kondensators 11 einzuführenden Fremdatomen oder der Ansatz des Differenzierens der Konzen­ trationen gewählt werden, so daß die Fremdatome nicht in den Source-/Drain-Bereich 19 der mit dem Kondensator 11 des Übertragungsgatetransistors 10 verbundenen Seite diffundie­ ren. Zum Beispiel wird Arsen in die untere Elektrode 20 des Kondensators 11 eingeführt, während Phosphor in die Bitlei­ tung 13 eingeführt wird. Phosphor weist einen größeren Wärme­ diffusionskoeffizienten im Vergleich mit dem von Arsen in diesem Fall auf. Wenn eine ähnliche Wärmebehandlung ausgeübt wird, ist die Diffusion des Phosphors zu dem Substrat von der Bitleitung 13 größer als die Diffusion des Arsens in das Substrat von der unteren Elektrode 20. Indem geeignete Wärmebehandlungsbedingungen gesetzt werden, ist es möglich, die LDD-Anordnung nur in dem Source-/Drain-Bereich 18 der mit der Bitleitung verbundenen Seite zu bilden. Somit wird der Source-/Drain-Bereich 19 der mit dem Kondensator 11 ver­ bundenen Seite so gebildet, daß er einen Diffusionsbereich mit Arsen einer hohen Konzentration innerhalb des n⁻-Fremd­ atombereiches 19a von niedriger Konzentration aufweist.

Wenn sich die Fremdatomkonzentration der Bitleitung 13 von der der unteren Elektrode 20 des Kondensators 11 unterschei­ det, wenn zum Beispiel die Konzentration des Phosphors in der Bitleitung 10²²/cm³ beträgt und die der unteren Elektrode 20 des Kondensators 11 etwa 2×10¹⁸-2×10²⁰/cm³ beträgt, diffundiert der Phosphor der Bitleitung weiter in das Sub­ strat im Vergleich mit dem Phosphor der unteren Elektrode 20.

Eine andere Modifik tion der vierten Ausführungsform wird im folgenden unter Bezugnahme auf Fig. 8 beschrieben. Bei der Modifikation von Fig. 8 wird die Barrierenmetallschicht 28 nur unter der unteren Elektrode 20 des Kondensators 11 gebildet. Diese Barrierenmetallschicht 28 verhindert, daß Fremdatome in der unteren Elektrode 20 des Kondensators 11 in das Substrat diffundieren. Nur Fremdatome von der Seite der Bitleitung 13 diffundieren in das Substrat, wodurch die LDD-Anordnung nur in dem Source-/Drain-Bereich 18 der mit der Bitleitung 13 verbundenen Seite erreicht wird.

Im folgenden wird eine fünfte Ausführungsform unter Bezug­ nahme auf Fig. 9 erläutert. Die Source- und Drain-Bereiche 18 und 19 des Übertragungsgatetransistors 10 dieser Speicher­ zelle weisen die LDD-Anordnung auf. Die n⁺-Fremdatombereiche 19b und 18b hoher Konzentration sind gebildet, indem in der unteren Elektrode 20 des Kondensators und der Bitleitung 13 enthaltene Fremdatome hoher Konzentration unter einer Wärmebehandlung in das Halbleitersubstrat 14 diffundiert sind. Zur Bildung der n⁺-Fremdatombereiche 18b und 19b hoher Konzentration kann diese Wärmediffusion der Fremdatome ab­ sichtlich durchgeführt werden, oder die Fremdatome können automatisch in die Oberfläche des Halbleitersubstrates 14 durch Erwärmen zum Zeitpunkt der Oxidation anderer Schichten oder bei der Bildung dünner Filme diffundiert werden. In dem Falle, daß solche Wärmediffusion eingesetzt wird, werden Kristallfehler auf der Oberfläche des Halbleitersubstrates 14 zu dem Zeitpunkt der n⁺-Fremdatombereiche 18b und 19b hoher Konzentration nicht erzeugt. Es ist daher möglich, Leckströme von dem Kondensator wie bei den obigen Ausfüh­ rungsformen zu unterdrücken.

Im folgenden wird eine sechste Ausführungsform unter Bezug­ nahme auf Fig. 10 beschrieben. Der dort gezeigte DRAM weist einen sogenannten Kondensator vom Planartyp als Kondensator 11 auf. Auf der Oberfläche des Halbleitersubstrates 14 wird ein mit dem einen Fremdatombereich 19a des Übertragungsgate­ transistors 10 verbundener n-Typ-Fremdatombereich 51 gebil­ det. Ein dielektrischer Film 53 und eine obere Elektrode 54 werden auf der Oberfläche des n-Typ-Fremdatombereiches 51 übereinandergeschichtet. In dem unteren Bereich des n-Typ-Fremdatombereiches 51 wird ein p⁺-Fremdatombereich 52 mit einem Leitungstyp identisch zu dem des Substrates gebildet. Eine derartige Anordnung wird als Hi-C-Anordnung bezeichnet, mit der versucht werden soll, die Übergangskapa­ zität zwischen dem n-Typ-Fremdatombereich 51 und dem p⁺-Fremdatombereich zum Erhöhen der Kondensatorkapazität zu erhöhen. Der Source-/Drain-Bereich des Übertragungsgate­ transistors 10 wird nur durch die n -Fremdatombereiche 18a und 19a niedriger Konzentration dargestellt. Das heißt, der Ionenimplantationsschritt mit Fremdatomen hoher Konzentration ist ausgelassen, wie im folgenden bei den Herstellungsschrit­ ten beschrieben ist. In der peripheren Schaltung ist eine CMOS-Schaltung ähnlich der der ersten bis dritten Ausfüh­ rungsformen gezeigt, während der Source-/Drain-Bereich des nMOS-Transistors 45a die sogenannte LDD-Anordnung aufweist.

Die Herstellungsschritte für den DRAM der oben beschriebenen sechsten Ausführungsform werden im folgenden unter Bezugnahme auf die Fig. 11A bis 11J beschrieben.

Wie in Fig. 11A gezeigt ist, wird ein dicker Feldoxidfilm 15 in einem vorbestimmten Bereich auf der Hauptoberfläche des p-Typ-Siliziumsubstrates 14 gebildet, wobei ein p⁺-Kanal- Stop 55 darunter gebildet wird. In dem peripheren Schal­ tungsbereich werden eine p-Wanne 23 und eine n-Wanne 24 in dem p-Typ-Siliziumsubstrat 14 gebildet. Auf der Oberfläche des p-Typ-Siliziumsubstrates werden Oxidfilme 16 und 53 ge­ bildet.

Wie in Fig. 11B gezeigt ist, wird die Oberfläche des p-Typ- Siliziumsubstrates 14 mit einem Abdecklack 29 bedeckt, darauf wird er bemustert, so daß nur der Bereich zum Bilden des Kondensators der Speicherzelle geöffnet wird. Unter Benutzung dieses bemusterten Abdecklackes 29a als Maske werden Arsen­ ionen 56 und Borionen 57 in die Oberfläche des p-Typ-Sili­ ziumsubstrates 14 zur Aktivierung implantiert. Arsenionen 56 werden mit Implantierungsenergien von 100-200 keV und einer Dosierung von 10¹⁴-10¹⁵/cm² implantiert, während die Borionen 57 mit Energien von 100-200 keV und einer Dosierung von 10¹²-10¹³/cm² implantiert werden. Dies hat die Bildung der Hi-C-Anordnung zur Folge, die aus dem n-Typ- Fremdatombereich 51 des Kondensators 11 und dem p⁺-Fremd­ atombereich 52 besteht.

Wie in Fig. 11C gezeigt ist, wird der Abdecklack 29a ent­ fernt und danach eine Polysiliziumschicht mit Fremdatomen und ein Abdecklack 29b, der mit einer vorbestimmten Form bemustert wird, gebildet. Dadurch wird die obere Elektrode 54 über dem Kondensator gebildet.

Wie in Fig. 11D gezeigt ist, wird eine Polysiliziumschicht mit einer Leitung über dem p-Typ-Siliziumsubstrat 14 abge­ schieden und in einer vorbestimmten Konfiguration bemustert. Dadurch werden Gateelektrode 12 und 12 des Übertragungsgate­ transistors der Speicherzelle und Gateelektroden 26a und 26b des nMOS-Transistors und pMOS-Transistors der peripheren Schaltung gebildet.

Wie in Fig. 11E gezeigt ist, wird die Oberfläche des pMOS- Bereiches mit einem Abdecklack 29c bedeckt, worauf Phosphor­ ionen 58 implantiert werden, so daß n⁻-Fremdatombereiche 18a und 19a niedriger Konzentration des Übertragungsgatetran­ sistors und n⁻-Fremdatombereiche 31 und 31 niedriger Konzen­ tration des nMOS-Transistors gebildet werden.

Wie in Fig. 11F gezeigt ist, wird der Abdecklack 29 entfernt und darauf der Oxidfilm abgeschieden und anisotrop geätzt zum Bilden von Seitenwänden 59 des Oxidfilmes an den Seiten der Gateelektrode 12 des Übertragungsgatetransistors und der Gateelektroden 26a und 26b des pMOS-Transistors und des nMOS-Transistors. Dann wird ein Abdecklack 29d überall auf­ getragen und nur in dem Bereich zum Bilden des nMOS-Transi­ stors geöffnet. Unter Benutzung der Gateelektrode 26a des nMOS-Transistors und der Seitenwände 59 als Maske werden Arsenionen 60 in die Oberfläche des p-Typ-Siliziumsubstrates 14 implantiert. Dadurch werden n⁺-Fremdatombereiche 33 und 33 hoher Konzentration des nMOS-Transistors gebildet.

Wie in Fig. 11G gezeigt ist, wird der Abdecklack 29d ent­ fernt und ein Abdecklack 29e überall aufgetragen und nur in dem Bereich zum Bilden des pMOS-Transistors geöffnet. Dann werden p-Typ-Fremdatomionen 61 zum Bilden von p⁺-Fremd­ atombereichen 35 und 35 des pMOS-Transistors implantiert.

Wie in Fig. 11H gezeigt ist, wird der Abdecklack 29e entfernt, und eine isolierende Zwischenschicht 62 aus einem Oxidfilm wird auf der Oberfläche des p-Typ-Siliziumsubstrates 14 unter Benutzung des CVD-Verfahrens abgeschieden. Ein Kontaktloch 63 für einen Bitleitungskontakt wird in dem isolierenden Zwischenschichtfilm 62 in dem Speicherzellenbereich gebildet.

Wie in Fig. 11I gezeigt ist, wird eine zum Beispiel aus Poly­ silizium bestehende Bitleitung gebildet. Ein zweiter isolie­ render Zwischenschichtfilm 42 wird über die Bitleitung ge­ legt.

Wie in Fig. 11J gezeigt ist, wird ein vorbestimmtes Kontakt­ loch in der isolierenden Zwischenschicht 42 des Bereiches der peripheren Schaltung gebildet, woraufhin eine Verdrah­ tungsschicht 43 gebildet wird.

Somit kann ein DRAM hergestellt werden, der eine Anordnung aufweist, bei der der Source-/Drain-Bereich des Übertragungs­ gatetransistors der Speicherzelle nur aus n⁻-Fremdatomberei­ chen 18a und 19a niedriger Konzentration besteht.

Die vorliegende Erfindung wird insbesondere unter der Berück­ sichtigung der Tatsache, daß das Lecken von Signalladungen von dem Kondensator der Speicherzelle des DRAMs durch Kri­ stallfehler des mit der unteren Elektrode des Kondensators verbundenen Fremdatombereiches verursacht wird, vorgesehen. Dieses Problem des Leckens wird überwunden, indem das Ionen­ implantieren von Fremdatomen hoher Konzentration, das dazu führt, daß Kristallfehler in dem Substrat auftreten, aus­ gelassen wird. Bei einem solchen Verfahren wird das Lecken der Signalladungen von dem Kondensator unterdrückt.

Ein anderes wichtiges Merkmal der vorliegenden Erfindung liegt darin, daß der Source-/Drain-Bereich 19 der mit dem Kondensator des Übertragungsgatetransistors verbundenen Seite im wesentlichen nur durch einen Fremdatombereich niedriger Konzentration dargestellt wird. Es ist nicht beabsichtigt, einen Fremdatombereich hoher Konzentration in dem Source-/ Drain-Bereich zu bilden.

Da die Halbleitereinrichtung eine periphere Schaltung mit einem Transistor der LDD-Anordnung und einen Speicherzellen­ abschnitt aufweist, der so konstruiert ist, daß das Ionen­ implantieren mit hoher Konzentration nur an dem Verbindungs­ bereich zu dem Kondensator weggelassen werden kann, wird das Erzeugen von Kristallfehlern, die ein Verschlechtern der Auffrischeigenschaften verursachen, unterdrückt, dadurch kann zuverlässig eine Speicherzelle mit hoher Zuverlässigkeit und mit befriedigenden Auffrischeigenschaften hergestellt werden. Dieses Herstellungsverfahren kann auf einfache Weise durchgeführt werden, ohne daß es nötig ist, zu den herkömm­ lichen Verfahrensschritten neue Schritte hinzuzufügen.

Claims (13)

1. DRAM mit einem Speicherzellenfeld (1) mit einer Mehrzahl von zum Speichern von Einheitsspeicherinformation ausgelegten Speicherzellen und einer peripheren Schaltung für eine Schreib-/Lesetätigkeit für das Speicherzellenfeld (1) von vorbestimmter gespeicherter Information auf der Hauptober­ fläche eines Halbleitersubstrates (14),
wobei jede Speicherzelle in der Nähe des jeweiligen Schnitt­ punktes einer Mehrzahl von sich über die Hauptoberfläche des Halbleitersubstrates (14) erstreckenden Wortleitungen (12) und einer Mehrzahl von sich in eine die Wortleitungen (12) kreuzenden Richtung erstreckenden Bitleitungen (13) gebildet ist und
einen Übertragungsgatetransistor (10) mit einem in dem Halb­ leitersubstrat (14) gebildeten, mit der Bitleitung (12) ver­ bundenen ersten Fremdatombereich (18a), einer mit der Wort­ leitung (12) verbundenen Gateelektrode und einem mit einem zweiten Fremdatombereich (19a) verbundenen Kondensator (11) aufweist und
die periphere Schaltung einen Transistor (45a) eines Lei­ tungstypes identisch zu dem des Übertragungsgatetransistors (10) aufweist, der ein Paar von in der Oberfläche des Halb­ leitersubstrates (14) gebildeten Fremdatombereichen, die jeweils einen Bereich (33) relativ hoher Konzentration und einen Bereich (31) relativ niedriger Konzentration enthalten, und eine auf der Oberfläche des Halbleitersubstrates (14) mit einem isolierenden Film (25a) dazwischen gebildete Gate­ elektrode (26a) aufweist, dadurch gekennzeichnet, daß die Fremdatomkonzentration des mit dem Kondensator (11) verbundenen zweiten Fremdatombe­ reiches (19a) von dem ersten und zweiten Fremdatombereich (18a, 19a) des Übertragungsgatetransistors (10) der Speicher­ zelle im wesentlichen gleich der des Fremdatombereiches (31) relativ niedriger Konzentration des Transistors (45a) der peripheren Schaltung gesetzt ist.

2. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß der mit der Bitleitung (13) des Übertragungsgatetransistors (10) der Speicherzelle verbundene erste Fremdatombereich (18a) und der mit dem Kondensator (11) verbundene zweite Fremdatombereich (19a) Fremdatomkon­ zentrationen aufweisen, die im wesentlichen gleich der des Fremdatombereiches (31) relativ niedriger Konzentration des Transistors (45a) der peripheren Schaltung ist.

3. DRAM nach Anspruch 1 oder 2, gekennzeichnet durch eine Barrierenmetallschicht (13b) zwi­ schen der Bitleitung (13) und dem zweiten Fremdatombereich (19a) des Übertragungsgatetransistors (10).

4. DRAM nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der mit dem Kondensator (11) des Übertragungsgatetransistors (10) der Speicherzelle ver­ bundene zweite Fremdatombereich (19a) aus einem Bereich ge­ bildet ist, der eine Fremdatomkonzentration aufweist, die im wesentlichen gleich der des Fremdatombereiches (31) rela­ tiv niedriger Konzentration des Transistors (45a) der peri­ pheren Schaltung ist und
daß der mit der Bitleitung (13) verbundene erste Fremdatom­ bereich (18) aus einem ersten Bereich (18a) mit einer Fremd­ atomkonzentration im wesentlichen gleich der des Fremdatom­ bereiches (31) relativ niedriger Konzentration des Transi­ stors (45a) der peripheren Schaltung und einem zweiten Be­ reich (18b) mit einer Fremdatomkonzentration größer als der des ersten Bereiches (18a) gebildet ist.

5. DRAM nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Kondensator (11) eine elek­ trisch mit dem zweiten Fremdatombereich (19a) des Übertra­ gungsgatetransistors (10) verbundene untere Elektrode (20), deren eines Ende sich über die Gateelektrode des Übertra­ gungsgatetransistors (10) erstreckt, eine auf der Oberfläche der unteren Elektrode (20) gebildete dielektrische Schicht (21) und eine auf der Oberfläche der dielektrischen Schicht (21) gebildete obere Elektrode (22) aufweist, wobei eine Barrierenmetallschicht (28) zwischen der unteren Elektrode (20) und dem ersten Fremdatombereich (18a) des Übertragungs­ gatetransistors (10) vorgesehen ist.

6. DRAM nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die untere Elektrode (20) des Kondensators (11) entweder ein hoch wärmefestes Metall oder ein hoch wärmefestes Metallsilizid enthält.

7. DRAM gemäß dem Oberbegriff des Patentanspruches 1, dadurch gekennzeichnet, daß mindestens der mit dem Kondensa­ tor (11) verbundene zweite Fremdatombereich (19a) von dem ersten und zweiten Fremdatombereich (18a, 19a) des Übertra­ gungsgatetransistors (10) der Speicherzelle einen Bereich in dem inneren peripheren Bereich entlang der pn-Übergangs­ ebene des Halbleitersubstrates (14) und des zweiten Fremd­ atombereiches (19a) aufweist mit einer Fremdatomkonzentration im wesentlichen gleich der des Fremdatombereiches (31) rela­ tiv niedriger Konzentration des Transistors (45a) der peri­ pheren Schaltung.

8. DRAM nach Anspruch 7, dadurch gekennzeichnet, daß der mit der Bitleitung (13) des Übertragungsgatetransistors (10) verbundene erste Fremdatom­ bereich (18a) und der mit dem Kondensator (11) verbundene zweite Fremdatombereich (19a) einen Bereich in dem inneren peripheren Bereich entlang der pn-Übergangsebene des Halb­ leitersubstrates (14) und des ersten und zweiten Fremdatom­ bereiches (18a, 19a) aufweist mit einer Fremdatomkonzentra­ tion im wesentlichen gleich der des Fremdatombereiches (31) relativ niedriger Konzentration des Transistors (45a) der peripheren Schaltung.

9. DRAM nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der mit der Bitleitung (13) ver­ bundene erste Fremdatombereich (18) aus einem ersten Bereich (18a) mit einer Fremdatomkonzentration im wesentlichen gleich der des Fremdatombereiches (31) relativ niedriger Konzentra­ tion des Transistors (45a) der peripheren Schaltung und einem zweiten Bereich (18b) mit einer Konzentration größer als der des ersten Bereiches (18a) gebildet ist.

10. DRAM nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Kondensator (11) einen mit dem zweiten Fremdatombereich (19a) des Übertragungsgatetran­ sistors (10) verbundenen dritten Fremdatombereich (51), der auf der Oberfläche des Halbleitersubstrates (14) gebildet ist, eine auf dem dritten Fremdatombereich (51) gebildete dielektrische Schicht (53) und eine auf der Oberfläche der dielektrischen Schicht (53) gebildete obere Elektrodenschicht (54) aufweist.

11. Verfahren zum Herstellen eines DRAMs mit einem Fremdatom­ bereiche einer Konzentration enthaltenden ersten Transistor (10) und einem Fremdatombereiche einer Doppelanordnung mit zwei verschiedenen Konzentrationen enthaltenden zweiten Tran­ sistor (45a), die auf dem gleichen Halbleitersubstrat (14) gebildet sind, mit den Schritten:
Bilden der Gateelektrode (12) des ersten Transistors (10) und der Gateelektrode (26a) des zweiten Transistors (45a) auf der Hauptoberfläche des Halbleitersubstrates (14) mit isolierenden Gatefilmen (16, 25a) dazwischen,
Implantieren von Fremdatomionen (30a) in das Halbleitersub­ strat (14) unter Benutzung der Gateelektroden (12, 26a) als Maske zum gleichzeitigen Bilden von Fremdatombereichen (31, 31) relativ niedriger Konzentration des zweiten Transistors (45a) und von Fremdatombereichen (18a, 19a) des ersten Tran­ sistors (10) mit einer Konzentration gleich der des Fremd­ atombereiches (31) relativ niedriger Konzentration und
Implantieren von Fremdatomionen (30b) in das Halbleitersub­ strat (14) unter Benutzung der Gateelektrode (26a) des zwei­ ten Transistors (45a) als Maske nach Bedecken der Oberfläche der Bereiche des ersten Transistors (10) zum Bilden von Fremdatombereichen (33, 33) relativ hoher Konzentration des zweiten Transistors (45a).

12. Verfahren zum Herstellen eines DRAMs mit einem Paar von Fremdatombereichen mit einer Doppelstruktur mit verschiedenen Konzentrationen in einem Halbleitersubstrat (14) und einer auf der Oberfläche des Fremdatombereiches gebildeten leiten­ den Schicht (13), mit den Schritten:
Bilden einer isolierenden Schicht (16) und einer Gateelek­ trode (12) auf der Oberfläche des Halbleitersubstrates (14), Implantieren von Fremdatomionen in das Halbleitersubstrat unter Benutzung der Gateelektrode (12) als Maske zum Bilden von Fremdatombereichen (18a, 19a) relativ niedriger Konzen­ tration,
Bilden der Fremdatome enthaltenden leitenden Schicht (13) auf der Oberfläche des Fremdatombereiches (18a, 19a) niedri­ ger Konzentration und
Diffundieren der in der leitenden Schicht (13) enthaltenen Fremdatome in das Halbleitersubstrat (14) durch Wärmebehand­ lung zum Bilden eines Fremdatombereiches (18b) relativ hoher Konzentration.

13. Verfahren zum Herstellen eines DRAMs mit einem Speicher­ zellenfeld (1) und einer peripheren Schaltung auf dem glei­ chen Halbleitersubstrat (14), bei dem die Speicherzelle des Speicherzellenfeldes (1) einen ersten MOS-Transistor (10) , einen mit einem eines Paares von Fremdatombereichen (18, 19) des ersten MOS-Transistors (10) verbundenen Kondensator (11) und einer Bitleitung (13) aufweist, und bei dem die periphere Schaltung einen zweiten MOS-Transistor (45a) eines Leitungstypes identisch zu dem des ersten MOS-Transistors (10) aufweist, nach Anspruch 11, gekennzeichnet durch die Schritte:
Bilden in der Reihenfolge einer ersten Elektrodenschicht (20), einer dielektrischen Schicht (21) und einer zweiten leitenden Schicht (22) des mit einem der Fremdatombereiche (18a, 19a) niedriger Konzentration des ersten MOS-Transistors (10) verbundenen Kondensators (11) und
Bilden einer isolierenden Zwischenschicht (14) auf der Ober­ fläche des ersten MOS-Transistors (10) mit einer Öffnung dadurch zu dem anderen der beiden Fremdatombereiche (18a, 19a) des ersten MOS-Transistors (10) und Bilden einer Bit­ leitung (13), die aus einer leitenden Schicht mit Fremdatomen gebildet ist, über der Zwischenschicht (40) und innerhalb der Öffnung.