DE10135558A1 - Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung - Google Patents

Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung

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DE10135558A1 DE10135558A DE10135558A DE10135558A1 DE 10135558 A1 DE10135558 A1 DE 10135558A1 DE 10135558 A DE10135558 A DE 10135558A DE 10135558 A DE10135558 A DE 10135558A DE 10135558 A1 DE10135558 A1 DE 10135558A1
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Abstract

Eine SRAM-Speicherzelle in bezug auf die Erfindung enthält: einen ersten und einen zweiten MOS-Zugriffstransistor (Q5, Q6); einen ersten und einen zweiten MOS-Treibertransistor (Q1, Q2); und einen ersten und einen zweiten MOS-Lasttransistor (Q3, Q4). Auf den ersten und zweiten Gates (3, 4), die jeweils die Gates des ersten und des zweiten MOS-Treibertransistors (Q1, Q2) und die Gates des ersten und des zweiten MOS-Lasttransistors (Q3, Q4) bilden, ist eine Isolierschicht (21) ausgebildet. Auf der Isolierschicht (21) sind eine erste und eine zweite leitende Schicht (5, 6) zum Ausbilden von Kapazitäten zwischen dem ersten und dem zweiten Gate (3, 4) und den leitenden Schichten (5, 6) ausgebildet. Außerdem sind eine erste lokale Verdrahtung (7), die das erste Gate (3) und die zweite leitende Schicht (6) dazwischen verbindet, und eine zweite lokale Verdrahtung (8), die das zweite Gate (4) und die erste leitende Schicht (5) dazwischen verbindet, ausgebildet.

Description

Die Erfindung betrifft das Gebiet der SRAMs (statischen Schreib-Lese-Speicher) mit Speicherzellen, die jeweils 6 MOS- Transistoren (Metall-Oxid-Halbleiter-Transistoren) enthalten (die im folgenden als Voll-CMOS-Zelle bezeichnet werden), und der Verfahren zu deren Herstellung und insbesondere die Kon­ struktion einer SRAM-Speicherzelle mit einer besseren Wider­ standsfähigkeit gegenüber weichen Fehlern und ein Verfahren zu deren Herstellung.
Im Zusammenhang mit einer Entwicklung zu einer niedrigeren Betriebsspannung in SRAM-Vorrichtungen hatten den Hauptanteil bei Anwendungen für 3 Volt oder weniger vor einigen Jahren SRAMs mit Speicherzellen, die 4 MOS-Transistoren entweder mit einer Hochwiderstandslast oder mit einer TFT-Last und zwei Lasten enthielten.
Mit dem weiteren Fortschritt bei der Verringerung der Be­ triebsspannung wie etwa auf 2,5 V, 1,8 V und 1,5 V in den vergangen Jahren ist der Bedarf an SRAM-Vorrichtungen mit einer Hochwiderstandslast oder mit einer TFT-Last wegen ihrer schlechten Betriebscharakteristiken aber zurückgegangen, wäh­ rend die führende Stelle von SRAMs mit Voll-CMOS-Zellen, die jeweils 6 MOS-Transistoren enthalten, eingenommen wird.
Es wird angemerkt, daß der Begriff "Voll-CMOS-Zelle" allge­ mein eine Speicherzelle bezeichnet, die aus 2 n-MOS-Bulk- Zugriffstransistoren, 2 n-MOS-Bulk-Treibertransistoren und 2 p-MOS-Bulk-Lasttransistoren konstruiert ist.
Da in der Voll-CMOS-Zelle ein Ablageknoten auf der H-Seite (hohen Seite) eines p-MOS-Bulk-Transistors geladen werden kann, ist eine Voll-CMOS-Zelle einer SRAM-Zelle mit einer Hochwiderstandslast oder mit einer TFT-Last, die beide Abla­ geknoten mit einer niedrigen Ladefähigkeit be sitzen, in bezug auf die Widerstandsfähigkeit gegenüber weichen Fehlern über­ legen. Es wird angemerkt, daß weiche Fehler eine Erscheinung sind, bei der α-Teilchenstrahlung, die von radioaktiven Ver­ unreinigungen wie etwa von U oder von Th, die in üblichen Halbleiterpackungssubstanzen in Spuren vorhanden sind, emit­ tiert wird, durch ein Siliciumsubstrat läuft, wodurch in dem Substrat-Grundmaterial Elektron-Loch-Paare erzeugt werden, die ein Rauschen erzeugen, das den Informationszustand einer Zelle zerstört, was zu einer Störung des Speichers führt.
Mit Konstruktionsrichtlinien, die immer feinere Strukturen erfordern, wird eine Zellengröße des SRAM-Speichers jedes Jahr kleiner, wobei sich auch der Trend zu einer niedrigeren Betriebsspannung verstärkt hat. Zusammen mit diesen geänder­ ten Umständen hat eine auf einem Ablageknotens einer SRAM- Speicherzelle gespeicherte elektrische Ladung (Span­ nung × Kapazität) abgenommen, so daß selbst in einer Voll- CMOS-Zelle ein Problem weicher Fehler entsteht.
Aus diesem Grund ist selbst im Fall einer Voll-CMOS-Zelle und insbesondere einer Voll-CMOS-Zelle mit einer niedrigeren Be­ triebsspannung, die Konstruktionsrichtlinien für feinere Strukturen von 0,18 µm oder weniger verwendet, eine Notwen­ digkeit entstanden, ein Verfahren zum Schutz von Speicherzel­ len gegenüber weichen Fehlern zu entwickeln.
Ein Beispiel einer Voll-CMOS-Zelle, die zur Verringerung ei­ ner Rate weicher Fehler eine Kapazität erhalten hat, ist of­ fenbart in USP 5.541.427, wobei auf einer Verdrahtung, die die dazwischenliegenden Ablageknoten verbindet, eine Kapazi­ tät ausgebildet ist.
Um die obenbeschriebene Kapazität zu erhalten, sind in der USP 5.541.427 auf einem dazwischenliegenden Verdrahtungsver­ bindungs-Ablageknoten eine Isolierschicht und eine Metall­ schicht etwa aus Wolfram ausgebildet. Die Isolierschicht und die Metallschicht sind jeweils mit verschiedenen Masken strukturiert. Somit entsteht ein Problem, daß wegen der schlechten Deckungsherstellung zwischen den Masken im Her­ stellungsprozeß für die Isolierschicht und für die Metall­ schicht eine Kapazität sinkt und nicht auf einem gewünschten Niveau sichergestellt werden kann.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Schwan­ kung der Kapazität, die ein Ablageknoten einer Halbleiter­ speichervorrichtung erhält, zu verringern und somit die oben­ erwähnten Nachteile zu beheben.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halblei­ terspeichervorrichtung nach Anspruch 1 bzw. durch ein Verfah­ ren zur Herstellung einer Halbleiterspeichervorrichtung nach Anspruch 11. Weiterbildungen der Erfindung sind in den abhän­ gigen Ansprüchen angegeben.
Eine Halbleiterspeichervorrichtung gemäß der Erfindung ent­ hält: Speicherzellen, jeweils mit einem ersten und einem zweiten MOS-Zugriffstransistor (Metall-Oxid-Halbleitertransi­ stor), einem ersten und einem zweiten MOS-Treibertransistor und einem ersten und einem zweiten MOS-Lasttransistor; ein erstes Gate, das ein Gate des ersten MOS-Treibertransistors und ein Gate des ersten MOS-Lasttransistors bildet; eine er­ ste leitende Schicht, die mit einer ersten dazwischenliegen­ den Isolierschicht auf dem ersten Gate ausgebildet ist, so daß zwischen dem ersten Gate und der ersten leitenden Schicht eine Kapazität vorhanden ist; ein zweites Gate, das ein Gate des zweiten MOS-Treibertransistors und ein Gate des zweiten MOS-Lasttransistors bildet; eine zweite leitende Schicht, die mit einer zweiten dazwischenliegenden Isolierschicht auf dem zweiten Gate ausgebildet ist, so daß zwischen dem zweiten Gate und der zweiten leitenden Schicht eine Kapazität vorhan­ den ist; eine erste lokale Verdrahtung, die das erste Gate und die zweite leitende Schicht dazwischen verbindet; und eine zweite lokale Verdrahtung, die das zweite Gate und die erste leitende Schicht dazwischen verbindet.
Dadurch, daß die Isolierschichten und die leitenden Schichten auf dem ersten und auf dem zweiten Gate in dieser Weise aus­ gebildet werden, können auf dem ersten und auf dem zweiten Gate Kondensatoren ausgebildet werden. Durch Verbinden des ersten Gates und der zweiten leitenden Schicht dazwischen mit der ersten lokalen Verdrahtung und durch Verbinden des zwei­ ten Gates und der ersten leitenden Schicht dazwischen mit der zweiten lokalen Verdrahtung kann ein Ablageknoten Kapazitäten der jeweiligen Kondensatoren erhalten. Außerdem können da­ durch, daß die Kondensatoren auf dem ersten bzw. auf dem zweiten Gate ausgebildet sind, eine Gruppe aus der ersten leitenden Schicht, der ersten Isolierschicht und dem ersten Gate und eine Gruppe aus der zweiten leitenden Schicht, der zweiten Isolierschicht und dem zweiten Gate jeweils mit ge­ meinsamen Masken strukturiert werden. Unter Verwendung der gemeinsamen Masken kann ein vorgeschriebenes Überschneidungs­ gebiet zwischen den Schichten sichergestellt werden, wodurch eine Schwankung der Kapazität, die ein Ablageknoten erhält, verringert werden kann.
Eine Halbleiterspeichervorrichtung der Erfindung umfaßt:
Wortleitungen; und ein erstes Wannengebiet mit einem ersten Leitungstyp, ein zweites Wannengebiet mit einem zweiten Lei­ tungstyp und ein drittes Wannengebiet mit dem ersten Lei­ tungstyp, wobei alle drei Gebiete in jeder Speicherzelle in einer Richtung angeordnet sind, in der die Wortleitungen ver­ laufen, wobei der erste MOS-Zugriffstransistor und der erste MOS-Treibertransistor in dem ersten Wannengebiet ausgebildet sind, der erste und der zweite MOS-Lasttransistor in dem zweiten Wannengebiet ausgebildet sind und der zweite MOS- Zugriffstransistor und der zweite MOS-Treibertransistor in dem dritten Wannengebiet ausgebildet sind.
Unter Anwendung eines obenbeschriebenen Entwurfs kann ein Entwurf für eine aktive Schicht und für ein Gate vorgenommen werden, der eine einfache, nahezu lineare Form annimmt, wobei die Fläche einer Speicherzelle verringert werden kann. Dem­ entsprechend kann eine Schwankung der Kapazität, die der Ab­ lageknoten erhält, beim Verkleinern einer Speicherzellenflä­ che verringert werden.
Das erste und das zweite Gate und die erste und die zweite leitende Schicht enthalten vorzugsweise jeweils eine Polysi­ liciumschicht. In diesem Fall sind die erste und die zweite Isolierschicht jeweils zwischen Polysiliciumschichten ausge­ bildet.
Unter Anwendung einer solchen Konstruktion und eines solchen Verfahrens kann das Herstellungsverfahren für einen DRAM (dy­ namischen Schreib-Lese-Speicher), das auf langjährigen Erfah­ rungen beruht, in einem Herstellungsverfahren für Halbleiter­ speichervorrichtungen der Erfindung angewendet werden, was eine leichte Ausbildung einer großen Kapazität in einer klei­ nen Fläche ermöglicht.
Die erste und die zweite leitende Schicht kann jeweils eine Struktur mit einer Polysiliciumschicht und einer darauf aus­ gebildeten Silicidschicht sein. Alternativ kann die erste und die zweite leitende Schicht jeweils aus einer Struktur sein, die eine Schicht enthält, die Metall enthält. Durch Anwenden solcher Strukturen kann die erste und die zweite leitende Schicht einen niedrigen Widerstand haben.
Die Gates des ersten und des zweiten MOS-Zugriffstransistors sind jeweils dadurch ausgebildet, daß auf einer unteren lei­ tenden Schicht, die dem ersten und dem zweiten Gate ent­ spricht, direkt eine obere leitende Schicht gestapelt ist, die der ersten und der zweiten leitenden Schicht entspricht.
Eine solche Struktur verhindert, daß die Gates des ersten und des zweiten MOS-Zugriffstransistors jeweils unnötige Kapazi­ täten erhalten, während die Widerstände der Gates des ersten und des zweiten MOS-Zugriffstransistors gesenkt werden. Das heißt, es braucht kein Spezialverfahren angewendet zu werden, um den ersten und den zweiten Transistor mit Koppelkapazitä­ ten zu betreiben.
Eine Halbleiterspeichervorrichtung der Erfindung umfaßt: ein Speicherzellengebiet, in dem die Speicherzellen ausgebildet sind; und ein Peripherieschaltungsgebiet, in dem eine Peri­ pherieschaltung ausgebildet ist, die die Operationen der Speicherzellen steuert, und in dem MOS-Transistoren ausgebil­ det sind. Dabei haben die Gates der MOS-Transistoren in dem Peripherieschaltungsgebiet vorzugsweise jeweils die gleiche Struktur wie die Gates des ersten und zweiten MOS-Zugriffs­ transistors.
Die MOS-Transistoren in dem Peripherieschaltungsgebiet und der erste und der zweite MOS-Zugriffstransistor können unter Anwendung der gleichen Gate-Struktur normale Operationen aus­ führen.
Das erste Gate enthält einen ersten Abschnitt, auf dem die erste leitende Schicht nicht ausgebildet ist und der zu einem Drain des zweiten MOS-Lasttransistors verläuft; das zweite Gate enthält einen zweiten Abschnitt, auf dem die zweite lei­ tende Schicht nicht ausgebildet ist und der zu einem Drain des ersten MOS-Lasttransistors verläuft; die erste lokale Verdrahtung ist über ein erstes Kontaktloch, das zwischen dem ersten Abschnitt und der zweiten leitenden Schicht verläuft, an den ersten Abschnitt und an die zweite leitende Schicht angeschlossen; und die zweite lokale Verdrahtung ist über ein zweites Kontaktloch, das zwischen dem zweiten Abschnitt und der ersten leitenden Schicht verläuft, an den zweiten Ab­ schnitt und an die erste leitende Schicht angeschlossen.
Wie oben beschrieben wurde, werden die erste und die zweite leitende Schicht selektiv entfernt, um den ersten und den zweiten Abschnitt auszubilden, wobei auf den Abschnitten Kon­ taktteilstücke ausgebildet werden, die ausgebildet werden können, ohne eine Fläche einer Speicherzelle zu erhöhen. Da die Kontaktteilstücke lediglich in der ersten und zweiten leitenden Schicht ausgebildet worden sind, entsteht außerdem nahezu kein Bedarf daran, eine Fläche einer Speicherzellen zu erhöhen. Somit kann ein Ablageknoten eine Kapazität erhalten, ohne eine Fläche einer Speicherzelle zu erhöhen.
Vorzugsweise erreicht das erste Kontaktloch die zwischen dem zweiten MOS-Treibertransistor und dem zweiten MOS-Lasttransi­ stor liegende zweite leitende Schicht, während das zweite Kontaktloch die zwischen dem ersten MOS-Treibertransistor und dem ersten MOS-Lasttransistor liegende erste leitende Schicht erreicht. Unter Anwendung einer solchen Struktur wird verhin­ dert, daß eine durch die Ausbildung eines Kontaktlochs verur­ sachte Beschädigung die Transistoren beeinflußt.
Die Halbleiterspeichervorrichtung ist vorzugsweise auf einer Halbleiterschicht ausgebildet, die mit einer dazwischenlie­ genden Isolierschicht auf einem Substrat ausgebildet ist. Wie bei dieser Struktur kann unter Anwendung einer SOI-Struktur (Silicium-auf-Isolator-Struktur) eine Widerstandsfähigkeit gegenüber weichen Fehlern verbessert werden. Außerdem kann eine Peripherieschaltung auch mit hoher Geschwindigkeit be­ trieben und ein Leckstrom gesenkt werden.
Ein Herstellungsverfahren für eine Halbleiterspeichervorrich­ tung in bezug auf die Erfindung betrifft eine Halbleiterspei­ chervorrichtung mit Speicherzellen, die jeweils einen ersten und einen zweiten MOS-Zugriffstransistor (Metall-Oxid-Halb­ leitertransistor), einen ersten und einen zweiten MOS-Trei­ bertransistor und einen ersten und einen zweiten MOS-Last­ transistor enthalten, und umfaßt die folgenden Schritte: Aus­ bilden einer ersten leitenden Schicht zum Ausbilden von Gates des ersten und des zweiten MOS-Zugriffstransistors, von Gates des ersten und des zweiten MOS-Treibertransistors und von Gates des ersten und des zweiten MOS-Lasttransistors auf ei­ nem Speicherzellengebiet mit einer zwischen den Gates und dem Speicherzellengebiet liegenden ersten Isolierschicht; Ausbil­ den einer zweiten Isolierschicht auf der ersten leitenden Schicht; Entfernen der zweiten Isolierschicht, die auf den Gate-Ausbildungsgebieten des ersten und des zweiten MOS- Zugriffstransistors liegt; Ausbilden einer zweiten leitenden Schicht, die die erste leitende Schicht und die zweite Iso­ lierschicht bedeckt; Ausbilden einer ersten Maskenschicht auf der zweiten leitenden Schicht zum Ausbilden von Mustern der zweiten leitenden Schicht unter Verwendung der ersten Masken­ schicht; und Ausbilden einer zweiten Maskenschicht auf der ersten Maskenschicht zum Ausbilden von Mustern der zweiten Isolierschicht und der ersten leitenden Schicht unter Verwen­ dung der ersten bzw. der zweiten Maskenschicht.
Wie oben beschrieben wurde, können durch Strukturieren der zweiten leitenden Schicht, der zweiten Isolierschicht und der ersten leitenden Schicht mit der auf der zweiten leitenden Schicht ausgebildeten ersten und zweiten Maskenschicht nicht nur die Gates der jeweiligen MOS-Transistoren, sondern auch Kondensatoren auf den Gates der MOS-Treibertransistoren und auf den Gates der MOS-Lasttransistoren ausgebildet werden. Da die zweite leitende Schicht in diesem Fall nach Entfernen der auf den Gates der MOS-Zugriffstransistoren liegenden zweiten Isolierschicht ausgebildet worden ist, können die Gates der MOS-Zugriffstransistoren mit zwei leitenden Schichten ausge­ bildet werden, die zusammen gestapelt und aneinander ange­ schlossen werden, was zu einer obenbeschriebenen Wirkung führt. Da außerdem ein mit einer zweiten Maske bedeckter Ab­ schnitt sicher zurückbleibt, kann zwischen der ersten und der zweiten leitenden Schicht und der zweiten Isolierschicht eine vorgeschriebene Überschneidungsfläche sichergestellt werden. Dadurch kann eine Schwankung der Kapazität, die ein Ablage­ knoten erhält, verringert werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Draufsicht einer Anordnung von Gate-Verdrah­ tungen in einer Speicherzelle einer Halbleiter­ speichervorrichtung der Erfindung;
Fig. 2 eine Draufsicht einer Anordnung der oberen Metallverdrahtungsschicht in einer Speicherzelle einer Halbleiterspeichervorrichtung der Erfin­ dung;
Fig. 3 eine Ersatzschaltung einer Speicherzelle einer Halbleiterspeichervorrichtung der Erfindung;
Fig. 4 eine Schnittansicht längs der Linie IV-IV aus Fig. 1;
Fig. 5 eine Schnittansicht längs der Linie V-V aus Fig. 1;
Fig. 6 eine Schnittansicht längs der Linie VI-VI aus Fig. 1;
Fig. 7 eine Schnittansicht längs der Linie VII-VII aus Fig. 1;
Fig. 8 eine Schnittansicht einer Speicherzelle bei Anwendung einer SOI-Struktur;
Fig. 9 eine Schnittansicht einer Beispielstruktur eines in einem Peripherieschaltungsgebiet ausgebildeten MOS-Transistors;
Fig. 10-18 Schnittansichten eines ersten bis neunten Schritts eines Herstellungsverfahrens für die in Fig. 1 gezeigte Halbleiterspeichervorrichtung entsprechend der Schnittansicht aus Fig. 4;
Fig. 19-26 Schnittansichten des zweiten bis neunten Schritts eines Herstellungsverfahrens für die in Fig. 1 gezeigte Halbleiterspeichervorrichtung entspre­ chend der Schnittansicht aus Fig. 5; und
Fig. 27-35 Schnittansichten des ersten bis neunten Schritts eines Herstellungsverfahrens für die in Fig. 1 gezeigte Halbleiterspeichervorrichtung entspre­ chend der Schnittansicht aus Fig. 6.
Anhand der Fig. 1 bis 35 wird nun eine Ausführungsform der Erfindung beschreiben.
Die Fig. 1 und 2 sind Draufsichten einer Speicherzelle eines SRAMs (einer Halbleiterspeichervorrichtung) in der Ausfüh­ rungsform. Fig. 3 ist eine Ersatzschaltung der SRAM-Zelle in der Ausführungsform. Es wird angemerkt, daß in Fig. 1 eine Anordnung der unteren Verdrahtungsschicht gezeigt ist, wäh­ rend in Fig. 2 eine Anordnung der oberen Verdrahtungsschicht gezeigt ist.
Der SRAM enthält: ein Speicherzellengebiet, in dem die in Fig. 1 gezeigten Speicherzellen 1 ausgebildet sind; und ein Peripherieschaltungsgebiet, in dem eine Peripherieschaltung ausgebildet ist, die die Steuerung der Speicherzellen 1 aus­ führt.
Eine Speicherzelle 1 besitzt eine Voll-CMOS-Zellenstruktur mit einem ersten und einem zweiten Inverter und mit zwei MOS- Zugriffstransistoren.
Wie in Fig. 3 gezeigt ist, enthält der erste Inverter einen ersten MOS-Treibertransistor Q1 und einen ersten MOS-Last­ transistor Q3, während der zweite Inverter einen zweiten MOS- Treibertransistor Q2 und einen zweiten MOS-Lasttransistor Q4 enthält.
Der Eingang und der Ausgang des ersten Inverters sind an den Eingang bzw. an den Ausgang des zweiten Inverters angeschlos­ sen, so daß sie ein Flipflop bilden, während die Source des ersten MOS-Zugriffstransistors Q5 an einen ersten und die Source des zweiten MOS-Zugriffstransistors Q6 an einen zwei­ ten Ablageknoten des Flipflops angeschlossen ist.
Wie in Fig. 1 gezeigt ist, enthält die Speicherzelle 1: ein p-Wannengebiet, ein n-Wannengebiet und ein p-Wannengebiet, die in dieser Reihenfolge in Querrichtung (einer Richtung, in der eine Wortleitung verläuft) angeordnet sind. In dem p-Wan­ nengebiet auf der linken Seite sind der erste MOS-Treiber­ transistor Q1 und der erste MOS-Zugriffstransistor Q5 ausge­ bildet; in dem n-Wannengebiet in der Mitte sind der erste und der zweite MOS-Lasttransistor Q3 und Q4 ausgebildet, während in dem p-Wannengebiet auf der rechten Seite der zweite MOS- Treibertransistor Q2 und der zweite MOS-Zugriffstransistor Q6 ausgebildet sind.
Außerdem sind in den p-Wannengebieten und in dem n-Wannenge­ biet mehrere in Längsrichtung verlaufende aktive Gebiete se­ lektiv ausgebildet, während erste, zweite und dritte Gates 3, 4, 14 und 15 ausgebildet sind, die auf dem aktiven Gebiet 2 in Querrichtung verlaufen.
Unter Anwendung einer obenbeschriebenen Anordnung können die aktiven Gebiete 2 und die Gates 3, 4, 14 und 15 zusammen eine einfache, nahezu lineare Form annehmen, wodurch eine Fläche der Speicherzelle 1 verringert werden kann.
Das erste Gate 3 dient als die Gates des ersten MOS-Treiber­ transistors Q1 und des ersten MOS-Lasttransistors Q3, während das zweite Gate 4 als die Gates des zweiten MOS-Treibertran­ sistors Q2 und des zweiten MOS-Lasttransistors Q4 dient. Die dritten Gates 14 und 15 dienen jeweils als die Gates des er­ sten und des zweiten MOS-Zugriffstransistors Q5 und Q6. Die Gates des ersten und des zweiten MOS-Zugriffstransistors Q5 und Q6 sind an eine Wortleitung angeschlossen.
Wie in Fig. 3 gezeigt ist, sind in der Erfindung die Konden­ satoren 13a und 13b vorgesehen, um zu einem Ablageknoten eine vorgeschriebene Kapazität hinzuzufügen.
Wie in Fig. 1 gezeigt ist, ist konkret auf dem ersten Gate 3 mit einer dazwischenliegenden Isolierschicht die erste lei­ tende Schicht 5 ausgebildet, während auf dem zweiten Gate 4 mit einer dazwischenliegenden Isolierschicht die zweite lei­ tende Schicht 6 ausgebildet ist, wodurch die Kondensatoren 13a und 13b ausgebildet werden. In dieser Speicherzelle 1 liegt ein Eingang des Inverters an dem ersten und zweiten Gate 3 und 4 an, während ein Ausgang des Inverters an der ersten und zweiten leitenden Schicht anliegt.
Mit den vorgesehenen Kondensatoren 13a und 13b kann der Abla­ geknoten eine Kapazität erhalten, die die Widerstandsfähig­ keit gegenüber weichen Fehlern verbessert.
Außerdem können dadurch, daß auf dem ersten bzw. zweiten Gate 3 und 4 die Kondensatoren 13a und 13b vorgesehen sind, die erste leitende Schicht 5, die Isolierschicht auf dem ersten Gate 3 und das erste Gate 3 mit einer gemeinsamen Maske strukturiert werden, während die zweite leitende Schicht 6, die Isolierschicht auf dem zweiten Gate 4 und das zweite Gate 4 mit einer gemeinsamen Maske strukturiert werden können, wo­ durch eine Überschneidungsfläche der Schichten sichergestellt wird, so daß eine Schwankung der Kapazität, die der Ablage­ knoten erhält, verringert wird.
Außerdem werden das erste und das zweite Gate 3 und 4 bzw. die erste und die zweite leitende Schicht 5 und 6 gezwungen, sich in Verbindung mit ihren Rändern aufeinander auszurich­ ten, wodurch ein Spielraum zwischen jeder der Schichten und der entsprechenden Kontaktgebiete gesenkt werden kann. Aus diesem Grund kann eine Speichergröße verringert werden.
Das erste und das zweite Gate 3 und 4 und die erste und die zweite leitende Schicht 5 und 6 enthalten vorzugsweise je­ weils eine dotierte Polysiliciumschicht. In diesem Fall ist zwischen den Polysiliciumschichten der gleiche Isolierfilm wie die obenbeschriebene Isolierschicht ausgebildet. Unter Anwendung einer solchen Struktur kann das auf langjährigen Erfahrungen beruhende Herstellungsverfahren für DRAMs ange­ wendet werden, wobei in einer kleinen Fläche leicht eine große Kapazität ausgebildet werden kann.
Es wird angemerkt, daß die erste und die zweite leitende Schicht 5 und 6 in einer Schichtstruktur, die eine Polysili­ ciumschicht und eine Silicidschicht enthält, oder alternativ in einer Schichtstruktur, die Metallschichten oder eine Kom­ bination einer Metallschicht und anderer leitender Schichten enthält, hergestellt werden kann. Außerdem können das erste und das zweite Gate 3 und 4 jeweils mit einer Metallschicht ausgebildet werden. Bei Anwendung dieser Schichtstrukturen der obenbeschriebenen Materialien können das erste und das zweite Gate 3 und 4 und die erste und die zweite leitende Schicht 5 und 6 jeweils einen niedrigen Widerstand haben.
Wie in Fig. 1 gezeigt ist, enthält die Speicherzelle 1: eine erste lokale Verdrahtung 7, die das erste Gate 3, die vorge­ schriebenen aktiven Gebiete 2 und die zweite leitende Schicht 6 dazwischen verbindet; und eine zweite lokale Verdrahtung 8, die das zweite Gate 4, die vorgeschriebenen aktiven Gebiete 2 und die erste leitende Schicht 5 verbindet.
Das erste Gate 3 enthält einen ersten Abschnitt, auf dem die erste leitende Schicht 5 fehlt, während das zweite Gate 4 einen zweiten Abschnitt enthält, auf dem die zweite leitende Schicht 6 fehlt. Der erste Abschnitt verläuft zu dem Drain des zweiten MOS-Lasttransistors Q4 und ist an dessen Drain angeschlossen. Der zweite Abschnitt verläuft zu dem Drain des zweiten MOS-Lasttransistors Q3 und ist an dessen Drain ange­ schlossen.
Die erste lokale Verdrahtung 7 ist über ein auf dem ersten Abschnitt ausgebildetes Kontaktloch an den ersten Abschnitt angeschlossen, über ein auf der zweiten leitenden Schicht 6 ausgebildetes Kontaktloch 9e an die zweite leitende Schicht 6 angeschlossen und an den Drain des zweiten MOS-Treibertransi­ stors Q2 angeschlossen.
Die zweite lokale Verdrahtung 8 ist über ein auf dem zweiten Abschnitt ausgebildetes Kontaktloch an den zweiten Abschnitt angeschlossen, über ein auf der ersten leitenden Schicht aus­ gebildetes Kontaktloch 9d an die erste leitende Schicht 5 angeschlossen und an den Drain des ersten MOS-Treibertransi­ stors Q1 angeschlossen.
Da die erste und die zweite leitende Schicht 5 und 6 selektiv weggeätzt werden, um jeweils die Abschnitte auf ihren Drains zu entfernen und dementsprechend den ersten und zweiten Ab­ schnitt auszubilden, auf denen jeweils Kontaktteilstücke aus­ gebildet werden, können die Kontaktteilstücke ausgebildet werden, ohne eine Fläche der Speicherzelle 1 zu erhöhen.
Wie in Fig. 1 gezeigt ist, liegt das Kontaktloch 9e auf einem Elementisolationsgebiet zwischen dem zweiten MOS-Treibertran­ sistor Q2 und dem MOS-Lasttransistor Q4, während das Kontakt­ loch 9d in einem Elementisolationsgebiet zwischen dem ersten MOS-Treibertransistor Q1 und dem ersten MOS-Lasttransistor Q3 liegt. Unter Anwendung einer solchen Struktur kann verhindert werden, daß eine Beschädigung beim Ausbilden der Kontakt­ teilstücke die Transistoren beeinflußt.
Vorzugsweise liegt das Kontaktloch 9e in der Mitte zwischen dem zweiten MOS-Treibertransistor Q2 und dem zweiten MOS- Lasttransistor Q4, während das Kontaktloch 9d in der Mitte zwischen dem ersten MOS-Treibertransistor Q1 und dem ersten MOS-Lasttransistor Q3 liegt.
Unter Anwendung einer solchen Struktur kann das Kontaktloch 9d von beiden Kontaktlöchern 9a und 9b beabstandet sein, wäh­ rend das Kontaktloch 9e von beiden Kontaktlöchern 9i und 9j beabstandet sein kann. Somit kann ein Kurzschluß jeweils zwi­ schen der ersten und der zweiten lokalen Verdrahtung 7 und 8 (einem Ablageknoten) und einer entsprechenden VDD-Leitung und einer GND-Leitung sicher verhindert werden.
Wie in Fig. 2 gezeigt ist, sind die ersten Metallverdrahtun­ gen 10a bis 10g in einer oberen Schicht der ersten und der zweiten leitenden Schicht ausgebildet, während die zweiten Metallverdrahtungen 11a bis 11e in einer oberen Schicht der ersten Metallverdrahtungen 10a bis 10g ausgebildet sind.
Die erste Metallverdrahtung 10a ist über das Kontaktloch 9a mit dem aktiven Gebiet 2 verbunden, während sie über ein Durchgangsloch 12a mit der zweiten Metallverdrahtung (der GND-Leitung) 11a verbunden ist. Die Metallverdrahtung 10b ist über das Kontaktloch 8b mit dem aktiven Gebiet 2 verbunden, während sie über ein Durchgangsloch 12b mit der zweiten Me­ tallverdrahtung (der VDD-Leitung) 11c verbunden ist.
Die erste Metallverdrahtung 10c ist über das Kontaktloch 9c mit dem aktiven Gebiet 2 verbunden, während sie über ein Durchgangsloch 12c mit der zweiten Metallverdrahtung (der /BIT-Leitung) 11d verbunden ist. Die erste Metallverdrahtung 10d ist mit einer Wortleitung verbunden, während sie über die Kontaktlöcher 9f bzw. 9g mit den dritten Gates 14 und 15 ver­ bunden ist.
Die erste Metallverdrahtung 10e ist über das Kontaktloch 9h mit dem aktiven Gebiet 2 verbunden, während sie über ein Durchgangsloch 12f mit der zweiten Metallverdrahtung (der BIT-Leitung) 11b verbunden ist. Die Metallverdrahtung 10f ist über das Kontaktloch 9i mit dem aktiven Gebiet 2 verbunden, während sie über ein Durchgangsloch 12e mit der zweiten Me­ tallverdrahtung (der VDD-Leitung) 11c verbunden ist. Die erste Metallverdrahtung 10g ist über das Kontaktloch 9j mit dem aktiven Gebiet 2 verbunden, während sie über ein Durchgangs­ loch 12d mit der zweiten Metallverdrahtung (der GND-Leitung) 11e verbunden ist.
Die Fig. 4 bis 7 zeigen Schnittansichten der Speicherzelle 1 mit der obenbeschriebenen Struktur. Fig. 4 ist eine Schnitt­ ansicht längs der Linie IV-IV der in den Fig. 1 und 2 ge­ zeigte Speicherzelle 1, während Fig. 5 eine Schnittansicht längs der Linie V-V der in den Fig. 1 und 2 gezeigten Spei­ cherzelle 1, Fig. 6 eine Schnittansicht längs der Linie VI-VI der in den Fig. 1 und 2 gezeigten Speicherzelle 1 und Fig. 7 eine Schnittansicht längs der Linie VII-VII der in den Fig. 1 und 2 gezeigten Speicherzelle 1 ist.
Wie in Fig. 4 gezeigt ist, ist auf einer Hauptoberfläche ei­ nes Halbleitersubstrats 16 selektiv eine Elementisolations- Isolierschicht 17 ausgebildet, die ein aktives Gebiet defi­ niert. Auf dem aktiven Gebiet sind das zweite Gate 4, die Isolierschicht 21 und die zweite leitende Schicht 6 mit einer (nicht gezeigten) dazwischenliegenden Gate-Isolierschicht ausgebildet, wodurch der obenbeschriebene Kondensator 13b ausgebildet ist. Es wird angemerkt, daß die zweite leitende Schicht 6 in der ersten Ausführungsform eine Schichtstruktur besitzt, die eine Polysiliciumschicht und eine Wolframsili­ cidschicht enthält.
Außerdem ist das dritte Gate 15 mit einer (nicht gezeigten) dazwischenliegenden Gate-Isolierschicht auf einem vorge­ schriebenen aktiven Gebiet 2 ausgebildet. Das dritte Gate 15 besitzt eine Schichtstruktur, die eine erste Polysilicium­ schicht 18, eine zweite Polysiliciumschicht 19 und eine Wolf­ ramsilicidschicht 20 enthält.
Auf der zweiten leitenden Schicht 6 und auf dem dritten Gate 15 ist eine Isolierschicht 23 ausgebildet. Auf einer Seiten­ wand der Isolierschicht 23, auf einer Seitenwand der zweiten leitenden Schicht 6 und auf einer Seitenwand des dritten Ga­ tes 15 ist eine Seitenwand-Isolierschicht 22 ausgebildet, die einen Stoff enthält, der als Ätzsperre wirken kann (bei­ spielsweise eine Siliciumnitridschicht).
Es ist eine Zwischenschicht-Isolierschicht 24 ausgebildet, die die Seitenwand-Isolierschicht 22 und die Isolierschicht 23 bedeckt und in der die Kontaktlöcher 28 und 9e ausgebildet sind, die die Zwischenschicht-Isolierschicht 24 durchdringen. In dem Kontaktloch 28 ist eine zweite lokale Verdrahtung 8 ausgebildet, während in dem Kontaktloch 9e eine erste lokale Verdrahtung 7 ausgebildet ist. Die elektrische Isolation zwi­ schen der zweiten lokalen Verdrahtung 8 und der zweiten lei­ tenden Schicht 6 wird hierbei durch die Seitenwand-Isolier­ schicht 22 aufrechterhalten.
Es ist eine Zwischenschicht-Isolierschicht 25 ausgebildet, die die erste und die zweite lokale Verdrahtung 7 und 8 be­ deckt, wobei das Kontaktloch 9g in der Weise ausgebildet ist, daß es die Zwischenschicht-Isolierschichten 24 und 25 und die Isolierschicht 23 durchdringt. In dem Kontaktloch 9g ist die erste Metallverdrahtung 10d ausgebildet.
Es ist eine Zwischenschicht-Isolierschicht 26 ausgebildet, die die erste Metallverdrahtung 10d bedeckt, während auf der Zwischenschicht-Isolierschicht 26 die zweiten Metallverdrah­ tungen 11a und 11e ausgebildet sind. Ferner ist eine (nicht gezeigte) Zwischenschicht-Isolierschicht ausgebildet, die die zweiten Metallverdrahtungen 11a bis 11e bedeckt, während in der Zwischenschicht-Isolierschicht ein (nicht gezeigtes) Durchgangsloch ausgebildet ist und während ferner auf der Zwischenschicht-Isolierschicht (nicht gezeigte) dritte Me­ tallverdrahtungen ausgebildet sind.
Wie in Fig. 5 gezeigt ist, besitzt das dritte Gate, das als das Gate des ersten MOS-Zugriffstransistors Q5 dient, eine Schichtstruktur, die die zweite Polysiliciumschicht 19 und die Wolframsilicidschicht 20 enthält, die direkt auf der er­ sten Polysiliciumschicht 18 gestapelt sind.
Unter Anwendung einer solchen Struktur kann das Gate des er­ sten MOS-Zugriffstransistors Q5 einen niedrigen Widerstand bekommen. Da zwischen der Polysiliciumschicht 18 und der zweiten Polysiliciumschicht 19 keine Isolierschicht vorgese­ hen ist, kann außerdem verhindert werden, daß das Gate eine unnötige Kapazität erhält, wodurch in dem ersten MOS- Zugriffstransistor Q5 ein normaler Betrieb ausgeführt werden kann. Das heißt, es braucht kein Spezialverfahren angewendet zu werden, mit dem der erste MOS-Zugriffstransistor mit einer Koppelkapazität betrieben wird.
Außerdem kann mit dem Gate des ersten MOS-Zugriffstransistors Q5 mit der obenbeschriebenen Struktur zwischen den benachbar­ ten Transistoren wie in Fig. 5 gezeigt eine selbstjustierende Kontaktstruktur angewendet werden. Dadurch braucht ein Raum zwischen den Transistoren zur Ausbildung eines Kontaktteil­ stücks nicht verbreitert zu werden, so daß eine Zunahme der Zellengröße unterdrückt werden kann.
Es wird angemerkt, daß, da der zweite MOS-Zugriffstransistor Q6 eine ähnliche Struktur wie der erste MOS-Zugriffstransi­ stor Q5 besitzt, eine ähnliche Wirkung erzielt werden kann.
Wie in Fig. 9 gezeigt ist, hat außerdem das Gate eines in einem Peripherieschaltungsgebiet 33 ausgebildeten MOS-Transi­ stors 34 die gleiche Struktur wie die Gates des ersten und zweiten MOS-Zugriffstransistors Q5 und Q6. Dadurch können der MOS-Transistor 34 und der erste und der zweite MOS-Zugriffs­ transistor Q5 und Q6 sämtlich normal arbeiten.
Wie in Fig. 9 gezeigt ist, enthält der MOS-Transistor 34 in dem Peripherieschaltungsgebiet 33 ein Paar als Source bzw. Drain dienende Störstellendiffusionsschichten und ein Gate mit einer Schichtstruktur, die die erste und die zweite Poly­ siliciumschicht 18 und 19 und die Wolframsilicidschicht 20 enthält. Die beiden Störstellendiffusionsschichten und die Verdrahtungsschichten 35 und 36 sind verbunden.
Wie in Fig. 7 gezeigt ist, ist die erste Metallverdrahtung 10d, die mit einer Wortleitung verbunden ist, auf der Zwi­ schenschicht-Isolierschicht 25 ausgebildet, während die erste Metallverdrahtung 10d in Querrichtung, d. h. in Längsrichtung der Speicherzelle 1, verläuft.
Obgleich in der obenbeschriebenen Ausführungsform ein Fall beschrieben wurde, in dem eine SRAM-Zelle auf einem Halblei­ tersubstrat 16 ausgebildet ist, kann diese auch auf einer Halbleiterschicht 32 ausgebildet sein, die mit einer dazwi­ schenliegenden Isolierschicht 31 auf einem Substrat 27 ausge­ bildet ist. Mit einer in dieser Weise angewendeten SOI-Struk­ tur kann die Widerstandsfähigkeit gegenüber weichen Fehlern weiter verbessert werden. Außerdem kann eine Peripherieschal­ tung mit hoher Geschwindigkeit betrieben und ein Leckstrom verhindert werden.
Anhand der Fig. 10 bis 35 wird nachfolgend ein Herstellungs­ verfahren für eine Speicherzelle 1 eines SRAMs der Erfindung beschrieben.
Die Fig. 10 bis 18 zeigen jeweils Schnittansichten längs der Linie IV-IV von Herstellungsschritten der in den Fig. 1 und 2 gezeigten Speicherzelle 1, während die Fig. 19 bis 26 jeweils Schnittansichten längs der Linie V-V von Herstellungsschrit­ ten der in den Fig. 1 und 2 gezeigten Speicherzelle 1 und die Fig. 27 bis 35 jeweils Schnittansichten von Herstellungs­ schritten längs der Linie IV-IV der in den Fig. 1 und 2 ge­ zeigten Speicherzelle 1 zeigen.
Es wird angemerkt, daß, obgleich die folgende Beschreibung den Fall betrifft, daß die Speicherzelle 1 auf einem Halblei­ tersubstrat ausgebildet ist, dies auch einen Fall betreffen kann, bei dem eine SOI-Struktur angewendet wird. Außerdem wird angemerkt, daß ein Störstellenprofil in dem Halbleiter­ substrat aus Zweckmäßigkeitsgründen in der Darstellung nicht gezeigt ist.
Wie in den Fig. 10 und 27 gezeigt ist, werden auf einer in einem Speicherzellengebiet liegenden Hauptoberfläche des Halbleitersubstrats 16 die Elementisolierschichten 17 selek­ tiv ausgebildet. Die Elementisolierschichten 17 können bei­ spielsweise durch selektives thermisches Oxidieren der Haupt­ oberfläche des Halbleitersubstrats 16 erzeugt werden. Somit werden in das Halbleitersubstrat 16 Störstellen eingeführt, um (nicht gezeigte) Wannen auszubilden.
Nachfolgend wird mit einem CVD-Verfahren (Verfahren der Ab­ scheidung aus der Dampfphase) oder mit einem ähnlichen Ver­ fahren eine (nicht gezeigte) Gate-Isolierschicht ausgebildet, woraufhin, wie in den Fig. 11, 19 und 28 gezeigt ist, mit einem CVD-Verfahren oder mit einem ähnlichen Verfahren die erste Polysiliciumschicht 18 und der Isolierfilm 21 abge­ schieden werden. In die Polysiliciumschicht 18 werden vor­ zugsweise Störstellen dotiert. Als Störstellenschicht 21 kann eine ONO-Schicht erwähnt werden, die durch Stapeln einer Si­ liciumoxidschicht, einer Siliciumnitridschicht und einer Si­ liciumoxidschicht oder dergleichen erhalten wird.
Daraufhin wird auf der Isolierschicht 21 eine (nicht ge­ zeigte) Maske ausgebildet, die ein von einem Gebiet zum Aus­ bilden des dritten Gates (des Gates eines MOS-Zugriffstransi­ stors) verschiedenes Gebiet bedeckt, und die Isolierschicht 21 mit der Maskenschicht selektiv geätzt. Wie in den Fig. 12 und 20 gezeigt ist, wird dabei die auf dem dritten Gate-Aus­ bildungsgebiet liegende Isolierschicht 21 entfernt.
Wie in den Fig. 12, 20 und 29 gezeigt ist, wird daraufhin mit einem CVD-Verfahren oder dergleichen auf der Isolierschicht 21 und auf der ersten Polysiliciumschicht 18 die zweite Poly­ siliciumschicht 19 ausgebildet. Es wird angemerkt, daß in die zweite Polysiliciumschicht 19 vorzugsweise Störstellen do­ tiert werden, um den Widerstand zu verringern.
Auf der zweiten Polysiliciumschicht 19 wird eine Wolfram­ schicht ausgebildet und in diesem Zustand eine Wärmebehand­ lung angewendet, um auf der zweiten Polysiliciumschicht 19 die Wolframsilicidschicht 20 auszubilden. Daraufhin wird auf der Wolframsilicidschicht 20 mit einem CVD-Verfahren oder mit einem ähnlichen Verfahren die Isolierschicht 23 ausgebildet, die eine Siliciumoxidschicht oder dergleichen enthält.
Auf der Isolierschicht 23 wird eine (nicht gezeigte) Masken­ schicht ausgebildet und die Isolierschicht 23 unter Verwen­ dung der Maskenschicht selektiv geätzt. Wie in den Fig. 13, 21 und 30 gezeigt ist, wird dadurch die auf dem dritten Gate liegende Isolierschicht 23 strukturiert.
Mit der Isolierschicht 23 als Maske wird auf der ersten und zweiten leitenden Schicht 5 und 6 jeder der Schichtstruktu­ ren, die die Wolframsilicidschicht 20 und dies zweite Polysi­ liciumschicht 19 enthalten, ein Ätzen ausgeführt, das durch den Isolierfilm 21 angehalten wird.
Wie in den Fig. 14, 22 und 31 gezeigt ist, wird daraufhin eine Maskenschicht 37 ausgebildet, die die Isolierschicht 23 bedeckt, wobei die Maskenschicht 37 und die Isolierschicht 23 als Maske zum Ätzen der Isolierschicht 21 und der ersten Po­ lysiliciumschicht 18 verwendet werden. Dabei werden das erste und das zweite Gate 3 und 4 und die dritten Gates (die Gates der MOS-Zugriffstransistoren Q5 und Q6) 14 und 15 ausgebil­ det.
Da die Maskenschicht 37 zu der Isolierschicht 21 verläuft, die nicht von der Isolierschicht 23 bedeckt ist, können gleichzeitig auf dem ersten und auf dem zweiten Gate 3 und 4 die ersten und zweiten Abschnitte ausgebildet werden, die von unter der Polysiliciumschicht 19 bis zu dem ersten und zwei­ ten MOS-Zugriffstransistor Q5 und Q6 verlaufen, und auf denen keine zweite Polysiliciumschicht 19 vorhanden ist.
Außerdem können die Kondensatoren gleichzeitig auf dem ersten und auf dem zweiten Gate 3 und 4 ausgebildet werden, wobei der Ablageknoten eine gewünschte Kapazität erhalten kann.
Außerdem können durch Ausbilden der Kondensatoren auf dem ersten und auf dem zweiten Gate 3 und 4 die erste und die zweite leitende Schicht 5 und 6, die Isolierschicht 21 und das erste und das zweite Gate mit einer gemeinsamem Maske (der Isolierschicht 23) strukturiert werden. Mit einem sol­ chen Verfahren kann eine vorgeschriebene Überschneidungsflä­ che der Schichten sichergestellt werden, wodurch eine Schwan­ kung der Kapazität, die der Ablageknoten erhält, verringert werden kann.
Wie in den Fig. 15, 23 und 32 gezeigt ist, werden daraufhin die Störstelleneinführung und die Ausbildung einer Seiten­ wand-Isolierschicht 22 zur Herstellung eines MOS-Transistors ausgeführt. Für die Seitenwand-Isolierschicht 22 wird hierbei ein Stoff gewählt, der beim Ätzen einer Siliciumoxidschicht oder Siliciumnitridschicht als Ätzsperre wirken kann. An­ schließend wird die Isolierschicht 23 selektiv geätzt, um eine Öffnung auszubilden.
Daraufhin wird über der gesamten Oberfläche eine Ätzsperr­ schicht wie etwa eine Siliciumnitridschicht oder dergleichen abgeschieden und auf dieser eine Zwischenschicht-Isolier­ schicht 24 abgeschieden, die etwa Siliciumoxid enthält. Nach dem Planarisieren der Zwischenschicht-Isolierschicht 24 wird auf dieser eine (nicht gezeigte) Maske zum Ausbilden der lo­ kalen Verdrahtung ausgebildet und die Zwischenschicht-Iso­ lierschicht 24 unter Verwendung dieser Maske selektiv geätzt.
Daraufhin wird das Ätzen durch die Ätzsperrschicht angehalten und die den abgeätzten Abschnitten der Zwischenschicht-Iso­ lierschicht 24 entsprechende Ätzsperrschicht entfernt. Wie in den Fig. 16, 24 und 33 gezeigt ist, werden dabei die Kontakt­ löcher 9d, 9e, 28 und 30 einer selbstjustierenden Struktur ausgebildet.
Daraufhin wird mit einem CVD-Verfahren oder mit einem ähnli­ chen Verfahren eine Wolframschicht abgeschieden, die den Zwi­ schenschicht-Isolierfilm 24 bedeckt, und eine Oberfläche des Wolframschicht planarisiert. Wie in den Fig. 17, 25 und 34 gezeigt ist, kann mit einem solchen Verfahren in die Kontakt­ löcher 9d, 9e, 28 und 30 eine Wolframschicht gefüllt werden, während die erste und die zweite lokale Verdrahtung 7 und 8 ausgebildet werden können.
Anschließend wird auf der Zwischenschicht-Iaolierschicht 24 die Zwischenschicht-Isolierschicht 25 abgeschieden, die u. a. eine Siliciumoxidschicht enthält, worauf eine Planarisierung der Zwischenschicht-Isolierschicht 25 folgt. Auf der Zwi­ schenschicht-Isolierschicht 25 wird eine (nicht gezeigte) Maske ausgebildet, wobei die Zwischenschicht-Isolierschichten 24 und 25 unter Verwendung der Maskenschicht selektiv geätzt werden, während außerdem die Ätzsperrschicht und die Isolier­ schicht 23 von den dritten Gates 14 und 15 selektiv abgeätzt wird.
Wie in den Fig. 17, 25 und 34 gezeigt ist, werden dadurch die Kontaktlöcher einer selbstjustierenden Struktur 9a bis 9c und 9f bis 9j ausgebildet.
Daraufhin wird mit einem CVD-Verfahren oder mit einem ähnli­ chen Verfahren eine Wolframschicht abgeschieden, die die Zwi­ schenschicht-Isolierschicht 25 bedeckt, und die Wolfram­ schicht strukturiert. Wie in den Fig. 18, 26 und 35 gezeigt ist, kann dadurch nicht nur eine Wolframschicht ausgebildet werden, die die Kontaktlöcher 9a bis 9c und 9f bis 9j aus­ füllt, sondern es können auch die Metallverdrahtungen 10a bis 10g auf der Zwischenschicht-Isolierschicht 25 ausgebildet werden.
Anschließend wird eine Zwischenschicht-Isolierschicht 26 aus­ gebildet, die die ersten Metallverdrahtungen 10a bis 10g be­ deckt, während in der Zwischenschicht-Isolierschicht 26 die Durchgangslöcher 12a bis 12f ausgebildet und mit einer Wolf­ ramschicht gefüllt werden. Daraufhin wird auf der Zwischen­ schicht-Isolierschicht 26 eine Metallschicht ausgebildet und strukturiert. Dadurch werden die zweiten Metailverdrahtungen 11a bis 11e ausgebildet.
Durch die obenbeschriebenen Verfahrensschritte wird die in den Fig. 4 bis 6 gezeigte SRAM-Speicherzelle hergestellt. Anschließend wird weiter auf den zweiten Metallverdrahtungen 11a bis 11e eine nicht gezeigte Zwischenschicht-Isolier­ schicht ausgebildet, die auf der Zwischenschicht-Isolier­ schicht die dritten Metallverdrahtungen bildet.
Da gemäß der Erfindung zwischen den folgenden Schichten und Gates, d. h. zwischen der ersten leitenden Schicht, der er­ sten Isolierschicht und dem ersten Gate bzw. zwischen der zweiten leitenden Schicht, der zweiten Isolierschicht und dem zweiten Gate, vorgeschriebene Überschneidungsflächen sicher­ gestellt werden können, durch die die Ablageknoten eine Kapa­ zität erhalten, kann somit sichergestellt werden, daß der Ablageknoten die minimale Kapazität erhält. Dadurch kann im Vergleich zu der in der Einleitung erwähnten Halbleiterspei­ chervorrichtung eine Schwankung der Kapazität, die der Abla­ geknoten erhält, verringert werden kann, während sicherge­ stellt werden kann, daß der Ablageknoten eine gewünschte Ka­ pazität erhält. Im Ergebnis kann die Widerstandsfähigkeit gegenüber weichen Fehlern mit Sicherheit verbessert werden.
Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, dient dies selbstverständlich nur der Erläuterung und als Beispiel und soll nicht als Beschränkung verstanden wer­ den, wobei der Erfindungsgedanke und der Umfang der Erfindung lediglich durch die beigefügten Ansprüche beschränkt sind.

Claims (11)

1. Halbleiterspeichervorrichtung, mit:
Speicherzellen, die jeweils einen ersten und einen zwei­ ten MOS-Zugriffstransistor (Metall-Oxid-Halbleiter-Zugriffs­ transistor) (Q5, Q6), einen ersten und einen zweiten MOS- Treibertransistor (Q1, Q2) sowie einen ersten und einen zwei­ ten MOS-Lasttransistor (Q3, Q4) umfassen;
einem ersten Gate (3), das ein Gate des ersten MOS- Treibertransistors (Q1) und ein Gate des ersten MOS-Lasttran­ sistors (Q3) bildet;
einer ersten leitenden Schicht (5), die mit einer ersten dazwischenliegenden Isolierschicht (21) auf dem ersten Gate (3) ausgebildet ist, so daß zwischen dem ersten Gate (3) und der ersten leitenden Schicht (5) eine Kapazität vorhanden ist;
einem zweiten Gate (4), das ein Gate des zweiten MOS- Treibertransistors (Q2) und ein Gate des zweiten MOS-Last­ transistors (Q4) bildet;
einer zweiten leitenden Schicht (6), die mit einer zwei­ ten dazwischenliegenden Isolierschicht (21) auf dem zweiten Gate (4) ausgebildet ist, so daß zwischen dem zweiten Gate (4) und der zweiten leitenden Schicht (6) eine Kapazität vor­ handen ist;
einer ersten lokalen Verdrahtung (7), die das erste Gate (3) und die zweite leitende Schicht (6) dazwischen verbindet; und
einer zweiten lokalen Verdrahtung (8), die das zweite Gate (4) und die erste leitende Schicht (5) dazwischen ver­ bindet.
2. Halbleiterspeichervorrichtung nach Anspruch 1, gekennzeichnet durch
Wortleitungen; und
ein erstes Wannengebiet mit einem ersten Leitungstyp, ein zweites Wannengebiet mit einem zweiten Leitungstyp und ein drittes Wannengebiet mit dem ersten Leitungstyp, wobei diese Gebiete in jeder Speicherzelle in einer Richtung angeordnet sind, in der die Wortleitungen verlaufen, wobei
der erste MOS-Zugriffstransistor (Q5) und der erste MOS- Treibertransistor (Q1) in dem ersten Wannengebiet ausgebildet sind, der erste und der zweite MOS-Lasttransistor (Q3, Q4) in dem zweiten Wannengebiet ausgebildet sind und der zweite MOS- Zugriffstransistor (Q6) und der zweite MOS-Treibertransistor (Q2) in dem dritten Wannengebiet ausgebildet sind.
3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das erste und das zweite Gate (3, 4) und die erste und die zweite leitende Schicht (5, 6) je­ weils eine Polysiliciumschicht enthalten, während die erste und die zweite Isolierschicht (21) jeweils zwischen den Poly­ siliciumschichten ausgebildet sind.
4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die erste und die zweite leitende Schicht (5, 6) eine Polysiliciumschicht enthalten, auf der eine Sili­ cidschicht ausgebildet ist.
5. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß das erste und das zweite Gate (3, 4) jeweils eine Struk­ tur sind, die eine Polysiliciumschicht enthält und die erste und die zweite leitende Schicht (5, 6) jeweils eine Struktur sind, die eine Metallschicht enthält.
6. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß die jeweiligen Gates des ersten und des zweiten MOS-Zugriffstransistors (Q5, Q6) dadurch ausgebildet sind, daß auf einer unteren leitenden Schicht (18), die dem ersten und dem zweiten Gate (3, 4) ent­ spricht, direkt eine obere leitende Schicht (19) gestapelt ist, die der ersten und der zweiten leitenden Schicht (5, 6) entspricht.
7. Halbleiterspeichervorrichtung nach Anspruch 6, gekennzeichnet durch
ein Speicherzellengebiet, in dem die Speicherzellen (1) ausgebildet sind; und
ein Peripherieschaltungsgebiet (33), in dem eine Periphe­ rieschaltung ausgebildet ist, die die Operationen der Spei­ cherzellen (1) steuert, wobei
das Peripherieschaltungsgebiet MOS-Transistoren (34) ent­ hält, deren Gates jeweils die gleiche Struktur wie die Gates des ersten und zweiten MOS-Zugriffstransistors (Q5, Q6) ha­ ben.
8. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß
das erste Gate (3) einen ersten Abschnitt enthält, auf dem die erste leitende Schicht (5) nicht ausgebildet ist und der zu einem Drain des zweiten MOS-Lasttransistors (Q4) ver­ läuft;
das zweite Gate (4) einen zweiten Abschnitt enthält, auf dem die zweite leitende Schicht (6) nicht ausgebildet ist und der zu einem Drain des ersten MOS-Lasttransistors (Q3) ver­ läuft;
die erste lokale Verdrahtung (7) über ein erstes Kontakt­ loch (9e), das den ersten Abschnitt und die zweite leitende Schicht (6) erreicht, an den ersten Abschnitt und an die zweite leitende Schicht (6) angeschlossen ist; und
die zweite lokale Verdrahtung (8) über ein zweites Kontaktloch (28), das den zweiten Abschnitt und die erste leitende Schicht (5) erreicht, an den zweiten Abschnitt und an die erste leitende Schicht (5) angeschlossen ist.
9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß
das erste Kontaktloch (9e) die zwischen dem zweiten MOS- Treibertransistor (Q2) und dem zweiten MOS-Lasttransistor (Q4) liegende zweite leitende Schicht (6) erreicht und
das zweite Kontaktloch (28) die zwischen dem ersten MOS- Treibertransistor (Q1) und dem ersten MOS-Lasttransistor (Q3) liegende erste leitende Schicht (5) erreicht.
10. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß sie auf einer Halblei­ terschicht (32) ausgebildet ist, die mit einer dazwischenlie­ genden Isolierschicht (31) auf einem Substrat (27) ausgebil­ det ist.
11. Herstellungsverfahren für eine Halbleiterspeichervorrich­ tung mit Speicherzellen, die jeweils einen ersten und einen zweiten MOS-Zugriffstransistor (Metall-Oxid-Halbleiter- Zugriffstransistor) (Q5, Q6), einen ersten und einen zweiten MOS-Treibertransistor (Q1, Q2) und einen ersten und einen zweiten MOS-Lasttransistor (Q3, Q4) umfassen, das die folgen­ den Schritte umfaßt:
Ausbilden einer ersten leitenden Schicht (18) zum Ausbil­ den von Gates des ersten und des zweiten MOS-Zugriffstransi­ stors (Q5, Q6), von Gates des ersten und des zweiten MOS- Treibertransistors (Q1, Q2) und von Gates des ersten und des zweiten MOS-Lasttransistors (Q3, Q4) auf einem Speicherzel­ lengebiet mit einer dazwischenliegenden ersten Isolier­ schicht;
Ausbilden einer zweiten Isolierschicht (21) auf der er­ sten leitenden Schicht (18);
Entfernen der zweiten Isolierschicht (21), die auf den Gate-Ausbildungsgebieten des ersten und des zweiten MOS- Zugriffstransistors (Q5, Q6) liegt;
Ausbilden einer zweiten leitenden Schicht (19), die die erste leitende Schicht (18) und die zweite Isolierschicht (21) bedeckt;
Ausbilden einer ersten Maskenschicht (23) auf der zweiten leitenden Schicht (19) zum Ausbilden von Mustern der zweiten leitenden Schicht (19) unter Verwendung der ersten Masken­ schicht (23); und
Ausbilden einer zweiten Maskenschicht (37) auf der ersten Maskenschicht (23) zum Ausbilden von Mustern der zweiten Iso­ lierschicht (21) und der ersten leitenden Schicht (18) unter Verwendung der ersten bzw. der zweiten Maskenschicht (23, 37).
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