CN1356726A - 半导体存储器及其制造方法 - Google Patents
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Abstract
一种半导体存储装置及其制造方法,本发明的SRAM的存储单元包含第1和第2存取MOS晶体管(Q5、Q6)、第1和第2驱动MOS晶体管(Q1、Q2)以及第1和第2负载MOS晶体管(Q3、Q4)。在分别形成第1和第2驱动MOS晶体管(Q1、Q2)的栅以及第1和第2负载MOS晶体管(Q3、Q4)的栅的第1和第2栅(3、4)上形成绝缘层。在该绝缘层上形成用于在第1和第2栅(3、4)之间形成电容的第1和第2导电层(5、6)。而且,形成连接第1栅(3)与第2导电层(6)的第1局部布线(7)和连接第2栅(4)与第1导电层(5)的第2局部布线(8)。
Description
技术领域
本发明涉及具备包含6个MOS(Metal Oxide Semiconductor)晶体管的存储单元(以下，称为「全CMOS单元」)的SRAM(静态随机存取存储器)及其制造方法，更特定地说，涉及能提高抗软错误(soft error)的性能的SRAM的存储单元的结构及其制造方法。
背景技术
伴随SRAM的低电压化，在3V或小于3V的电路系统3中，具备具有高电阻负载型、TFT负载型的4个MOS晶体管和2个负载的存储单元的SRAM成为主流。
但是，近年来，随着朝向2.5V、1.8V、1.5V的电压的低电压化的进展，以往成为主流的高电阻负载型或TFT负载型的SRAM由于工作特性差而变得衰退，具备包含6个MOS晶体管的全CMOS单元的SRAM正在成为主流。
在此，所谓全CMOS单元，一般指的是由2个体(bulk)的存取nMOS晶体管、2个体的驱动nMOS晶体管和2个体的负载pMOS晶体管形成的存储单元。
在全CMOS单元中，由于能用体的pMOS晶体管对H(高)侧的存储节点充电，故与存储节点的充电能力低的高电阻负载型或TFT负载型的SRAM相比，在抗软错误的性能方面良好。再有，所谓软错误，指的是下述现象：因电子-空穴对产生的噪声引起信息破坏，存储器发生误工作，上述电子-空穴对是由于从封装体中包含的U或Th放出的α线通过硅衬底中而发生的。
由于设计规则的微细化，SRAM存储单元的单元尺寸逐年变小，如上所述，SRAM的低电压化也正在得到进展。与此相随，SRAM的存储单元的存储节点的蓄积电荷(电压×电容)减少，即使是全CMOS单元，软错误也逐渐成为问题。
因此，即使是全CMOS单元，在使用0.18微米规则的微细的设计规则的的低电压工作的SRAM中，也必须进行对于软错误的对策。
在U.S.P 5,541,427中，记载了在全CMOS单元中为了进行对于软错误的对策而附加电容作为负载的例子。在U.S.P 5,541,427中，在连接存储节点间的布线上形成了电容。
为了形成上述的电容，在U.S.P 5,541,427中，在连接存储节点间的布线上形成了绝缘层和钨等的金属层。分别使用不同的掩模对该绝缘层和金属层构图。因此，存在因金属层和绝缘层的形成时的掩模偏移使电容减少、不能确保所希望的电容的情况。
发明内容
本发明是为了解决上述的课题而进行的。本发明的目的在于减少附加在半导体存储器的存储节点上的电容的离散性。
本发明的半导体存储器具备：存储单元，包含第1和第2存取MOS晶体管、第1和第2驱动MOS晶体管和第1和第2负载MOS晶体管；第1栅，形成第1驱动MOS晶体管的栅和第1负载MOS晶体管的栅；第1导电层，在第1栅上经第1绝缘层被形成，用来在与第1栅之间形成电容；第2栅，形成第2驱动MOS晶体管的栅和第2负载MOS晶体管的栅；第2导电层，在第2栅上经第2绝缘层被形成，用来在与第2栅之间形成电容；第1局部布线，连接第1栅与第2导电层；以及第2局部布线，连接第2栅与第1导电层。
这样，通过在第1和第2栅上形成绝缘层和导电层，可在第1和第2栅上形成电容器。在此，通过利用第1局部布线连接第1栅与第2导电层，利用第2局部布线连接第2栅与第1导电层，可对存储节点附加上述电容器的电容。此外，通过在第1和第2栅上形成电容器，可使用共同的掩模对第1导电层、第1绝缘层和第1栅、第2导电层、第2绝缘层和第2栅进行构图。由此，可确保各层的规定的重叠面积，可减少附加到存储节点上的电容的离散性。
本发明的半导体存储器具备：字线；以及在字线的延伸方向上并排的第1导电型的第1阱区、第2导电型的第2阱区和第1导电型的第3阱区，在第1阱区中形成第1存取MOS晶体管和第1驱动MOS晶体管，在第2阱区中形成第1和第1负载MOS晶体管，在第3阱区中形成第2存取MOS晶体管和第2驱动MOS晶体管。
通过采用上述那样的布局，可使有源层和栅的布局成为接近于直线的单纯的形状，可缩小存储单元面积。因而，既可缩小存储单元面积，又可减少附加到存储节点上的电容的离散性。
上述第1栅、第2栅、第1导电层和第2导电层最好分别包含多晶硅层，此时，在多晶硅层间分别形成第1和第2绝缘层。
由此，可沿用具有实际的业绩的DRAM(动态随机存取存储器)的工艺，可容易地在小的面积上形成大电容。
第1和第2导电层可包含多晶硅层和在该多晶硅层上形成的硅化物层。此外，
可用包含金属的层构成第1和第2导电层。由此，可进行第1和第2导电层的低电阻化。
第1和第2存取MOS晶体管具有在与第1和第2栅对应的下层导电层上直接层叠与第1和第2导电层对应的上层导电层而形成的栅。
由此，既可使第1和第2存取MOS晶体管的栅实现低电阻化，又可阻止对该栅附加不必要的电容，可使第1和第2存取MOS晶体管进行通常的工作。即，没有必要采用用耦合电容使第1和第2存取MOS晶体管工作那样的特殊的方法。
半导体存储器具备形成存储单元的存储单元区和形成进行存储单元的工作控制的外围电路的外围电路区，在外围电路区中形成MOS晶体管。此时，MOS晶体管的栅与第1和第2存取MOS晶体管的栅最好具有相同的结构。
由此，可使外围电路区的MOS晶体管和第1和第2存取MOS晶体管这两者进行通常的工作。
上述第1栅具有在上方不存在第1导电层的第1部分，该第1部分延伸到第2负载MOS晶体管的漏上，第2栅具有在上方不存在第2导电层的第2部分，该第2部分延伸到第1负载MOS晶体管的漏上，第1局部布线经到达第1部分和第2导电层的第1接触孔9e与第1部分和第2导电层导电性地连接，第2局部布线经到达第2部分和第1导电层的第2接触孔28与第2部分和第1导电层导电性地连接。
如上所述，由于有选择地除去第1和第2导电层，分别形成第1和第2部分，在该部分上形成接点部，故可形成上述接点部而不增加存储单元的面积。此外，由于在第1和第2导电层上形成接点部即可，故几乎没有必要增加存储单元的面积。因而，可对存储节点附加电容而不增加存储单元的面积。
较为理想的是，上述第1接触孔到达位于第2驱动MOS晶体管与第2负载MOS晶体管之间的第2导电层，第2接触孔到达位于第1驱动MOS晶体管与第1负载MOS晶体管之间的第1导电层。由此，可阻止上述接点部形成时的损伤加到晶体管上。
上述半导体存储器最好在衬底上经绝缘层形成的半导体层上形成。这样，通过采用SOI(绝缘体上的硅)结构，可进一步提高抗软错误的性能。此外，又可使外围电路高速地工作，可减少漏泄电流。
本发明的半导体存储器的制造方法是具备包含第1和第2存取MOS晶体管、第1和第2驱动MOS晶体管和第1和第2负载MOS晶体管的存储单元的半导体存储器的制造方法，具备下述工序。在存储单元区上经第1绝缘层形成用来形成第1和第2存取MOS晶体管的栅、第1和第2驱动MOS晶体管的栅和第1和第2负载MOS晶体管的栅的第1导电层。在第1导电层上形成第2绝缘层。除去位于第1和第2存取MOS晶体管的栅形成区上的第2绝缘层。形成第2导电层使其覆盖第1导电层和第2绝缘层。在第2导电层上形成第1掩模层，使用第1掩模层对第2导电层进行构图。在第1掩模层上形成第2掩模层，使用第1和第2掩模层分别对第2绝缘层和第1导电层进行构图。
如上所述，通过使用在第2导电层上形成的第1和第2掩模层分别对第2导电层、第2绝缘层和第1导电层进行构图，可与各MOS晶体管的栅一起、在驱动MOS晶体管的栅上和负载MOS晶体管的栅上形成电容器。此时，由于在除去位于存取MOS晶体管的栅上的第2绝缘层后形成了第2导电层，故可用导电性地连接并层叠了的2层的导电层形成存取MOS晶体管的栅，可得到上述那样的效果。此外，由于能可靠地留下被第2掩模层覆盖的部分，故能可靠地确保第1和第2导电层与第2绝缘层的规定的重叠面积。由此，可减少附加到存储节点上的电容的离散性。
附图说明
图1是示出本发明的半导体存储器的存储单元中的栅布线的布局的平面图。
图2是示出本发明的半导体存储器的存储单元中的上层金属布线的布局的平面图。
图3是本发明的半导体存储器的存储单元的等效电路图。
图4是沿图1中的100-100线的剖面图。
图5是沿图1中的200-200线的剖面图。
图6是沿图1中的300-300线的剖面图。
图7是沿图1中的400-400线的剖面图。
图8是采用了SOI结构时的存储单元的剖面图。
图9是示出在外围电路区中形成的MOS晶体管的结构例的剖面图。
图10～图18是示出图1中示出的半导体存储器的制造工序的第1～第9工序的剖面图，是示出与图4的剖面对应的剖面的图。
图19～图26是示出图1中示出的半导体存储器的制造工序的第2～第9工序的剖面图，是示出与图5的剖面对应的剖面的图。
图27～图35是示出图1中示出的半导体存储器的制造工序的第1～第9工序的剖面图，是示出与图6的剖面对应的剖面的图。
发明的具体实施方式
以下，使用图1～图35，说明本发明的实施例。
图1和图2是本实施例中的SRAM(半导体存储器)的存储单元的平面图。图3是本实施例中的SRAM的等效电路图。再有，图1中示出下层布线的布局，图2中示出上层布线的布局。
SRAM具备形成存储单元1的存储单元区和形成进行存储单元1的工作控制的外围电路的外围电路区。
存储单元1具有全CMOS单元结构，具有第1和第2倒相器以及2个存取MOS晶体管。
如图3中所示，第1倒相器包含第1驱动MOS晶体管Q1和第1负载MOS晶体管Q3，第2倒相器包含第2驱动MOS晶体管Q2和第2负载MOS晶体管Q4。
第1倒相器和第2倒相器形成连接了彼此的输入和输出的触发器，在触发器的第1存储节点上连接第1存取MOS晶体管Q5的源，在触发器的第2存储节点上连接第2存取MOS晶体管Q6的源。
如图1中所示，存储单元1具备在横方向(字线的延伸方向)上并排的p阱区、n阱区和p阱区。在左侧的p阱区中形成第1驱动MOS晶体管Q1和第1存取MOS晶体管Q5，在位于中央的n阱区中形成第1和第2负载MOS晶体管Q3、Q4，在右侧的p阱区中形成第2驱动MOS晶体管Q2和第2存取MOS晶体管Q6。
此外，在p阱区和n阱区内有选择地形成在纵方向上延伸的多个有源区2，以延伸到有源区2上的方式形成在横方向上延伸的第1、第2和第3栅3、4、14、15。
通过采用上述那样的布局，如图1中所示，可使有源区2和各栅3、4、14、15成为接近于直线的单纯的形状，可缩小存储单元1的面积。
第1栅3成为第1驱动MOS晶体管Q1和第1负载MOS晶体管Q3的栅，第2栅4成为第2驱动MOS晶体管Q2和第2负载MOS晶体管Q4的栅。第3栅14、15成为第1和第2存取MOS晶体管Q5、Q6的栅。将第1和第2存取MOS晶体管Q5、Q6的栅连接到字线上。
而且，如图3中所示，设置电容器13a、13b，对存储节点附加了规定的电容。
具体地说，如图1中所示，在第1栅3上经绝缘层形成第1导电层5，在第2栅4上经绝缘层形成第2导电层6，利用这些部分形成了电容器13a、13b。而且，对第1和第2栅3、4供给倒相器的输入，对第1和第2导电层5、6供给倒相器的输出。
通过设置上述的电容器13a、13b，可对存储节点附加电容，可提高抗软错误的性能。
此外，通过在第1和第2栅3、4上形成电容器13a、13b，可使用共同的掩模对第1导电层5、第1栅3上的绝缘层和第1栅3进行构图，可使用共同的掩模对第2导电层6、第2栅4上的绝缘层和第2栅4进行构图。由此，可确保各层的重叠面积，可减少附加到存储节点上的电容的离散性。
再者，也可使第1和第2栅3、4和第1和第2导电层5、6的边缘对齐，也可减小各层与接点部之间的容限(margin)。因此，可缩小存储单元尺寸。
第1和第2栅3、4和第1和第2导电层5、6最好分别包含掺杂多晶硅层。此时，分别在多晶硅层间形成上述绝缘层。由此，可沿用具有实际的业绩的DRAM的工艺，可容易地在小的面积上形成大电容。
再有，可用多晶硅层与硅化物的层叠结构来构成第1和第2导电层5、6，也可用金属层或金属层与其它的导电层的层叠结构来构成第1和第2导电层5、6。此外，可用金属层来构成第1和第2栅3、4。由此，可实现第1和第2栅3、4和第1和第2导电层5、6的低电阻化。
如图1中所示，存储单元1具备连接第1栅3、规定的有源区2和第2导电层6的第1局部布线7以及连接第2栅4、规定的有源区2和第1导电层5的第2局部布线8。
第1栅3具有在上方不存在第1导电层5的第1部分，第2栅4具有在上方不存在第2导电层6的第2部分。第1部分延伸到第2负载MOS晶体管Q4的漏上，与该漏导电性地连接。第2部分延伸到第1负载MOS晶体管Q3的漏上，与该漏导电性地连接。
第1局部布线7经在第1部分上形成的接触孔与第1部分导电性地连接，经在第2导电层6上形成的接触孔9e与第2导电层6导电性地连接，与第2驱动MOS晶体管Q2的漏导电性地连接。
第2局部布线8经在第2部分上形成的接触孔与第2部分导电性地连接，经在第1导电层5上形成的接触孔9d与第1导电层5导电性地连接，与第1驱动MOS晶体管Q1的漏导电性地连接。
如上所述，由于有选择地除去位于负载MOS晶体管Q3、Q4的漏上的第1或第2导电层5、6，分别形成第1和第2部分，在该部分上形成接点部，故可形成接点部而不增加存储单元1的面积。
如图1中所示，接触孔9e位于第2驱动MOS晶体管Q2与第2负载MOS晶体管Q4之间的元件隔离区上，接触孔9d位于第1驱动MOS晶体管Q1与第1负载MOS晶体管Q3之间的元件隔离区上。由此，可阻止上述接点部形成时的损伤加到晶体管上。
更为理想的是，将接触孔9e配置在第2驱动MOS晶体管Q2与第2负载MOS晶体管Q4之间的中央部上，将接触孔9d配置在第1驱动MOS晶体管Q1与第1负载MOS晶体管Q3之间的中央部上。
由此，可使接触孔9d离开接触孔9a、9b这两者，此外，可使接触孔9e离开接触孔9i、9j这两者。其结果，可抑制第1和第2局部布线7、8(存储节点)与VDD线或GND线的短路。
如图2中所示，在第1和第2导电层5、6的上层，形成第1金属布线10a～10g，在第1金属布线10a～10g的上层，形成第2金属布线11a～11e。
第1金属布线10a经接触孔9a与有源区2连接，经通路孔12a与第2金属布线11a(GND线)连接。第2金属布线10b经接触孔9b与有源区2连接，经通路孔12b与第2金属布线(VDD线)11c连接。
第1金属布线10c经接触孔9c与有源区2连接，经通路孔12c与第2金属布线(/BIT线)11d连接。第1金属布线10d与字线连接，经接触孔9f、9g与第3栅14、15连接。
第1金属布线10e经接触孔9h与有源区2连接，经通路孔12f与第2金属布线(BIT线)11b连接。第1金属布线10f经接触孔9i与有源区2连接，经通路孔12e与第2金属布线11c连接。第1金属布线10g经接触孔9j与有源区2连接，经通路孔12d与第2金属布线(GND线)11e连接。
图4～图7中示出具有上述的结构的存储单元1的剖面结构。图4是沿图1和图2中示出的存储单元1的100-100线的剖面图，图5是沿图1和图2中示出的存储单元1的200-200线的剖面图，图6是沿图1和图2中示出的存储单元1的300-300线的剖面图，图7是沿图1和图2中示出的存储单元1的400-400线的剖面图。
如图4中所示，在半导体衬底16的主表面上以规定有源区的方式有选择地形成元件隔离绝缘层17。然后，在有源区上经栅绝缘层(未图示)形成第2栅4、绝缘层21、第2导电层6。利用这些部分形成上述的电容器13b。再有，第2导电层6在实施例1中具有多晶硅层与硅化钨层的层叠结构。
此外，在规定的有源区上经栅绝缘层(未图示)形成第3栅15。第3栅15具有第1多晶硅层18、第2多晶硅层19与硅化钨层20的层叠结构。
在第2导电层6和第3栅15上形成绝缘层23。在该绝缘层23的侧壁上、第2导电层6的侧壁上和第3栅15的侧壁上形成由起到刻蚀中止层的功能的材料(例如，氮化硅层)构成的侧壁绝缘层22。
形成层间绝缘层24，使其覆盖侧壁绝缘层22和绝缘层23，分别形成贯通层间绝缘层24的接触孔28、9e。在接触孔28内形成第2局部布线8，在接触孔9e内形成第1局部布线7。此时，利用侧壁绝缘层22维持第2局部布线8与第2导电层6间的导电性的绝缘。
形成层间绝缘层25，使其覆盖第1和第2局部布线7、8，以贯通层间绝缘层24、25和绝缘层23的方式形成接触孔9g。在该接触孔9g内形成第1金属布线10d。
形成层间绝缘层26，使其覆盖第1金属布线10d，在层间绝缘层26上形成第2金属布线11a～11e。再形成层间绝缘层(未图示)，使其覆盖第2金属布线11a～11e，在该层间绝缘层上形成通路孔(未图示)，再在层间绝缘层上形成第3金属布线(未图示)。
如图5中所示，成为第1存取MOS晶体管Q5的栅的第3栅绝缘在第1多晶硅层18上直接形成了第2多晶硅层19和硅化钨层20的层叠结构。
由此，可使第1存取MOS晶体管Q5的栅实现低电阻化。此外，由于在第1多晶硅层18与第2多晶硅层19之间没有设置绝缘层，故可阻止对栅附加不必要的电容，可使第1存取MOS晶体管Q5进行通常的工作。即，没有必要采用用耦合电容使第1存取MOS晶体管Q5工作那样的特殊的方法。
此外，通过将第1存取MOS晶体管Q5的栅作成上述的结构，如图5中所示，在相邻的晶体管之间可采用自对准接点结构。由此，没有必要为了形成接点部而扩展晶体管之间的间隔，可抑制单元尺寸的扩大。
再有，由于第2存取MOS晶体管Q6也具有与第1存取MOS晶体管Q5相同的结构，故可得到同样的效果。
此外，如图9中所示，使在外围电路区33中形成的MOS晶体管34的栅的结构与第1和第2存取MOS晶体管Q5、Q6的结构相同。由此，可使MOS晶体管34、第1和第2存取MOS晶体管Q5、Q6这两者进行通常的工作。
如图9中所示，外围电路区33的MOS晶体管34具有成为源/漏区的1对杂质扩散层以及层叠了第1和第2多晶硅层18、19和硅化钨层20的栅。而且，在1对杂质扩散层上分别连接布线层35、36。
如图7中所示，在层间绝缘层25上形成与字线连接的第1金属布线10d，该第1金属布线10d在作为存储单元1的长度方向的横方向上延伸。
在上述的实施例中，说明了在半导体衬底16上形成SRAM的情况，但也可如图8中所示在衬底27上经绝缘层31形成的半导体层32上形成SRAM。这样，通过采用SOI结构，可进一步提高抗软错误的性能。此外，也可使外围电路高速地工作，可减少漏泄电流。
其次，使用图10～图35，说明本发明的SRAM的存储单元1的制造方法。
图10～图18示出图1和图2中示出的存储单元1的各工序中的100-100线剖面图，图19～图26示出各工序中的200-200线剖面图，图27～图35示出各工序中的300-300线剖面图。
再有，在以下的说明中，说明在半导体衬底上形成存储单元1的情况，但也适用于采用SOI结构的情况。采用，为了图示的方便起见，省略了半导体衬底内的杂质分布的图示。
如图10和图27中所示，在位于存储单元区的半导体衬底16的主表面上有选择地形成元件隔离绝缘层17。可通过例如对半导体衬底16的主表面有选择地进行热氧化来形成元件隔离绝缘层17。其后，进行阱(未图示)形成用的杂质注入。
其次，在利用CVD(化学汽相淀积)法等形成了栅绝缘层(未图示)后，如图11、图19和图28中所示，利用CVD法淀积第1多晶硅层18和绝缘层21。在第1多晶硅层18中最好掺了杂质。作为绝缘层21，例如可举出层叠了氧化硅层、氮化硅层、氧化硅层的ONO层等。
其次，在绝缘层21上形成覆盖第3栅(存取MOS晶体管的栅)形成区以外的区域的掩模层(未图示)，使用该掩模层有选择地刻蚀绝缘层21。由此，如图12、图20中所示，除去位于第3栅形成区上的绝缘层21。
其次，利用CVD法等，如图12、图20和图29中所示，在绝缘层21和第1多晶硅层18上形成第2多晶硅层19。再有，为了减少电阻，最好在第2多晶硅层19中掺入杂质。
在第2多晶硅层19上形成钨层，在该状态下进行热处理等，在第2多晶硅层19上形成硅化钨层20。然后，利用CVD法等，在硅化钨层20上形成由氧化硅层等构成的绝缘层23。
在绝缘层23上形成掩模层(未图示)，使用该掩模层有选择地刻蚀绝缘层23。由此，如图13、图21和图30中所示，对位于第3栅上的绝缘层23进行构图。
将该绝缘层23作为掩模，刻蚀由硅化钨层20和第2多晶硅层19的层叠结构构成的第1和第2导电层5、6，用绝缘层21中止刻蚀。
其次，如图14、图22和图31中所示，形成掩模层37，使其覆盖绝缘层23，将掩模层37和绝缘层23用作掩模，刻蚀绝缘层21和第1多晶硅层18。由此，形成第1和第2栅3、4和第3栅(存取MOS晶体管Q5、Q6的栅)14、15。
此时，由于掩模层37延伸到未被绝缘层23覆盖的绝缘层21上，故可在第1和第2栅3、4上形成从第2多晶硅层19下起朝向第1和第2存取MOS晶体管Q5、Q6延伸的、在上面不存在第2多晶硅层19的第1和第2部分。
此外，可同时在第1和第2栅3、4上形成电容器，可对存储节点附加所希望的电容。
再者，通过在第1和第2栅3、4上形成电容器，使用共同的掩模(绝缘层23)，可对第1和第2导电层5、6、绝缘层21以及第1和第2栅3、4进行构图。由此，可可确保各层的规定的重叠面积，可减少附加到存储节点上的电容的离散性。
其次，如图15、图23和图32中所示，进行用于形成各MOS晶体管用的杂质注入或侧壁绝缘层22的形成。此时，作为侧壁绝缘层22的材料，例如采用如氮化硅层那样在氧化硅层的刻蚀时起到刻蚀中止层的功能的材料。其后，有选择地刻蚀绝缘层23，形成开口部。
其次，在整个面上淀积氮化硅层等的刻蚀中止层，在该刻蚀中止层上淀积由氧化硅等构成的层间绝缘层24。在对该层间绝缘层24进行了平坦化后，在层间绝缘层24上形成局部布线形成用掩模(未图示)，使用该掩模有选择地刻蚀层间绝缘层24。
然后，用刻蚀中止层中止刻蚀，除去已除去层间绝缘层24的部位的刻蚀中止层。由此，如图16、图24和图33中所示，形成自对准结构的接触孔9d、9e、28、30。
其次，利用CVD法等淀积钨层，使其覆盖层间绝缘层24，对钨层的表面进行平坦化。由此，可在接触孔9d、9e、28、30内填埋钨层，如图17、图25和图34中所示，可形成第1和第2局部布线7、8。
其后，在层间绝缘层24上淀积由氧化硅层等构成的层间绝缘层25，对层间绝缘层25进行平坦化处理。在该层间绝缘层25上形成掩模层(未图示)，使用该掩模层有选择地刻蚀层间绝缘层24、25，在第3栅14、15上，除此以外还有选择地刻蚀刻蚀中止层和绝缘层23。
由此，如图17、图25和图34中所示，形成自对准结构的接触孔9a～9c、9f～9j。
其次，利用CVD法等淀积钨层，使其覆盖层间绝缘层25，对钨层进行构图。由此，在接触孔9a～9c、9f～9j内填埋钨层，同时，如图18、图26和图35中所示，可在层间绝缘层25上形成第1金属布线10a～10g。
其后，形成层间绝缘层26，使其覆盖第1金属布线10a～10g，在层间绝缘层26中形成通路孔12a～12f，在通路孔12a～12f填埋钨层。然后，在层间绝缘层26上形成金属层，对其进行构图。由此，形成第2金属布线11a～11e。
经过以上的工序，形成图4～图6中示出的SRAM的存储单元。其后，在第2金属布线11a～11e上再形成未图示的层间绝缘层，在该层间绝缘层上形成第3金属布线。
按照本发明，由于可确保对存储节点附加电容用的第1导电层、第1绝缘层和第1栅的规定的重叠面积和第2导电层、第2绝缘层和第2栅的规定的重叠面积，故可确保附加到存储节点上的最低限度的电容。由此，与现有例相比，可减少附加到存储节点上的电容的离散性，能可靠地对存储节点附加所希望的电容。其结果，能可靠地提高抗软错误的性能。
Claims (11)
1.一种半导体存储器，其特征在于，具备：
存储单元，包含第1和第2存取MOS晶体管(Q5、Q6)、第1和第2驱动MOS晶体管(Q1、Q2)及第1和第2负载MOS晶体管(Q3、Q4)；
第1栅(3)，形成上述第1驱动MOS晶体管的栅和上述第1负载MOS晶体管的栅；
第1导电层(5)，在上述第1栅上经第1绝缘层被形成，用来在与上述第1栅之间形成电容；
第2栅(4)，形成上述第2驱动MOS晶体管的栅和上述第2负载MOS晶体管的栅；
第2导电层(6)，在上述第2栅上经第2绝缘层被形成，用来在与上述第2栅之间形成电容；
第1局部布线(7)，连接上述第1栅与上述第2导电层；以及
第2局部布线(8)，连接上述第2栅与上述第1导电层。
2.如权利要求1中所述的半导体存储器，其特征在于：
上述半导体存储器具备：
字线；以及
在上述字线的延伸方向上并排的第1导电型的第1阱区、第2导电型的第2阱区和第1导电型的第3阱区，
在上述第1阱区中形成上述第1存取MOS晶体管和上述第1驱动MOS晶体管，
在上述第2阱区中形成上述第1和第1负载MOS晶体管，
在上述第3阱区中形成上述第2存取MOS晶体管和上述第2驱动MOS晶体管。
3.如权利要求1中所述的半导体存储器，其特征在于：
上述第1栅、上述第2栅、上述第1导电层和上述第2导电层分别包含多晶硅层，
在上述多晶硅层间分别形成上述第1和第2绝缘层。
4.如权利要求3中所述的半导体存储器，其特征在于：
上述第1和第2导电层包含上述多晶硅层和在该多晶硅层上形成的硅化物层。
5.如权利要求1中所述的半导体存储器，其特征在于：
分别用包含多晶硅层的层构成上述第1和第2栅，
用包含金属的层构成上述第1和第2导电层。
6.如权利要求1中所述的半导体存储器，其特征在于：
上述第1和第2存取MOS晶体管具有在与上述第1和第2栅对应的下层导电层(18)上直接层叠与上述第1和第2导电层对应的上层导电层(19)而形成的栅。
7.如权利要求6中所述的半导体存储器，其特征在于：
上述半导体存储器具备形成上述存储单元的存储单元区和形成进行上述存储单元的工作控制的外围电路的外围电路区，
上述外围电路区包含MOS晶体管，
上述MOS晶体管的栅具有与上述第1和第2存取MOS晶体管的栅相同的结构。
8.如权利要求1中所述的半导体存储器，其特征在于：
上述第1栅具有在上方不存在上述第1导电层的第1部分，上述第1部分延伸到上述第2负载MOS晶体管的漏上，
上述第2栅具有在上方不存在上述第2导电层的第2部分，上述第2部分延伸到上述第1负载MOS晶体管的漏上，
上述第1局部布线经到达上述第1部分和上述第2导电层的第1接触孔(9e)与上述第1部分和上述第2导电层导电性地连接，
上述第2局部布线经到达上述第2部分和上述第1导电层的第2接触孔(28)与上述第2部分和上述第1导电层导电性地连接。
9.如权利要求8中所述的半导体存储器，其特征在于：
上述第1接触孔到达位于上述第2驱动MOS晶体管与上述第2负载MOS晶体管之间的上述第2导电层，
上述第2接触孔到达位于上述第1驱动MOS晶体管与上述第1负载MOS晶体管之间的上述第1导电层。
10.如权利要求1中所述的半导体存储器，其特征在于：
在衬底(27)上经绝缘层(31)形成的半导体层(32)上形成上述半导体存储器。
11.一种半导体存储器的制造方法，该半导体存储器具备包含第1和第2存取MOS晶体管(Q5、Q6)、第1和第2驱动MOS晶体管(Q1、Q2)及第1和第2负载MOS晶体管(Q3、Q4)的存储单元，其特征在于，具备下述工序：
在存储单元区上经第1绝缘层形成用来形成上述第1和第2存取MOS晶体管的栅、上述第1和第2驱动MOS晶体管的栅和上述第1和第2负载MOS晶体管的栅的第1导电层(18)的工序；
在第1导电层上形成第2绝缘层(21)的工序；
除去位于上述上述第1和第2存取MOS晶体管的栅形成区上的上述第2绝缘层的工序；
形成第2导电层(19)使其覆盖上述第1导电层和上述第2绝缘层的工序；
在上述第2导电层上形成第1掩模层(23)、使用上述第1掩模层对上述第2导电层进行构图的工序；以及
在上述第1掩模层上形成第2掩模层(37)、使用上述第1和第2掩模层分别对上述第2绝缘层和上述第1导电层进行构图的工序。
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