CN1507658A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种以简易工序可实现希望电容的DRAM的半导体器件及其制造方法。在存储器区域设有存储单元晶体管和沟渠型电容器，在逻辑电路区域设有CMOS的各晶体管。设有位线接点(31)和延伸于层间绝缘膜(30)上的位线(31)。在存储单元晶体管，源极扩散层(18)为两个绝缘膜侧壁(25a、25b)所覆盖，硅化物层未形成于源极扩散层(18)上。此外，设有贯通层间绝缘膜(30)而连接屏蔽线(33)和板形电极(16b)的板形电极接点(31)，此屏蔽线(33)设于和位线(32)相同布线层。

Description

半导体器件及其制造方法
                        技术领域
本发明是关于一种半导体器件及其制造方法，特别适用于将DRAM混载于逻辑晶片的所谓DRAM混载逻辑大规模集成电路(LSI)。
                        背景技术
近几年来，已将混载高性能逻辑电路和DRAM存储器部分的DRAM混载器件实际应用于要求小型化和大电容的存储器—电容和高速资料传送速度的多媒体机器中。DRAM混载器件从大的方面区分为沟渠电容器型和堆叠电容器型。沟渠电容器型：为DRAM存储单元(memory cell)的信息存储部分的电容器设于半导体衬底的沟渠内；堆叠电容器型：电容器或电极三维堆叠于半导体衬底主面的上方。
另一方面，作为可更简便形成存储单元的器件，混载使用栅极绝缘膜作为电容绝缘膜、使用栅极作为板形电极的所谓平面型(MOS构造)DRAM及逻辑电路的器件最近再次受到注目。
(发明所要解决的课题)
然而，关于上述以前DRAM混载逻辑电路，分别有如下的缺点。
对于用作制造上述沟渠型电容器型或堆叠型DRAM混载器件的工序，除了存储单元晶体管的外，还要在其上形成存储单元电容器，所以追加了复杂的工序。其结果，有以下缺点：不仅用作设计变更等的开发周期或制造器件所需的周期变长，而且器件的优质品率的提高更加困难，制造成本也变得更高。
此外，关于平面型DRAM混载器件，虽然用作制造其的工序简短、单纯，但因存储单元的尺寸比堆叠电容器型或沟渠型电容器型更大而有下述缺点：将大电容的DRAM混载于逻辑电路就变得困难。
                        发明内容
本发明的目的，在于提供一种不追加复杂的工序，而实现简单地将希望电容器DRAM混载于逻辑电路的器件的半导体器件及其制造方法。
本发明的半导体器件，是在半导体层设置具有存储单元晶体管和电容器的DRAM存储单元而形成的半导体器件，上述存储单元晶体管，具有设于上述半导体层上的栅极绝缘膜、设于上述栅极绝缘膜上的栅极、在上述半导体层内设于上述栅极两侧方的源极扩散层和源极扩散层及覆盖上述栅极侧面的第一侧壁，上述电容器具有板形电极：具有填充挖入上述半导体层所形成的电容器用沟渠的下部与和上述栅极对向的上部；电容绝缘膜：沿着上述电容器用沟渠壁面形成于上述板形电极下方，介于上述板形电极下部和上述半导体层的间；及，第二侧壁：由覆盖上述板形电极上部侧面的绝缘膜构成，用上述第一及第二侧壁覆盖上述源极扩散层全体。
由此，可得到DRAM存储单元，其一面具有衬底上的阶差小的沟渠电容器构造，一面以小面积具有大电容。而且，用第一及第二侧壁覆盖源极扩散层，所以可抑制源极扩散层的硅化物(silicide)化或杂质侵入，而可抑制存储单元的漏电流。
也可以具备储存节点(storage node)用扩散层，其在上述半导体层内沿着上述电容器用沟渠壁面夹住上述电容绝缘膜而和上述板形电极下部对向般地所形成。
上述源极扩散层具有自行对准地形成于上述栅极的第一杂质扩散层和自行对准地形成于上述第一侧壁、比上述第一杂质扩散层含有高浓度杂质的第二杂质扩散层，上述源极扩散层具有自行对准地形成于上述栅极的第一杂质扩散层，由此在存储单元晶体管动作时，可得到在源极扩散层因电场缓和而可靠性提高等效果。
在上述存储单元晶体管的上述源极扩散层的至少一部分上设有硅化物层，在上述存储单元晶体管的上述源极扩散上未设硅化物层，由此可一面谋求源极接点电阻的降低，一面谋求漏电的减少。
由具备覆盖上述存储单元晶体管及上述存储单元电容器的层间绝缘膜、形成于上述层间绝缘膜上的复数位线、在上述层间绝缘膜上介于上述复数位线彼此间的自由和上述位线共同的导体膜形成的屏蔽线及贯通上述层间绝缘膜而互相连接上述屏蔽线和上述板形电极的连接构件，将屏蔽线用板形电极接点连接于板形电极，所以可透过屏蔽线固定板形电极的电位。因此，可抑制板形电极的电位的频繁变化，可提高对电容绝缘膜的电荷保持能力。而且，屏蔽线由和位线共同的导体膜形成，所以由采取此构造，不会引起工序的增大。
上述电容器的板形电极和上述存储单元晶体管的栅极由共同的导体膜形成，所以可因工序简化而减少制造成本和缩小存储器尺寸。
具备逻辑晶体管，其具有设于上述半导体层上的栅极和设于上述半导体层内的源极、源极区域，上述逻辑晶体管的栅极由和上述电容器的板形电极及上述存储单元晶体管的栅极共同的导体膜形成，所以可廉价提供所谓的DRAM、逻辑混载型半导体器件。
上述栅极绝缘膜和上述电容绝缘膜使用共同的绝缘膜形成，所以可谋求制造成本的降低。
本发明的半导体器件的制造方法，是具备：具有栅极绝缘膜、栅极、源极扩散层及源极扩散层的存储单元晶体管和具有板形电极及电容绝缘膜的电容器，包含以下工序：(a)蚀刻上述半导体层一部分，形成电容器用沟渠；(b)上述工序(a)的后，使用填充上述电容器用沟渠的由热氧化膜构成的底层氧化膜及抗蚀膜蚀刻上述半导体层一部分而形成分离用沟渠的后，在上述分离用沟渠内埋入绝缘膜而形成沟渠分离；(c)上述工序(b)的后，分别除去上述抗蚀膜及上述底层氧化膜；(d)上述工序(c)的后，在上述电容器用沟渠壁面上形成电容绝缘膜；(e)上述工序(d)的后，遍及上述电容器用沟渠内及上述半导体层上面上形成导体膜；及，(f)将上述导体膜形成图案，在活性区域上形成上述存储单元晶体管的栅极，同时形成填充上述电容器用沟渠的电容器的板形电极。
由此方法，因两次氧化膜的形成及除去而使电容器沟渠壁面，即储存节点扩散层表面清洁化且平滑化，所以可得到具有厚度比较均匀的电容绝缘膜的具有稳定电容特性的电容器。
由进一步包含以下工序：(g)上述工序(f)的后，以上述栅极为掩膜在上述活性区域内掺杂杂质离子，在位于上述半导体层内的上述栅极两侧方的区域形成两个第一杂质扩散层；及，(h)上述工序(g)的后，形成第一、第二绝缘膜侧壁，其分别覆盖上述栅极及上述板形电极的各侧面，同时全体覆盖上述两个第一杂质扩散层中位于上述栅极一板形电极间的一方第一杂质扩散层，在成为源极扩散层的一方第一杂质扩散层，在其的后的工序形成硅化物层或可抑制杂质侵入。
由进一步包含下述工序：(i)上述工序(h)的后，以上述栅极及第一、第二侧壁为掩膜在上述活性区域掺杂杂质离子，在上述两个第一杂质扩散层中他方第一杂质扩散层内掺杂比上述工序(g)更高浓度的杂质离子，形成第二杂质扩散层，用第一、第二杂质扩散层构成存储单元晶体管的源极扩散层，所以可形成动作时电场缓和功能高的存储单元晶体管。
由进一步包含下述工序：(j)上述工序(i)的后，使上述第二杂质扩散层上部硅化物化，形成硅化物层，可形成源极接点电阻小且漏电少的存储单元。
由包含以下工序：(k)形成覆盖上述板形电极及栅极的层间绝缘膜；及，(l)形成贯通上述层间绝缘膜而连接于上述源极扩散层的位线接点及位线和贯通上述层间绝缘膜而连接于上述板形电极的板形电极接点及屏蔽布线，不引起工序数增大而可形成抑制板形电极电位变动的功能高的电荷保持能力高的电容器。
也可以进一步包含以下工序：在上述工序(a)的后且上述工序(c)前，用热氧化法在上述电容器用沟渠壁面上形成掺杂保护用氧化膜的后，在上述半导体层中位于上述掺杂保护用氧化膜下方的区域导入杂质，形成储存节点用扩散层；及，形成上述储存节点用扩散层的后，除去上述掺杂保护用氧化膜。
在形成上述储存节点用扩散层的工序，可从上述掺杂保护用氧化膜上方进行上述杂的离子掺杂或等离子体掺杂。
上述半导体器件更具备具有栅极及源极、源极扩散层的逻辑晶体管，由在上述工序(b)，在上述逻辑晶体管形成区域也形成沟渠分离，在上述工序(e)，在上述逻辑晶体管形成区域也形成上述导体膜，在上述工序(f)，从上述导体膜形成上述逻辑晶体管的栅极，可用简易工序形成DRAM、逻辑混载型半导体器件。
在上述工序(d)，由在上述存储单元晶体管的活性区域上使用和上述电容绝缘膜共同的膜形成上述栅极绝缘膜，可谋求制造成本的降低。
                        附图说明
图1为表示关于本发明第一实施形态的半导体器件中存储器部分结构的平面图。
图2(a)、图2(b)分别为图1所示的IIa-IIa线的剖面图及IIb-IIb线的剖面图。
图3(a)～图3(e)为表示第一实施形态的半导体器件制造中前半部分的剖面图。
图4(a)～图4(d)为表示第一实施形态的半导体器件制造中后半部分的剖面图。
图5(a)～图5(c)为表示本发明第二实施形态的半导体器件制造中前半部分的剖面图。
图6(a)～图6(c)为表示第二实施形态的半导体器件制造中后半部分的剖面图。
(符号说明)
10     硅衬底                  17b   低浓度源极扩散层
11     阱                      18    源极扩散层
12     浅沟渠分离              19    高浓度n型扩散层
14     栅极绝缘膜              20    源极、源极扩散层
15     电容绝缘膜              25    绝缘膜侧壁
16a    栅极                    26    绝缘膜侧壁
16b    板形电极                30    层间绝缘膜
16c    栅极                    31    位线接点
16d    硅化物层                32    位线
17a    高浓度源极扩散层        33    屏蔽线
34    板形电极接点
                        具体实施方式
(第1实施形态)
图1为表示关于本发明第一实施形态的半导体器件中存储器部分结构的平面图。图2(a)、图2(b)分别为图1所示的IIa-IIa线的剖面图及IIb-IIb线的剖面图。又，在图2(a)表示半导体器件的存储器区域Rmemo及逻辑电路区域Rlogc的截面构造，但在图1及图2(b)，逻辑电路区域Rlogc的平面构造及截面构造的图示则被省略。
如图1及图2(a)、图2(b)所示，本实施形态的半导体器件具有p型硅衬底10、设于硅衬底10的存储器区域Rmemo的p阱11a、设于硅衬底10的逻辑电路区域Rlogc的n阱11b和p阱11c及包围存储器区域Rmemo的p阱11a底部的深部n阱11d，具有所谓的三重阱(triple well)构造。此外，具备区划存储器区域Rmemo的活性区域的浅沟渠分离12a和区划逻辑电路区域Rlogc的活性区域的浅沟渠分离12b。
而且，在存储器区域Rmemo，在p阱11a上设有具有栅极16a、栅极绝缘膜14a、绝缘膜侧壁25a、含有低浓度n型杂质的低浓度源极扩散层17b、含有高浓度n型杂质的高浓度源极扩散层17a、源极扩散层18及硅化物层16d的存储单元晶体管Trm和具有板形电极16b、起作用作为储存节点的n型扩散层19、电容绝缘膜15及绝缘膜侧壁25b的沟渠型电容器Cpt。此处，用高浓度源极扩散层17a及低浓度源极扩散层17b构成源极扩散层，用高浓度源极扩散层17a、低浓度源极扩散层17b及硅化物层16d构成存储单元晶体管的源极区域。另一方面，源极扩散层18全体只由含有低浓度n型杂质的低浓度杂质扩散层所构成。此外，源极扩散层18为两个绝缘膜侧壁25a、25b所覆盖，所以在源极扩散层18上未形成硅化物层，因此源极区域只由源极扩散层18所构成。
此外，在逻辑电路区域Rlogc设有具有栅极16c、栅极绝缘膜14b、绝缘膜侧壁26及p型源极、源极扩散层19的p沟道型MIS晶体管(pMIS)和具有栅极16c、栅极绝缘膜14b、绝缘膜侧壁26及n型源极、源极扩散层20的n沟道型MIS晶体管(nMIS)。
而且，在衬底全体沉积层间绝缘膜30，设有贯通层间绝缘膜30而连接于存储器区域Rmemo的存储单元晶体管Trm的高浓度源极扩散层17a的位线接点31及连接于位线接点31、延伸于层间绝缘膜30上的位线32。此存储器区域Rmemo构造为所谓的开放式(open)位线构造。
又，在逻辑电路区域Rlogc也设有贯通层间绝缘膜30而到达源极、源极扩散层19、20的源极接点及源极接点或贯通层间绝缘膜30而接触到栅极16c的栅极接点等，但这些构件不是关于本发明本质的部分，所以省略图示。
此处，本实施形态的第一特征是源极扩散层18为两个侧壁25a、25b所覆盖，而且其结果，在源极扩散层18上不形成硅化物层，在源极区域，和高浓度源极扩散层17a同程度含有高浓度杂质的扩散层不存在而仅和低浓度源极扩散层17b同程度含有低浓度杂质的源极扩散层18存在。此外，本实施形态的第二特征是下述的点：在存储器区域Rmemo的层间绝缘膜30上设有和位线32大致平行延伸的屏蔽线33与贯通层间绝缘膜30而连接屏蔽线33和板形电极16b的板形电极接点31，此屏蔽线33设于和位线32相同布线层。而且，屏蔽线33构成如下：再连接于上层的布线(未图示)，从此上层的布线透过屏蔽线33施加电源电压VDD和接地电压Vss间的中间电压(例如VDD/2)给板形电极16b。屏蔽线33特别在开放式位线构造是必要的构件，本来是为抑制两侧位线32彼此的电气信号干扰所设。
本实施形态用两个绝缘膜侧壁25a、25b覆盖源极扩散层18，所以在侧壁形成的后的工序可抑制源极扩散层18被硅化物化或各种杂质侵入源极扩散层18。而且，由可抑制此各种杂质侵入或在源极扩散层18上不形成硅化物层，可减少透过源极扩散层18的漏电。
此外，屏蔽线33为板形电极接点34所连接于板形电极16b，透过屏蔽线33固定板形电极16b的电位。即，由本实施形态，可抑制板形电极16b的电位频繁变化，可提高对电容绝缘膜的电荷保持能力。而且，此屏蔽线33如后所述，是由和位线32相同的导体膜所形成图案，所以由采取此构造，不会引起工序的增大。因此，由本实施形态，可一面采取所谓的开放式位线方式的布局，一面抑制板形电极16b的电位频繁变化。此外，由和存储单元晶体管的栅极16a共同的导体膜形成板形电极16b，所以可缩小存储单元尺寸。
其次，就本发明第一实施形态的半导体器件的制造方法加以说明。图3(a)～图3(e)及图4(a)～图4(d)为表示本实施形态的半导体器件工序的剖面图。但是，在图3(a)～图3(e)及图4(a)～图4(d)中，只图示了存储器区域Rmemo，逻辑电路区域Rlogc的图示则省略了。
首先，在图3(a)所示的工序，在p型硅衬底10上形成例如厚度220nm的SiO2膜的后，形成将要形成电容器用沟渠的区域开口的抗蚀掩膜(未图示)。然后，使用抗蚀掩膜将SiO2膜形成图案，由此形成氧化膜掩膜51。然后，由使用氧化膜掩膜51的干式蚀刻，在硅衬底10形成电容器用沟渠52。
其次，在图3(b)所示的工序，用热氧化在硅衬底10中露出的部分(电容器用沟渠52壁面)上形成厚度约20nm的掺杂保护作用氧化膜53。此掺杂保护用氧化膜53是用作弄圆电容器用沟渠52的边缘部分，同时使其表面清洁化、平滑化。其次，使用氧化膜掩膜51作为掺杂掩膜，掺杂砷离子(As+)，形成做为储存节点的n型扩散层19。
其次，在图3(c)所示的工序中，除去氧化膜掩膜51及掺杂保护用氧化膜53的后，在衬底上依次形成厚度20nm的热氧化膜的氧化硅膜55和厚度95nm的氮化硅膜54的后，使氮化硅膜54中位于沟渠上方的部分平整。
其次，在图3(d)所示的工序，在氮化硅膜54上形成将要形成浅沟渠的区域开口的抗蚀掩膜(未图示)，使用抗蚀掩膜进行干式蚀刻，形成氮化膜掩膜54a及底层氧化膜55a。再者，使用氮化膜掩膜54a等作为掩膜进行干式蚀刻，由此在硅衬底10形成浅沟渠56。此时，虽然未图示，但在逻辑电路区域Rlogc也形成浅沟渠。
其次，在图3(e)所示的工序中，于衬底上沉积氧化硅膜(未图示)的后，用CMP使氧化硅膜和氮化膜掩膜54a平坦化。由此，在浅沟渠56内埋入氧化硅膜，形成浅沟渠分离12a。此时，在逻辑电路区域Rlogc也形成如图2(a)所示的浅沟渠分离12b。其后，用湿式蚀刻选择地除去氮化膜掩膜54a后，再用湿式蚀刻除去底层氧化膜55a。在那个时候，浅沟渠分离12a的表面部分也被蚀刻，但对于整个厚度只是蚀刻微小厚度部分。再有，使用覆盖逻辑电路区域Rlogc一部分抗蚀掩膜(未图示)，在硅衬底10中存储器区域Rmemo和逻辑电路区域Rlogc的一部分进行磷离子(P+)的掺杂，遍及存储器区域Rmemo和逻辑电路区域Rlogc的一部分形成深部n阱11d(参考图2(a))。再者，使用覆盖逻辑电路区域Rlogc的p沟道型晶体管形成区域的抗蚀掩膜(未图示)，在硅衬底10中存储器区域Rmemo和逻辑电路区域Rlogc的一部分进行硼离子(B+)的掺杂，形成存储器区域Rmemo的p阱11a和逻辑电路区域Rlogc的p阱11c(参考图2(a))。此外，使用覆盖存储器区域Rmemo和逻辑电路Rlogc的n沟道型晶体管形成区域的抗蚀掩膜(未图示)，进行磷离子(P+)的掺杂，在逻辑电路区域Rlogc形成n阱11b(参考图2(a))。又，虽然在图2(a)未图示，但在存储器区域Rmemo及逻辑电路区域Rlogc，在浅沟渠分离12a、12b的正下方掺杂沟渠阻绝层用的杂质，在晶体管的沟渠区域下方掺杂冲穿阻绝层用的杂质。
又，本实施形态在形成浅沟渠分离12a的后，形成深部阱11d、p阱11a、11c及n阱11b，但也可以在形成图3(a)所示的电容器用沟渠52前形成这些阱。
其次，在图4(a)所示的工序，形成做为存储器区域Rmemo的电容绝缘膜15及栅极绝缘膜14a、逻辑电路区域Rlogc的栅极绝缘膜14b的厚度2～6nm的热氧化膜的后，在其上沉积厚度200nm的多晶硅膜。其后，由将多晶硅膜及热氧化膜形成图案，在存储器区域Rmemo形成沟渠型电容器的电容绝缘膜15及板形电极16b和存储单元晶体管的栅极绝缘膜14a及栅极16a。此外，虽然在图4(a)未图示，但在逻辑电路区域Rlogc形成p沟道型MIS晶体管及n沟道型MIS晶体管的栅极绝缘膜14b及栅极16c(参考图2(a))。又，在多晶硅膜的图案形成的前，多晶硅膜中也可以在p沟道型MIS晶体管及n沟道型MIS晶体管双方或成为p沟道型MIS晶体管的栅极的部分进行用作降低栅极电阻杂质离子的掺杂。
其后，在存储器区域Rmemo的存储单元晶体管及逻辑电路区域Rlogc的n沟道型MIS晶体管掺杂延伸(extension)用浓度的砷离子。由此，在存储器区域Rmemo形成低浓度源极扩散层17b及源极扩散层18，在逻辑电路区域Rlogc形成n沟道型MIS晶体管的延伸区域。此时，存储单元晶体管的源极扩散层18形成如下：和为储存节点的n型扩散层19重叠。此外，虽然未图示，但在逻辑电路区域Rlogc掺杂p沟道型MIS晶体管的延伸用浓度的氟化硼离子，形成p沟道型MIS晶体管的延伸区域。
其次，在图4(b)所示的工序，在衬底上的全面依次沉积氧化硅膜及氮化硅膜的后，进行异向蚀刻，在存储单元晶体管的栅极16a侧面上形成绝缘膜侧壁25a。此时，在沟渠型电容器的板形电极16b侧面上也形成绝缘膜侧壁25b。而且，存储单元晶体管的源极扩散层18为两个绝缘膜侧壁25a、25b所覆盖。此外，在逻辑电路区域Rlogc。在p沟道型MIS晶体管及n沟道型MIS晶体管的各栅极16c侧面上也形成绝缘膜侧壁26(参考图2(a))。其后，以栅极16a、绝缘膜侧壁25a、25b为掩膜，进行砷离子(As+)的掺杂，在存储器区域Rmemo的低浓度源极扩散层17b及其下方的区域形成高浓度源极扩散层17a。但是，存储单元晶体管的源极扩散层18为两个绝缘膜侧壁25a、25b所覆盖，所以在此工序中，源极扩散层18不掺入高浓度n型杂质，不形成高浓度源极扩散层。
此外，在逻辑电路区域Rlogc也掺杂p沟道型MIS晶体管及n沟道型MIS晶体管的高浓度源极、源极扩散层用的杂质离子，形成源极、源极扩散层19、20(参考图2(a))。
其次，在图4(c)所示的工序，进行用作各层低电阻化的自行对准硅化物(salicide)工序。此时，在存储器区域Rmemo，栅极16a、板形电极16b的上部成为硅化钴层，源极扩散层17a的上部成为硅化钴层16d。此外，如图2(a)所示，在逻辑电路区域Rlogc，栅极16c及源极、源极扩散层19、20的上部也成为硅化钴层。另一方面，存储单元晶体管的源极扩散层18为两个绝缘膜侧壁25a、25b所覆盖，所以在此工序中，硅化物层不形成于源极扩散层18上。
其次，在图4(d)所示的工序，在衬底上沉积厚度900nm的氧化硅膜的后，利用CMP进行平坦化，形成层间绝缘膜30。再者，贯通层间绝缘膜30而形成分别到达存储器区域Rmemo的高浓度源极扩散层17a上的硅化钴层16d、板形电极16b(的硅化物层)的接触孔的后，由用钨等填充各接触孔，形成位线接点31及板形电极接点34。又，在逻辑电路区域Rlogc也形成源极、源极接点(在图2(a)未图示)。其后，在层间绝缘膜30上沉积厚度400nm的铝合金膜(或铜合金膜)的后，将其形成图案，由此形成位线32及屏蔽线33。由此，可得到图1及图2(a)、图2(b)所示的半导体器件的构造。
又，本实施形态使用热氧化膜作为栅极绝缘膜14a及电容绝缘膜15加以说明，但可使用例如氧化膜、氧氮化膜、氧化膜/氮化膜层叠膜的ON膜、氧化膜/氮化膜/氧化膜层叠膜的ONO膜、高介电膜的HfO2膜、ZrO2膜等作为共同的绝缘膜。此外，在逻辑电路区域Rlogc上，大多按照晶体管种类设有两种、三种等复数种类栅极绝缘膜厚度。而且，逻辑电路区域Rlogc的各晶体管的栅极绝缘膜14b也不只是氧化膜，也可以是氧氮化膜、氧化膜/氮化膜叠膜的ON膜、氧化膜/氮化膜/氧化膜层叠膜的ONO膜、高介电膜的HfO2膜、ZrO2膜等。
由本实施形态的制造方法，形成图3(a)所示的浅沟渠的工序的后，在形成图4(a)所示的电容绝缘膜15的工序的前，在图3(b)所示的工序和图3(c)所示的工序，实施两次氧化工序和两次氧化膜除去工序，所以可容易弄圆电容器用沟渠的角部形状，同时沟渠的壁面被清洁化、平滑化，所以的后所形成的电容绝缘膜15的特性提高。所谓此特性提高，意味着例如膜厚被大致均匀化，减少透过电容绝缘膜15的漏电或电容值的偏差变小等，因此电荷保持功能稳定。
此外，源极扩散层18为两个绝缘膜侧壁25a、25b所覆盖，所以在侧壁形成的后的工序，源极扩散层18被硅化物或可抑制各种杂质侵入源极扩散层18。而且，可抑制此各种杂质侵入或在源极扩散层18上不形成硅化物层，由此可减少透过源极扩散层18的漏电。
再者，由本实施形态的制造方法，可用共同的工序形成贯通层间绝缘膜30的位线接点31及板形电极接点34，并且位线32及屏蔽线33亦可由共同的金属膜同时形成。因此，不引起工序数增大而可实现用作板形电极16b电位稳定化的构造。
特别是在形成逻辑电路区域Rlogc的MIS晶体管的栅极绝缘膜的前，可形成存储器区域Rmemo的电容器用沟渠52，所以不会使用因于逻辑电路区域Rlogc的源极、源极扩散层的杂质扩散等的晶体管性能恶化，可廉价制造具有沟渠型电容器的DRAM混载型逻辑LSI。
此外，由和存储单元晶体管的栅极16a或逻辑电路区域Rlogc的MIS晶体管的栅极16c相同的导体膜(多晶硅膜)形成沟渠型电容器的板形电极16b，所以可谋求工序的简化。
(第2实施形态)
其次，就本发明第二实施形态的半导体器件的制造方法加以说明。在本实施形态也是所形成的半导体器件的构造和图1及图2(a)、图2(b)所示的构造相同，但工序的程序不同。图5(a)～图5(c)及图6(a)～图6(c)表示本实施形态的半导体器件工序的剖面图。但是，在图5(a)～图5(c)及图6(a)～图6(c)只图示了存储器区域Rmemo，逻辑电路区域Rlogc的图示则省略。又，在本实施形态也是各元件厚度或杂质浓度和第一实施形态相同，所以省略其叙述。
首先，在图5(a)所示的工序，在p型硅衬底10上形成例如厚度220nm的SiO2膜的后，形成将要形成电容器用沟渠的区域开口的抗蚀掩膜(未图示)。然后，使用抗蚀掩膜将SiO2膜形成图案，由此形成氧化膜掩膜51。然后，由使用氧化膜掩膜51的干蚀刻，在硅衬底10形成电容器用沟渠52。
其次，在图5(b)所示的工序中，除去氧化膜掩膜51的后，在电容器用沟渠52内及硅衬底10上依次形成厚度20nm的氧化硅膜55和厚度95nm的氮化硅膜54，利用例如CMP进行氮化硅膜54的平坦化。
其次，在图5(c)所示的工序中，在氮化硅膜54上形成将要形成浅沟渠的区域开口的抗蚀掩膜(未图示)，使用抗蚀掩膜进行干式蚀刻，形成氮化膜掩膜54a及底层氧化膜55a。再者，使用氮化膜掩膜54a等作为掩膜进行干式蚀刻，由此在硅衬底10形成浅沟渠56。此时，虽然未图示，但在逻辑电路区域也形成浅沟渠。
其次，在图6(a)所示的工序，进行和第一实施形态的图3(e)所示的工序同样的处理，在衬底上沉积氧化硅膜  (未图示)的后，用CMP使氧化硅膜和氮化膜掩膜54a平坦化。由此，在浅沟渠56内埋入氧化硅膜，形成浅沟渠分离12a。此时，在逻辑电路区域Rlogc也形成如图2(a)所示的浅沟渠分离12b。其后，用湿式蚀刻选择地除去氮化膜掩膜54a的后，再用湿式蚀刻除去底层氧化膜55a。
其后，在电容器用沟渠52内及硅衬底10上形成掺杂保护用氧化膜53，再在掺杂保护用氧化膜53上形成抗蚀掩膜58，使用此抗蚀掩膜58作为掺杂掩膜，掺杂砷离子(As+)，形成做为储存节点的n型扩散层19。此时，在抗蚀掩膜58的横向尺寸设定余量(margin)，以便的后所形成的存储单元晶体管的源极扩散层和n型扩散层19重叠。
其次，在图6(b)所示的工序，除去抗蚀掩膜58的后，用湿式蚀刻除去掺杂保护用氧化膜53。再者，使用覆盖逻辑电路区域Rlogc一部分抗蚀掩膜(未图示)，在硅衬底10中存储器区域Rmemo和逻辑电路区域Rlogc的一部分进行磷离子(P+)的掺杂，遍及存储器区域Rmemo和逻辑电路区域Rlogc的一部分形成深部n阱11d(参考图2(a))。再者，使用覆盖逻辑电路区域Rlogc的p沟道型晶体管形成区域的抗蚀掩膜(未图示)，在硅衬底10中存储器区域Rmemo和逻辑电路区域Rlogc的一部分进行硼离子(B+)的掺杂，形成存储器区域Rmemo的p阱11a和逻辑电路区域Rlogc的p阱11c(参考图2(a))。此外，使用覆盖存储器区域Rmemo和逻辑电路Rlogc的n沟道型晶体管形成区域的抗蚀掩膜(未图示)，进行磷离子(P+)的掺杂，在逻辑电路区域Rlogc形成n阱11b(参考图2(a))。又，虽然在图2(a)未图示，但在存储器区域Rmemo及逻辑电路区域Rlogc，在浅沟渠分离12a、12b的正下方掺杂沟渠阻绝层用的杂质，在晶体管的沟渠区域下方掺杂冲穿阻绝层用的杂质。
又，本实施形态在形成浅沟渠分离12a的后，形成深部阱11d、p阱11a、11c及n阱11b，但也可以在形成图5(a)所示的电容器用沟渠52前形成这些各阱。
其次，在图6(c)所示的工序中，形成做为存储器区域Rmemo的电容绝缘膜15、栅极绝缘膜14a、逻辑电路区域Rlogc的栅极绝缘膜14b的热氧化膜的后，在其上沉积厚度200nm的多晶硅膜。其后，由将多晶硅膜及热氧化膜形成图案，在存储器区域Rmemo形成沟渠型电容器的电容绝缘膜15及板形电极16b和存储单元晶体管的栅极绝缘膜14a及栅极16a。此外，虽然在图6(c)未图示，但在逻辑电路区域Rlogc形成p沟道型MIS晶体管及n沟道型MIS晶体管的栅极绝缘膜14b及栅极16c(参考图2(a))。又，在多晶硅膜的图案形成的前，多晶硅膜中也可以在p沟道型MIS晶体管及n沟道型MIS晶体管双方或成为p沟道型MIS晶体管的栅极的部分进行用作降低栅极电阻杂质离子的掺杂。
其后，在存储器区域Rmemo的存储单元晶体管及逻辑电路区域Rlogc的p沟道型MIS晶体管掺杂延伸(extension)用浓度的砷离子。由此，在存储器区域Rmemo形成低浓度源极扩散层17b及源极扩散层18，在逻辑电路区域Rlogc形成n沟道型MIS晶体管的延伸区域。此时，存储单元晶体管的源极扩散层18形成如下：和为储存节点的n型扩散层19重叠。此外，虽然未图示，但在逻辑电路区域Rlogc掺杂p沟道型MIS晶体管的延伸用浓度的氟化硼离子，形成p沟道型MIS晶体管的延伸区域。
虽然其后的工序的图示省略了，但进行和第一实施形态的图4(b)～图4(d)所示的工序相同的工序。由此，可得到图1及图2(a)、图2(b)所示的半导体器件的构造。而且，在本实施形态也是存储单元晶体管源极扩散层18为两个绝缘侧壁25a、25b(参考图2(a))所覆盖，所以在源极扩散层18不掺入高浓度n型杂质，不形成高浓度源极扩散层，并且硅化物层不形成于源极扩散层18上。
又，本实施形态使用热氧化膜作为栅极绝缘膜14a及电容绝缘膜15加以说明，但可使用例如氧化膜、氧氮化膜、氧化膜/氮化膜层叠膜的ON膜、氧化膜/氮化膜/氧化膜层叠膜的ONO膜、高介电膜的HfO2膜、ZrO2膜等作为共同的绝缘膜。此外，在逻辑电路区域Rlogc，大多按照晶体管种类设有两种、三种等复数种类栅极绝缘膜厚度。而且，逻辑电路区域Rlogc的各晶体管的栅极绝缘膜14b也不只是氧化膜，也可以是氧氮化膜、氧化膜/氮化膜叠膜的ON膜、氧化膜/氮化膜/氧化膜层叠膜的ONO膜、高介电膜的HfO2膜、ZrO2膜等。
由本实施形态的制造方法，从图5(b)所示的工序起，在图6(b)所示的工序的前，实施两次氧化工序和两次氧化膜除去工序，所以可容易弄圆沟渠的角部形状，同时沟渠的壁面被清洁化、平滑化，所以的后所形成的电容绝缘膜15的特性提高。所谓此特性提高，意味着例如膜厚被大致均匀化，减少透过电容绝缘膜15的漏电或电容值的偏差变小等，因此电荷保持功能稳定。
此外，源极扩散层18为两个绝缘膜侧壁25a、25b所覆盖，所以在侧壁形成的后的工序，源极扩散层18被硅化物或可抑制各种杂质侵入源极扩散层18。而且，可抑制此各种杂质侵入或在源极扩散层18上不形成硅化物层，由此可减少透过源极扩散层18的漏电。
此外，由本实施形态的制造方法，和第一实施形态同样，可用共同的工序形成贯通层间绝缘膜30的位线接点31及板形电极34，并且位线32及屏蔽线33亦可由共同的金属膜同时形成。因此，不引起工序数增大而可实现用作板形电极16b电位稳定化的构造。
再者，在形成逻辑电路区域Rlogc的MIS晶体管的栅极绝缘膜的前，可形成存储器区域Rmemo的电容器用沟渠52，所以不会使用因于逻辑电路区域Rlogc的源极、源极扩散层的杂质扩散等的晶体管性能恶化，可廉价制造具有沟渠型电容器的DRAM混载型逻辑LSI。
(其他实施形态)
上述各实施形态是就将本发明适用于具有存储器区域和逻辑电路区域的DRAM、逻辑混载型半导体器件的例加以说明，但本发明的半导体器件亦可适用于没有逻辑电路区域而只有DRAM的半导体器件。
上述各实施形态是就将本发明适用于具备沟渠型存储电容部分的存储器器件的例加以说明，但本发明并不限于这种实施形态，亦可适用于具备平面型存储电容部分或堆叠型存储电容部分的存储器器件及RAM、逻辑混载型半导体器件。
此外，在上述各实施形态以存储单元晶体管为n沟道型晶体管，但存储单元晶体管也可以是p沟道型晶体管。由以存储单元晶体管为p沟道型晶体管，也可以不采取三重阱构造，所以有下述优点：可减少工序的掩膜数。这种情况，需要形成n阱以取代p阱11a，形成p型扩散层以取代n型扩散层19，形成高浓度p型扩散层以取代高浓度源极扩散层17a，以存储单元晶体管的源极扩散层18及低浓度源极扩散层17b均为p型区域。而且，不需要相当于深部n阱11d的阱。
又，上述实施形态的图3(b)、图6(a)所示的工序由使用氧化膜掩膜的离子掺杂，形成成为储存节点的n型扩散层，但可使用等离子体掺杂法以取代离子掺杂法。
此外，上述各实施形态将共同(同一)的绝缘膜形成图案而形成电容绝缘膜和栅极绝缘膜，但也可以由互相不同的膜分别形成这些膜。
再者，上述各实施形态在沟渠型电容器Cpt的电容器用沟渠52表面部形成起作用作为储存节点的n型扩散层19，但未必需要形成起作用作为储存节点的扩散层。如此，在不形成起作用作为储存节点的扩散层的情况，由施加电位给板形电极，在电容绝缘膜下方的衬底表面形成反转层，由此反转层电气连接于源极扩散层，实现作为储存节点电极的功能。
(发明效果)
由本发明，可即可尽量抑制工序数增加，又可抑制透过源极扩散层的漏电流，因此可实现具备存储保持功能高的存储器部分的半导体器件及其制造方法。

Claims (17)

1.一种半导体器件，在半导体层上设置具有存储单元晶体管和电容器的DRAM存储单元而构成，其特征为：
上述存储单元晶体管包括：
栅极绝缘膜：设于上述半导体层上；
栅极：设于上述栅极绝缘膜上；
源极扩散层和漏极扩散层：设于上述半导体层内的上述栅极两侧，以及；
第一侧壁：覆盖上述栅极侧面；
上述电容器包括：
板形电极：包含填充挖入上述半导体层所形成的电容器用沟渠的下部与和上述栅极对向的上部，
电容绝缘膜：沿着上述电容器用沟渠壁面形成于上述板形电极下方，介于上述板形电极下部和上述半导体层的间，及
第二侧壁：由覆盖上述板形电极上部侧面的绝缘膜构成；
用上述第一及第二侧壁覆盖上述整个源极扩散层。
2.根据权利要求第1项所述的半导体器件，其特征为：
具备储存节点用扩散层，其形成如下：
在上述半导体层内沿着上述电容器用沟渠壁面夹住上述电容绝缘膜而和上述板形电极下部对向而置。
3.根据权利要求第1项或者第2项所述的半导体器件，其特征为：
上述漏极扩散层包含：
第一杂质扩散层：自行对准地形成于上述栅极，及
第二杂质扩散层：自行对准地形成于上述第一侧壁，比上述第一杂质扩散层含有高浓度杂质；
上述源极扩散层自行对准地形成于上述栅极。
4.根据权利要求第1项至第3项中任何一项所述的半导体器件，其特征为：
在上述存储单元晶体管的上述漏极扩散层的至少一部分上设有硅化物层；
在上述存储单元晶体管的上述源极扩散层上未设硅化物层。
5.根据权利要求第1项至第4项中任何一项所述的半导体器件，其特征为：
包括：
层间绝缘膜：覆盖上述存储单元晶体管及上述存储单元电容器，
复数位线：形成于上述层间绝缘膜上，
屏蔽线：在上述层间绝缘膜上介于上述复数位线彼此的间，由和上述位线共同的导体膜形成，及
连接构件：将上述屏蔽线和上述板形电极贯通上述层间绝缘膜而互相连接。
6.根据权利要求第1项至第5项中任何一项所述的半导体器件，其特征为：
上述电容器的板形电极和上述存储单元晶体管的栅极由共同的导体膜形成。
7.根据权利要求第6项中所述的半导体器件，其特征为：
包括逻辑晶体管，而逻辑晶体管则包含设于上述半导体层上的栅极和设于上述半导体层内的源极、漏极区域，
上述逻辑晶体管的栅极由和上述电容器的板形电极及上述存储单元晶体管的栅极共同的导体膜形成。
8.根据权利要求第1项至第7项中任何一项所述的半导体器件，其特征为：
上述栅极绝缘膜和上述电容绝缘膜使用共同的绝缘膜形成。
9.一种半导体器件的制造方法，上述半导体器件具有：包括栅极绝缘膜、栅极、源极扩散层及漏极扩散层的存储单元晶体管和包括板形电极，电容绝缘膜的电容器，其特征为：
包含以下工序：
工序(a)，蚀刻上述半导体层的一部分，形成电容器用沟渠；
工序(b)，在上述工序(a)的后，使用填充上述电容器用沟渠的由热氧化膜构成的底层氧化膜及抗蚀膜蚀刻上述半导体层的一部分而形成分离用沟渠的后，再在上述分离用沟渠内埋入绝缘膜而形成沟渠分离；
工序(c)，在上述工序(b)的后，分别除去上述抗蚀膜及上述底层氧化膜；
工序(d)，在上述工序(c)的后，在上述电容器用沟渠壁面上形成电容绝缘膜；
工序(e)，在上述工序(d)的后，遍及上述电容器用沟渠内及上述半导体层的上面上形成导体膜；及
工序(f)，将上述导体膜图案化，在活性区域上形成上述存储单元晶体管的栅极，同时形成填充上述电容器用沟渠的电容器的板形电极。
10.根据权利要求第9项所述的半导体器件的制造方法，其特征为：
还包含以下工序：
工序(g)，在上述工序(f)的后，以上述栅极为掩膜向上述活性区域内掺杂杂质离子，在位于上述半导体层内的上述栅极两侧方的区域形成两个第一杂质扩散层；及
工序(h)，在上述工序(g)的后，形成第一、第二绝缘膜侧壁，其分别覆盖上述栅极及上述板形电极的各侧面，同时将上述两个第一杂质扩散层中位于上述栅极—板形电极的间的第一杂质扩散层全体覆盖起来。
11.根据权利要求第10项所述的半导体器件的制造方法，其特征为：
还包含工序(i)，在上述工序(h)的后，以上述栅极及第一、第二侧壁为掩膜向上述活性区域掺杂杂质离子，在上述两个第一杂质扩散层中另一个第一杂质扩散层内掺杂比上述工序(g)更高浓度的杂质离子，形成第二杂质扩散层。
12.根据权利要求第11项所述的半导体器件的制造方法，其特征为：
还包含工序(j)，在上述工序(i)的后，将上述第二杂质扩散层上部硅化，形成硅化物层。
13.根据权利要求第9项至第12项中任何一项所述的半导体器件的制造方法，其特征为：
包含以下工序：
工序(k)，形成覆盖上述板形电极及栅极的层间绝缘膜；及，
工序(l)，形成贯通上述层间绝缘膜而连接于上述源极扩散层的位线接点及位线和贯通上述层间绝缘膜而连接于上述板形电极的板形电极接点及屏蔽布线。
14.根据权利要求第9项至第13项中任何一项所述的半导体器件的制造方法，其特征为：
还包含：
在上述工序(a)的后且上述工序(c)的前，用热氧化法在上述电容器用沟渠壁面上形成掺杂保护用氧化膜的后，再在上述半导体层中位于上述掺杂保护用氧化膜下方的区域导入杂质，形成储存节点用扩散层的工序，以及
形成上述储存节点用扩散层的后，除去上述掺杂保护用氧化膜的工序。
15.根据权利要求第14项所述的半导体器件的制造方法，其特征为：
在形成上述储存节点用扩散层的工序中，从上述掺杂保护用氧化膜上方进行上述杂质的离子掺杂或等离子体掺杂。
16.根据权利要求第9项至第15项中任何一项所述的半导体器件的制造方法，其特征为：
上述半导体器件还具备包括栅极及源极、漏极扩散层的逻辑晶体管；
在上述工序(b)中，在上述逻辑晶体管形成区域也形成沟渠分离；
在上述工序(e)中，在上述逻辑晶体管形成区域也形成上述导体膜；
在上述工序(f)中，由上述导体膜形成上述逻辑晶体管的栅极。
17.根据权利要求第9项至第16项中任何一项所述的半导体器件的制造方法，其特征为：
在上述工序(d)中，在上述存储单元晶体管的活性区域上，使用和上述电容绝缘膜共同的膜形成上述栅极绝缘膜。
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