CN1742378A - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体装置(20、21、22),它包括:沟道区域(4),在半导体基板(1)的表层部上形成,是第1导电型;源极区域(25),形成在贯通该沟道区域(4)形成的沟槽(17)的边缘部上,是与上述第1导电型不同的第2导电型;漏极区域(2),在与上述沟槽(17)的底部邻接的区域上形成,是上述第2导电型;栅极绝缘膜(13),沿着上述沟槽(17)的内侧壁形成;栅极电极(26、36),在上述沟槽(17)内,配置为隔着上述栅极绝缘膜(13)与上述沟道区域(4)对置;导电层(37、40、40a、40b),形成在上述沟槽(17)内,比上述栅极电极(26、36)更靠漏极区域(2)一侧;以及,绝缘层(15),覆盖上述导电层(37、40、40a、40b)的周围,使上述导电层(37、40、40a、40b)、上述栅极电极(26、36)以及上述漏极区域(2)之间电绝缘。
Description
技术领域
本发明,涉及具有沟槽(trench)结构的半导体装置及其制造方法,特别涉及具有沟槽结构的高频开关用的MOS FET及其制造方法。
背景技术
图5是,图解表示了形成有具有现有的沟槽结构的MOS FET的半导体装置的结构的剖面图。
N-外延层52形成于硅基板51的表面,在N-外延层52上形成有扩散区域65。贯通扩散区域65、达到N-外延层52在厚度方向上的中途的多个沟槽54,被每隔一定间隔形成。在沟槽54内部,配置有栅极电极55,由因杂质的导入而被导电化的多晶硅构成。
沿沟槽54的内壁,设有栅极氧化膜56。也就是说栅极电极55与N-外延层52以及扩散区域65,隔着栅极氧化膜56对置。沟槽54的内侧壁为基本平坦的面,沟槽54的底形成为向硅基板51侧突出的弯曲面。描述沟槽54的这种形状,栅极氧化膜56和扩散区域65以及N-外延层52的界面,具有平坦面56f和弯曲面56c。平坦面56f,是在扩散区域65中具有特定的晶向的面,当电流沿该面流过时沿着的是电阻值降低的面。
在扩散区域65的表层部、沟槽54的周围(边缘部),形成有N+源极区域57。扩散区域65的剩余部分构成导电型为P型的沟道区域53。
由氧化硅构成的绝缘膜59,覆盖沟槽54的上方形成。绝缘膜59,在平面上看也存在于沟槽54的边缘部(N+源极区域57上)。在邻接的两个绝缘膜59之间,形成接触孔60。在扩散区域65和绝缘膜59上,设有由铝等金属构成的电极膜61。电极膜61,填埋接触孔60内形成。
当以上的半导体装置动作时(导通状态时),在N+源极区域57与N-外延层52之间,会流有电流(漏极电流)。漏极电流,沿着栅极氧化膜56,在沟道区域53中的栅极氧化膜56附近流动。
这种半导体装置,公开于例如特开平8-167711号公报中。
然而,具有以上这种结构的半导体装置,不适用作高频开关(例如,DC-DC转换器)。这种用途中使用的半导体装置,要求导通电阻低以及开关损耗低,而具有上述结构的半导体装置,无法同时做到导通电阻降低和开关损耗降低。其理由如下。
由于漏极电流沿着栅极氧化膜56,在栅极氧化膜56附近流动,因此如果沟道区域53与弯曲面56c相接,漏极电流就会沿弯曲面56c在弯曲面56c附近流动。这样,由于漏极电流的流经路径,包含有偏离了具有电阻值降低的晶向的面的路径,因此导通电阻变高。因而,为了降低导通电阻,必须如图5所示,沟道区域53对于栅极氧化膜56、仅与平坦面56f接触。也就是说,弯曲面56c的整个面与N-外延层52相接。
可是这样一来,栅极电极55与N-外延层52的对置部分的面积会变大,N-外延层52和栅极电极55间的电容量,也就是漏极-栅极间的电容CDG就会变大,开关损耗也变大。
例如,具有上述构造的半导体装置,虽然能够用来在300kHz的频率下动作,但是很难在1MHz的频率下进行满意的动作。
通过将沟槽54的底形成为平坦面,并相对N-外延层52较浅地形成沟槽54,就能够使栅极电极55和N-外延层52的对置部分的面积变小,减小漏极-栅极间的电容CDC。但是,要将沟槽54形成为这种形状十分困难,即便可以形成,沟槽54的底和内侧壁之间也会形成角部,在该角部中电场会集中,无法获得良好的特性。
发明内容
本发明的目的在于,提供一种既可以降低导通电阻、又可以降低开关损耗的半导体装置。
本发明的另一目的在于,提供一种既可以降低导通电阻、又可以降低开关损耗的半导体装置的制造方法。
本发明的半导体装置包括:沟道区域,为第1导电型,形成在半导体基板的表层部上;源极区域,为不同于所述第1导电型的第2导电型,在贯通该沟道区域的具有深度的沟槽的边缘部上形成;漏极区域,为所述第2导电型,形成在与所述沟槽的底部相邻的区域中;栅极绝缘膜,沿着所述沟槽的内侧壁形成;栅极电极,配置为在所述沟槽内、隔着所述栅极绝缘膜与所述沟道区域对置;导电层,在所述沟槽内,形成为比所述栅极电极更靠所述漏极区域一侧;以及,绝缘层,覆盖所述导电层周围,使所述导电层、所述栅极电极以及所述漏极区域之间电绝缘。
通过本发明,通过令栅极电极被设置到一定大小以上的电位,就能够使电流(漏极电流)经过沟道区域在源极区域和漏极区域之间流动。也就是说,该半导体装置具有MOS FET(Metal-Oxide-Semiconductor FieldEffect Transistor:金属氧化物半导体场效应晶体管)的功能。
在栅极电极和漏极区域之间,顺序排列有:绝缘膜、导电层(含导电化了的半导体层。以下相同。)、以及绝缘膜。因此,从栅极电极到漏极区域的部分,相当于多个电容被串联连接。例如,在1个导电层的情况下,可以视为栅极电极和漏极区域之间串联连接了两个电容器。由于串联连接的多个电容器的合成电容,比各电容器的电容小,所以降低了栅极电极和漏极区域之间的电容。
此外,导电层也可以是多个,绝缘层可以形成于这多个导电层之间。这种情况下,从栅极电极到漏极区域的部分,相当于三个以上的电容器串联连接,栅极电极和漏极区域之间的容量进一步变低。
沟槽的内侧壁可以做成大致的平坦面,该平坦面是沟道区域中的具有特定的晶向的面,电流沿该面流动时,沿的是电阻值变低的面。形成沟槽的底为弯曲面的情况下,可令该弯曲面的整个区域与漏极区域对置,沟道区域仅与沟槽的平坦的面对置。
由此,由于漏极电流可以仅沿着具有电阻值变低的晶向的面流动,因此导通电阻就能降低。此外,即使是在沿着该弯曲面、栅极电极与漏极区域大面积对置的情况下,由于它们之间的电容较小,所以就可以减小该半导体装置的开关损耗。
在半导体基板的表面上也可以形成外延层,这种情况下,沟道区域、源极区域以及漏极区域也可以形成在外延层上。
在该半导体装置的半导体部分是由硅构成的情况下,绝缘层中存在于导电层和漏极区域之间的部分和栅极绝缘膜,例如可由使该沟槽的内壁氧化所得到的氧化硅构成。
导电层,也可以由因杂质的导入而被导电化的多晶硅构成。
因杂质的导入而被导电化的多晶硅的形成,一般是在半导体装置的制造工序中进行。因此,在形成这种由多晶硅构成的导电层时,无需使用特别装置。被导电化的多晶硅,可以例如在利用CVD(Chemical VaporDeposition:化学气相沉积)法形成多晶硅膜之后,对该多晶硅膜离子注入杂质来获得。
这种情况下,绝缘膜中存在于导电层和栅极电极之间的部分,也可以由氧化导电层一部分得到的氧化硅构成。
本发明的半导体装置的制造方法,制造一种半导体装置。该半导体装置包括:沟道区域,为第1导电型,形成在半导体基板的表层部上;源极区域,为不同于所述第1导电型的第2导电型,在贯通该沟道区域的具有深度的沟槽的边缘部上形成;漏极区域,为所述第2导电型,形成在与所述沟槽的底部相邻的区域中;栅极绝缘膜,沿着所述沟槽的内侧壁形成;栅极电极,配置为在所述沟槽内、隔着所述栅极绝缘膜与所述沟道区域对置;导电层,在所述沟槽内,形成为比所述栅极电极更靠所述漏极区域一侧;以及,绝缘层,覆盖所述导电层周围,使所述导电层、所述栅极电极以及所述漏极区域之间电绝缘。
该方法具有以下工序:在半导体基板的表层部上形成所述第2导电型的外延层的工序;在该外延层上形成所述沟槽的工序;在所述沟槽的底部形成第1绝缘层的工序;在形成该第1绝缘层的工序之后,在所述沟槽内、所述第1绝缘层上形成所述导电层的工序;在形成该导电层的工序之后,在该导电层的露出表面上、形成与所述第1绝缘层一起构成所述绝缘层的所述第2绝缘层的工序;沿着所述沟槽的内侧壁,形成所述栅极绝缘膜的工序;在所述沟槽内,形成与所述导电层被所述绝缘层电绝缘的所述栅极电极的工序;在所述外延层上,形成要隔着所述栅极绝缘膜与所述栅极电极对置的所述第1导电型的所述沟道区域的工序;以及,在所述外延层中、对应所述沟槽边缘部的区域上,形成所述第2导电型的所述源极区域的工序。
漏极区域,例如可为在形成沟道区域和源极区域之后的外延层的剩余部。
形成沟道区域的工序和形成源极区域的工序,既可以在形成沟槽的工序之前实施,也可以在形成沟槽的工序之后实施。
形成上述第1绝缘层的工序,也可以包含:热氧化上述沟槽内壁,形成牺牲氧化膜的工序;和除去该牺牲氧化膜,残留存在于上述沟槽底部的部分的工序。在这种情况下,形成上述第2绝缘层的工序也可以包含使上述导电层的露出面氧化的工序。
通过这种结构,通过牺牲氧化膜的形成和除去,能够使牺牲氧化膜被除去后沟槽内壁平坦。由此可以使漏极电流沿着具有电阻值变低的晶向的特定的面、在沟道区域中流动,能够使导通电阻降低。
牺牲氧化膜的除去,也可以是仅对形成栅极绝缘膜的部分、即仅对栅极电极和沟道区域的对置部进行,可以残留其以外部分的牺牲氧化膜,作为绝缘层的一部分。由此可以形成绝缘层,且不会大幅度增加工序。绝缘层的其他部分,也可以通过氧化导电层的露出表面来形成。在通过热氧化形成栅极绝缘膜时,可以同时使导电层的露出表面氧化。
形成上述栅极电极的工序,也可以包含形成因杂质的导入而被导电化的多晶硅膜的工序。
本发明的上述的或者再其他的目的、特征和效果,可以参照附图,通过下面所述的实施方式的说明来理解。
附图说明
图1是图解表示本发明一个实施方式的半导体装置结构的剖面图。
图2(a)、图2(b)、图2(c)、图2(d)、图2(e)、图2(f)以及图2(g),是用于图解说明图1所示的半导体装置的制造方法的剖面图。
图3是图解表示本发明的另一实施方式的半导体装置的结构的剖面图。
图4是图解表示本发明的再另一个实施方式的半导体装置结构的剖面图。
图5是图解表示形成有具有现有沟槽结构的MOS FET的半导体装置的结构的剖面图。
具体实施方式
图1是图解表示本发明一个实施方式中的半导体装置20的结构的剖面图。半导体装置20,是高频开关用的MOS FET。
在硅基板1的表面上,形成有N-外延层2,在N-外延层2上形成有扩散区域30。贯通扩散区域30、达到N-外延层2在厚度方向上的中途的多个沟槽17,被每隔一定间隔形成。各沟槽17,在垂直于图1的纸面的方向上相互基本平行地延伸。沟槽17的内侧壁,形成为基本平坦的面,沟槽17的底形成向硅基板1一侧突出的弯曲面。
在沟槽17的内部,配置了由因杂质的导入而被导电化了的多晶硅构成的栅极电极26和导电层40。导电层40在沟槽17的深部(N-外延层2一侧),配置在与N-外延层2和扩散区域30对置的区域。栅极电极26,与导电层40隔离,配置在沟槽17内比导电层40浅的部分中。此外,栅极电极26,插入到沟槽17的深部中、扩散区域30和导电层40之间。
在沿着沟槽17内侧壁的区域上,形成有栅极氧化膜13。栅极电极26和扩散区域30,隔着栅极氧化膜13对置。导电层40的周围,被氧化层15覆盖。因此,氧化层15存在于导电层40和栅极电极26之间,以及导电层40和N-外延层2之间。因而导电层40和栅极电极26以及N-外延层2之间是电绝缘的。栅极电极26与N-外延层2之间,被用栅极氧化膜13和氧化层15被电绝缘。栅极氧化膜13与氧化层15,形成为一体化氧化膜18。
栅极氧化膜13和扩散区域30的界面,体现沟槽17的形状,形成基本平坦的平坦面13f。平坦面13f,是沟道区域4中的具有特定的晶向的面,在电流沿该面流过时,基本沿的是电阻值变低的面。所谓特定的晶向,是例如(1,0,0)。此外,氧化层15与N-外延层2的界面,体现沟槽17的形状,具有向硅基板1一侧突出的弯曲面15c。扩散区域30,对氧化膜18只与平坦面13f相接,不与弯曲面15c相接。
在扩散区域30的表层部上,形成有N+源极区域25,扩散区域30的剩余部分形成P型的沟道区域4。N+源极区域25形成在沟槽17的周边(边缘部)。
栅极电极26上,形成有由氧化硅构成的绝缘膜28。绝缘膜28,在平面上看是延伸到沟槽17的边缘部(N+源极区域25上)。邻接的2个绝缘膜28之间形,成有接触孔31。在扩散区域30和绝缘膜28上,设有由铝等金属构成的电极膜27。电极膜27,填埋接触孔31内形成,与接触孔31内露出的扩散区域30相接。
在以上的半导体装置20中,通过向N+源极区域25和N-外延层2之间施加适当的电压,使栅极电极26为规定大小以上的电位,就可使漏极电流在N+源极区域25和N-外延层2之间流动。换言之,N-外延层2,具有漏极区域的功能。
漏极电流沿着栅极氧化膜13在沟道区域4中流动。这时,漏极电流沿着栅极氧化膜13的平坦面13f流动,不会沿着弯曲面15c流动。因此,由于漏极电流能够沿着具有电阻值低的特定晶向的面,在沟道区域4中流动,因此导通电阻较低。这种半导体装置20的导通电阻,例如可以做到5mΩ到7mΩ或者更低。
此外,在栅极电极26与N-外延层2之间,依次排列有:氧化层15、导电层40、以及氧化层15。因此,从栅极电极26到N-外延层2的部分,相当于是两个电容器串联连接。串联连接的两个电容的合成电容量,比各电容的电容量小。所以,即使栅极电极26与N-外延层2通过弯曲面15c以较大面积对置,栅极电极26与N-外延层2之间的电容量、即漏极-栅极之间的电容CDG也会降低。因此,这种半导体装置20的开关损耗小。
在使用这种半导体装置20(MOS FET),以1MHz驱动CPU(CentralProcessing Unit:中央处理器)的情况下,例如,能够令以1.3V驱动CPU时的功率变换效率(输入功率相对的输出功率的比率)达到85%左右,以3.3V或5V驱动CPU时使功率变换效率达到90%左右。
图2(a)到图2(g),是用于图解说明图1所示的半导体装置20的制造方法的剖面图。
首先,在硅基板1的表面上,形成N-外延层2。接着,通过反应性离子蚀刻(RIE),形成具有规定深度的沟槽17。沟槽17的底,是向硅基板1一侧突出的弯曲面。该状态如图2(a)所示。
然后,经过以上工序的半导体基板1的露出表面、即沟槽17的内壁以及N-外延层2的表面被热氧化,形成牺牲氧化膜11。牺牲氧化膜11的厚度,为例如1500至3000左右(例如2000左右)。该状态如图2(b)所示。
之后,利用CVD(Chemical Vapor Deposition:化学气相沉积)法,在经过以上工序的硅基板1上,形成多晶硅膜12以填埋沟槽17内(参照图2(c))。接着,在多晶硅膜12中导入杂质,使多晶硅膜12导电化。再内蚀(etch back)多晶硅膜12,残留存在于沟槽17底部(硅基板1一侧的部分)的部分(参照图2(d))。
接下来,内蚀牺牲氧化膜11。这时,多晶硅膜12的侧壁的一部分露出,残留N-外延层2和多晶硅膜12之间的牺牲氧化膜11(沟槽17底部一侧的部分)。
被除去牺牲氧化膜11的那部分沟槽17的宽度略微变宽。此外,被除去牺牲氧化膜11后的沟槽17的内侧壁,基本成为平坦的面。该状态表示在图2(e)中。
接着,经过以上工序的硅基板1的露出表面被热氧化。由此,在沟槽17的内侧壁形成栅极氧化膜13,在多晶硅膜12的露出表面上形成氧化膜14。栅极氧化膜13的厚度,为例如200到600。多晶硅膜12的剩余部,构成导电层40。牺牲氧化膜11的剩余部和氧化膜14,构成覆盖导电层40周围的氧化层15,氧化层15与栅极氧化膜13,成为一体化的氧化膜18。
栅极氧化膜13和扩散区域30的界面,体现沟槽17的形状,形成基本平坦的平坦面13f。氧化层15和N-外延层2的界面,体现沟槽17的形状,为具有弯曲面15c。该状态表示在图2(f)中。
其后,利用CVD法,形成多晶硅膜来填埋沟槽17的内部,该多晶硅膜中被导入杂质而导电化。然后,该多晶硅膜中沟槽17之外的部分被除去。多晶硅膜的剩余部分,构成栅极电极26。
接着,利用具有规定图形开口的掩模,将离子注入N-外延层2,形成P型沟道区域4。再利用具有另一图形开口的掩模,将离子注入沟道区域4,形成N+源极区域25。沟道区域4和N+源极区域25,构成扩散区域30。
在扩散区域30形成时,控制离子注入的深度,扩散区域30对氧化膜18,仅在平坦面13f相接,不与弯曲面15c相接。此外,隔着栅极氧化膜13,扩散区域30在整个区域上与栅极电极26对置。
然后,在经过以上工序的硅基板1的整个面上,利用CVD法,形成由氧化硅构成的绝缘膜28(参照图2(g))。然后,使用具有规定图形开口的掩模,在绝缘膜28上形成接触孔31。
再在经过了以上工序的硅基板1的整个面上,形成由铝等构成的电极膜27,从而得到图1所示的半导体装置20。
在以上的半导体装置20的制造方法中,牺牲氧化膜11形成之后,不是将该牺牲氧化膜11全部除去,而是残留存在于多晶硅膜12和N-外延层2之间的部分。这样,能够形成氧化层15而又不会大幅度增加工序。
再通过将牺牲氧化膜11形成得较厚,能够增加存在于导体层40和N-外延层2之间的氧化层15的厚度。由此还可以使得栅电极26和N-外延层2之间的电容降低,减少开关损耗。
图3是图解表示本发明的另一实施方式的半导体装置21的结构的剖面图。对与图1所示的半导体装置20的各部相对应的部分,标以相同的参照符号,并省略说明。
该半导体装置21,设置有栅极电极36和导电层37,分别与图1所示的半导体装置20的栅极电极26以及导电层40对应。在半导体装置20中,栅极电极26的一部分插入N-外延层2和导电层40之间,而在本半导体装置21中,栅极电极36不插入N-外延层2和导电层37之间。栅极电极36和导电层37之间,被基本平坦的氧化层15划分。
这种半导体装置21,可以通过在半导体装置20的制造方法中的除去牺牲氧化膜11的工序(参照图2(e)),不除去N-外延层2和多晶硅膜12之间的牺牲氧化膜11来完成。换言之,可在多晶硅膜12的内蚀面(与硅基板1一侧相反的面)与牺牲氧化膜11的内蚀面基本为一个面的时候,结束牺牲氧化膜11的内蚀。
图4是图解表示本发明的再另一个实施方式的半导体装置22的构造的剖面图。对与图1所示的半导体装置20的各部相对应的部分,标以相同的参照符号,并省略说明。
图1所示的半导体装置20中,导电层40仅形成了一个,而在本半导体装置22中,形成有两个导电层40a、40b。导电层40a、40b,沿沟槽17的深度方向排列,在导电层40a和导电层40b之间还存在有氧化层15。
因此,在栅极电极26和N-外延层2之间,氧化层15、导电层40a、氧化层15、导电层40b以及氧化层15依次排列。由此,从栅极电极26到N-外延层2的部分,相当于三个电容串联连接。使栅极电极26与N-外延层2之间电容量进一步降低。因此,与半导体装置20、21相比,半导体装置22实现了开关损耗的进一步降低。
也可以设置3个以上的导电层,来代替导电层40、40a、40b。
这种半导体装置22可以如下获得。直到用热氧化形成栅极氧化膜13(参照图2(f))为止,使用与半导体装置20同样的制造方法来实施。接着,在沟槽17内形成与多晶硅膜12同样的多晶硅膜,在该多晶硅膜中导入杂质而被导电化之后,内蚀该多晶硅膜。多晶硅膜的剩余部构成导电层40b。
接着,在导电层40b的露出面被热氧化之后,形成与多晶硅膜12同样的多晶硅膜,在该多晶硅膜中导入杂质而被导电化之后,再内蚀该多晶硅膜中沟槽17的外部的部分。多晶硅膜的剩余部,构成栅极电极26。
栅极电极26和导电层40、40a、40b,也可由钨(W)等金属构成。
虽然在以上的实施方式中,沟道区域4和N+源极区域25,在形成沟槽17之前形成,但也可以在形成沟槽17之后形成。
虽然以上实施方式的半导体装置,都是N沟道晶体管的例子,但半导体装置也可以是P沟道晶体管。
虽然对于本发明的实施方式进行了详细的说明,但这些只不过是用来理解本发明的技术内容的具体例子,本发明并不限于这些具体例子来解释,本发明的精神以及范围仅限定在附加的权利要求书中。
本申请,与2003年1月28日向日本国特许厅提出的特愿2003-19066相对应,本申请的全部公开内容,是通过引用其中内容来组合。
Claims (7)
1.一种半导体装置,其特征在于,包括:
沟道区域,为第1导电型,形成在半导体基板的表层部上;
源极区域,为不同于所述第1导电型的第2导电型,在贯通该沟道区域的具有深度的沟槽的边缘部上形成;
漏极区域,为所述第2导电型,形成在与所述沟槽的底部相邻的区域中;
栅极绝缘膜,沿着所述沟槽的内侧壁形成;
栅极电极,配置为在所述沟槽内、隔着所述栅极绝缘膜与所述沟道区域对置;
导电层,在所述沟槽内,形成为比所述栅极电极更靠所述漏极区域一侧;以及,
绝缘层,覆盖所述导电层周围,使所述导电层、所述栅极电极以及所述漏极区域之间电绝缘。
2.根据权利要求1所述的半导体装置,其特征在于,
所述导电层,由因杂质的导入而被导电化的多晶硅构成。
3.根据权利要求1或2所述的半导体装置,其特征在于,
含有多个所述导电层,在这多个导电层之间配置有所述绝缘层。
4.根据权利要求1~3的任一项所述的半导体装置,其特征在于,
所述沟槽的内侧壁具有基本平坦的平坦面,该平坦面是所述沟道区域中的具有特定的晶向的面,电流沿该面流动时沿的是电阻值变低的面。
5.一种半导体装置的制造方法,用于制造半导体装置,所述半导体装置包括:沟道区域,为第1导电型,形成在半导体基板的表层部上;源极区域,为不同于所述第1导电型的第2导电型,在贯通该沟道区域的具有深度的沟槽的边缘部上形成;漏极区域,为所述第2导电型,形成在与所述沟槽的底部相邻的区域中;栅极绝缘膜,沿着所述沟槽的内侧壁形成;栅极电极,配置为在所述沟槽内、隔着所述栅极绝缘膜与所述沟道区域对置;导电层,在所述沟槽内,形成为比所述栅极电极更靠所述漏极区域一侧;以及,绝缘层,覆盖所述导电层周围,使所述导电层、所述栅极电极以及所述漏极区域之间电绝缘,其特征在于,包括:
在半导体基板的表层部上形成所述第2导电型的外延层的工序;
在该外延层上形成所述沟槽的工序;
在所述沟槽的底部形成第1绝缘层的工序;
在形成该第1绝缘层的工序之后,在所述沟槽内、所述第1绝缘层上形成所述导电层的工序;
在形成该导电层的工序之后,在该导电层的露出表面上、形成与所述第1绝缘层一起构成所述绝缘层的所述第2绝缘层的工序;
沿着所述沟槽的内侧壁,形成所述栅极绝缘膜的工序;
在所述沟槽内,形成与所述导电层被所述绝缘层电绝缘的所述栅极电极的工序;
在所述外延层上,形成要隔着所述栅极绝缘膜与所述栅极电极对置的所述第1导电型的所述沟道区域的工序;以及,
在所述外延层中、对应所述沟槽边缘部的区域上,形成所述第2导电型的所述源极区域的工序。
6.根据权利要求5所述的半导体装置的制造方法,其特征在于,
形成所述第1绝缘层的工序,包含:热氧化所述沟槽内壁,形成牺牲氧化膜的工序;和,除去该牺牲氧化膜,残留存在于所述沟槽底部的部分的工序,
形成所述第2绝缘层的工序,包含使所述导电层的露出面氧化的工序。
7.根据权利要求5或6所述的半导体装置的制造方法,其特征在于,
形成所述栅极电极的工序,包含:形成因杂质的导入而被导电化的多晶硅膜的工序。
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