CN1525530A - 半导体鳍式元件的接触窗及其制造方法 - Google Patents

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Abstract

一种半导体鳍式元件的接触窗(Fin DeviceContact)及其制造方法，此半导体鳍式元件的接触窗位于半导体鳍的上表面、两侧壁表面及/或至少一端表面上，而与半导体鳍式元件的源极/漏极之间具有相当大的接触面积。

Description

半导体鳍式元件的接触窗及其制造方法
技术领域
本发明涉及一种半导体元件，且特别涉及一种具有多重栅极与低接触电阻的金氧半导场效晶体管(Metal-Oxide-Semiconductor Field EffectTransistors；MOSFETs)的制造方法。
背景技术
极大型积体(ULSI)电路制作的关键半导体技术为金氧半导场效晶体管技术。在过去数十年间，由于金氧半导场效晶体管的尺寸的持续缩小，其速度性能、电路密度及单位元功能的成本也不断地改善。随着传统块材金氧半导场效晶体管的栅极尺寸的缩减，源极与漏极与信道的交互作用渐增，而使得信道的电位受到影响。因此，具有短栅极的晶体管会造成栅极无法有效控制信道的开与关的问题。像这样由于晶体管具有短信道长度而导致的栅极控制力下降的现象称做短信道效应(Short-channel Effect)。增加主体的掺杂浓度、降低栅极氧化层的厚度与极浅的源极/漏极接合均为可用来抑制现有块材金氧半导场效晶体管的短信道效应的方法。然而，当元件尺寸下降至次50纳米阶段时，建构于大块硅基材上的元件结构，其主体的掺杂浓度、栅极氧化层的厚度与源极/漏极掺杂轮廓愈来愈难以符合需求。需要前端技术的创新或替代元件结构的引进来支持元件尺寸微缩化的历史进程。
一个控制短信道效应的相当具有发展性的方式为使用具有多重栅极的替代元件结构。多重栅极结构的例子包括双栅极(Double-gate)结构、三栅极(Triple-gate)结构、Ω型场效晶体管结构以及环绕式(Surround)栅极或围绕式(Wrap-around)栅极结构。多重栅极晶体管结构是在超越现有块材金氧半导场效晶体管的限制并实现硅金氧半导场效晶体管的极限下，期以扩展互补式金氧半导晶体管(CMOS)技术的尺寸缩小的可能性。额外栅极的加入改善了栅极与信道间的电容耦合、增加了栅极对信道电位的控制、帮助抑制短信道效应以及增加了金氧半导晶体管的尺寸下降可能性。
多重栅极元件的最简单例子为双栅极金氧半导场效晶体管结构，其中这两个栅极电极分别位于信道或硅主体的两相对面。Hu等人的美国专利编号第6413802B1号的“具有从基材垂直延伸的双栅极信道的鳍式场效晶体管结构及其制造方法”中提出一种可制造的方式来制作双栅极金氧半导场效晶体管。在美国专利编号第6413802B1号，元件信道至少包括形成于绝缘基材上且利用蚀刻的罩幕106定义的鳍104，其中鳍104由薄硅所构成，且绝缘基材由硅基材100与绝缘层(氧化硅)102所组成。在此美国专利编号第6413802B1号中，蚀刻的罩幕106在整个制程过程均保留在信道区域的鳍104上。先形成栅极110的介电层108，再进行栅极110的沉积与图案化，借以形成横跨鳍104的栅极110电极。所形成的元件结构的3D透视图如图1a所示。源极112至漏极114的方向与栅极110的方向均位于硅基材100表面的平面上。此元件结构的剖面图如图1b所示，而此元件结构的上视图如图1c所示，其中图1b所示的剖面图为沿图1c的AA’剖面线所获得。然而，美国专利编号第6413802B1号并未揭示出对源极与漏极区域的接触窗的几何形状与结构，也未揭示出双重栅极晶体管的源极与漏极的接触窗的形成方法。事实上，在美国专利编号第6413802B1号中，构成双重栅极元件的鳍的一端与源极岛屿相连接，而另一端则与漏极岛屿相连接。在公元2001年加州旧金山举办的IEEE国际固态电路会议出版的由S.H.Tang等人所发表的题目为“鳍式场效晶体管-类平面双栅极金氧半导场效晶体管(FinFET-A quasi-planar double-gate MOSFET)”的论文第118页至第119页中，提到一个双栅极鳍式场效晶体管结构具有沿着鳍的侧边与末端的源极/漏极接触窗。然而，此篇论文并未揭示于鳍的侧壁形成接触窗的方法。
一个多重栅极晶体管的例子为具有三个栅极的三栅极晶体管。此三栅极晶体管结构的剖面图如图2a所示，而此三栅极晶体管结构的上视图如图2c所示，且此三栅极晶体管结构的剖面图为沿图2c的BB’剖面线所获得。此三栅极晶体管结构具有三个栅极电极所构成的栅极208：一个栅极电极位于鳍/硅主体204的上表面，而两个栅极电极位于鳍/硅主体204的侧壁。元件信道至少包括形成于绝缘基材上的鳍/硅主体204，其中绝缘基材由硅基材200与绝缘层202所组成。先形成栅极208的介电层206a，再进行栅极208的沉积与图案化，借以形成横跨鳍/硅主体204的栅极208电极。此三栅极晶体管结构的3D透视图如图3a所示。由于三栅极晶体管元件比双栅极晶体管元件多一个位于鳍/硅主体204的上表面的栅极电极，因此三栅极晶体管元件较双栅极晶体管元件具有较佳的栅极控制。公元2002年日本名古屋举办的有关固态元件与材料的国际会议，于公元2002年九月出版的由R.Chau等人所发表的题目为“高阶消耗式基材晶体管：单栅极、双栅极与三栅极(Advanceddepleted-substrate transistors：single-gate，double-gate，and tri-gate)”的论文第68页至第69页中，对三栅极晶体管做了描述。在此篇论文中，每一个构成三栅极晶体管的鳍均具有连接至源极岛屿的一端，以及连接至漏极岛屿的另一端。源极与漏极区域的接触窗则分别形成于源极岛屿和漏极岛屿的上表面。
另一个多重栅极晶体管的例子为Ω型场效晶体管(Omega-FET)。Ω型场效晶体管为三栅极晶体管结构的改良，且此Ω型场效晶体管最近似环绕式栅极(Gate-All-Around；GAA)晶体管而具有极佳尺寸微缩性，而此Ω型场效晶体管可利用与双栅极晶体管或三栅极晶体管相似的制程来加以制作。Ω型场效晶体管具有剖面形状呈Ω型的栅极208，且介电层206b侵入鳍/硅主体204的底部一部分，如图2b所示。其中，此Ω型的栅极晶体管结构的剖面图为沿图2c的BB’剖面线所获得。此Ω型场效晶体管的3D透视图如图3b所示。
当一些研究致力于设计与制作多重栅极元件，例如双栅极与三栅极时，仅有极少数研究集中在改善或降低这些元件的接触电阻。在纳米元件中，接触电阻占串联电阻的主要部分，而串联电阻会降低晶体管的驱动电流及速度性能。在一已知的供应电压下，串联电阻愈高，驱动电流愈低。由于在金氧半导晶体管元件的尺寸缩减至纳米领域时，串联电阻为速度性能下降的因素之一，因此对串联电阻的关切也日益增加。
发明内容
本发明的目的就是提供一种半导体鳍式元件的接触窗(Fin Device Contact)的制造方法，此半导体鳍式元件具有低接触电阻与较大的接触面积。
本发明的另一目的是提供一种具有低串联电阻的多重栅极晶体管的制造方法。
本发明的又一目的是提供一种形成低接触电阻与大接触面积的多重栅极晶体管的方法。
根据本发明的上述目的，提出一种半导体鳍式元件的接触窗的制造方法，至少包含：提供一半导体鳍，其中此半导体鳍至少包括一上表面、两个侧壁表面以及至少一末端表面；形成一蚀刻终止层位于上述的半导体鳍上；形成一保护层覆盖在蚀刻终止层上；形成一接触洞位于部分的保护层中，并暴露出半导体鳍上部分的蚀刻终止层；移除暴露的蚀刻终止层；以及于上述的接触洞中填入一导电材料。
根据本发明的上述目的，另外提出一种半导体鳍式元件的接触窗，至少包含：一半导体鳍位于部分的一绝缘基材上，其中此半导体鳍至少包括一上表面以及两个侧壁表面；一多层介电质位于部分的半导体鳍以及另一部分的绝缘基材上；以及一导电材料与半导体鳍的至少一表面接触，其中此半导体鳍的至少一表面未被上述的多层介电质所覆盖。
附图说明
图1a是绘示现有双栅极元件的3D透视图；
图1b是绘示现有双栅极元件的剖面图；
图1c是绘示图1a的双栅极元件的上视图，其中图1b的剖面图是沿图1c的AA’剖面线所获得；
图2a是绘示现有三栅极晶体管结构的剖面图；
图2b是绘示现有Ω型栅极晶体管结构的剖面图；
图2c是绘示图2a的三栅极晶体管结构与图2b的Ω型栅极晶体管结构的上视图，其中图2a与图2b的剖面图是沿图2c的BB’剖面线所获得；
图3a是绘示现有三栅极晶体管结构的3D透视图；
图3b是绘示现有Ω型栅极晶体管结构的3D透视图；
图4是绘示现有三栅极晶体管所采用的传统源极与漏极接触窗结构的上视图；
图5是绘示图4的部分结构的3D透视图；
图6a是绘示依照本发明一较佳实施例的半导体鳍的接触窗的3D透视图；
图6b是绘示依照本发明一较佳实施例的半导体鳍的接触窗的上视图；
图7a是绘示依照本发明另一较佳实施例的半导体鳍的接触窗的3D透视图；
图7b是绘示依照本发明另一较佳实施例的半导体鳍的接触窗的上视图；
图8是绘示沿图7b的CC’剖面线所获得的剖面图；
图9是绘示在图8中加入蚀刻终止层后的剖面图；
图10是绘示三栅极元件的3D透视图；
图11a至图11d是绘示依照本发明另一较佳实施例的半导体鳍的接触窗的制程剖面图，其中图11a是沿图10的EE’剖面线所获得；
图12a至图12d是绘示依照本发明另一较佳实施例的半导体鳍的接触窗的制程剖面图，其中图12a是沿图10的FF’剖面线所获得。
具体实施方式
上述现有所介绍的多重栅极元件具有下列的共同特征：半导体鳍。在本发明中，提供了一种形成半导体鳍的接触窗的方法，其中此接触窗具有低接触电阻与较大的接触面积。
具有两个或两个以上的栅极的晶体管，包括双栅极晶体管、三栅极晶体管以及Ω型场效晶体管，均称为多重栅极晶体管。本发明涉及提供多重栅极晶体管的源极与漏极低电阻的接触窗。这些多重栅极晶体管的一共同特征为半导体鳍构成晶体管主体，如图1a至图3b所示。半导体鳍可以为元素半导体，例如硅或锗，或合金半导体，例如硅锗合金，或者化合物半导体，例如磷化铟与砷化镓。在较佳实施例中，半导体鳍为硅。双栅极晶体管、三栅极晶体管以及Ω型场效晶体管中的半导体鳍具有三个表面：一个上表面与两个侧壁表面。这些多重栅极晶体管的另一共同特征为这些多重栅极晶体管形成于绝缘层上半导体的基材上。其中，上述的绝缘层由介电质，例如氧化硅、氮化硅、及氧化铝所组成。
在传统晶体管中，接触洞通常只暴露源极与漏极区域的一平面。因此，填入接触洞的导电材料仅与源极和漏极的一平面接触。事实上，现有三栅极晶体管所采用的传统源极与漏极接触窗结构如图4的上视图所示，其中所谓传统源极与漏极接触窗结构是将源极210与漏极212的接触窗214制作于构成源极210与漏极212的硅结构的上表面上。在图4中，具有三个由硅所构成的鳍/硅主体204，每一个鳍/硅主体204的一端连接至源极岛屿216，另一端则连接至漏极岛屿218。图5为绘示图4的部分结构的3D透视图。用以充填导电材料以制作接触窗214的接触洞(未绘示)暴露出源极岛屿216与漏极岛屿218的上表面的一部分，这样一来，填充于接触洞的导电材料形成接触窗214，而与源极岛屿216与漏极岛屿218的上表面接触。更特别的是，导电材料所形成的接触窗214与源极岛屿216及漏极岛屿218之间的接触面位于平面上。栅极208也具有栅极岛屿230，且栅极208的接触窗232同样与栅极岛屿230的上表面接触。
由于接触窗可以借由缩减与信道区域的距离来降低串联电阻，因此传统的接触窗设计可予以改善。串联电阻为接触窗214与晶体管信道区域间的距离220的函数，如图4所示，其中晶体管的信道区域为栅极208下方的鳍/硅主体204的部分。距离220愈短，则串联电阻愈低。为了缩短接触窗214与信道区域的距离220，接触窗214可直接形成于鳍/硅主体204上。事实上，若接触洞与鳍/硅主体204重叠且接触洞的制程修改为暴露出鳍/硅主体204，如此一来接触窗214的导电材料有可能与鳍/硅主体204的三个表面接触，也就是与鳍/硅主体204的上表面与两个侧壁表面接触。
在图6a与图6b中，分别绘示半导体鳍的接触窗的3D立体图与上视图。在此实施例中，接触洞(未绘示)暴露出鳍300的三个表面：上表面以及两个侧壁表面。导电材料填入接触洞后，会与源极310或漏极312区域的三个表面接触。所形成的接触窗306a与接触窗308a的结构为三面接触结构。因此，构成接触窗306a与接触窗308a的导电材料与源极310或漏极312区域的接触面为非平面，而与图4所示的传统接触面不同。借由将接触面的几何图案设计为非平面，可增加接触面积。由于接触电阻与接触面的面积成反比，因此从上视图可见，在相同接触洞面积的情况下，图6a与图6b所示的结构的接触电阻小于图4所示的结构的接触电阻。其中，上述的导电材料可以包括任何导体。在一较佳实施例中，导体至少包括金属，例如钨与铜。在另一较佳实施例中，导体至少包括金属化合物，例如金属氮化物。金属氮化物的例子包括氮化钛、氮化钽及氮化钨。在又一较佳实施例中，导体可能是导电氧化物，例如氧化钌与氧化铟锡。在再一较佳实施例中，导体可以是重掺杂的半导体，例如n+型掺杂多晶硅。
此外，若导电材料与鳍300的末端表面接触时，可增加接触面积。在图7a与图7b中，分别绘示另一实施例的半导体鳍的接触窗的3D透视图与上视图。在此实施例中，接触洞(未绘示)暴露出鳍300的四个表面：一个上表面、两个侧壁表面以及一个末端表面。填入接触洞的导电材料会与源极310或漏极312区域的四个表面接触。所形成的接触窗306b与接触窗308b的结构为四面接触结构。构成接触窗306b与接触窗308b的导电材料与源极310或漏极312区域的接触面为非平面，且从上视图可见，在一已知接触洞面积的情况下，图7a与图7b所示的结构的接触面甚至较图6a与图6b所示的结构的接触面还要大。因此，此种接触窗结构的接触电阻最小。另外，在本发明中，应该注意的一点是由于导电材料可能直接接触鳍300，因此不需形成如现有所述的源极岛屿与漏极岛屿。
不直接形成如图6a与图7a所示的接触窗结构。应该注意的一点是依制程而定，鳍的侧壁表面可能覆盖有间隙壁材料，而间隙壁材料可能在接触洞蚀刻制程期间移除。为了要实现与半导体鳍的两侧壁表面接触，必须要修正或改良接触洞的制程。举例而言，在接触洞的不同部分，接触洞深度有所不同。请参照图8，图8绘示沿图7b的CC’剖面线所获得的剖面图。在接触窗形成步骤前，先于鳍300上覆盖保护层324。此保护层324通常为利用化学气相沉积(CVD)方式所形成的氧化硅。在接触洞蚀刻时，可能会产生一些问题。首先，在鳍300的上表面328部分上方的接触洞326的深度为深度d1，而从上视图可见接触洞326不与鳍300重叠的部分的深度为深度d2。因此，鳍300的上表面328将会暴露在接触洞蚀刻下一段相当长的蚀刻时间，其中此蚀刻时间取决于鳍300的高度。鳍300的高度愈高，鳍300的上表面328经历的过度蚀刻期间愈久。过度蚀刻可能会消耗掉部分的鳍300，因此应该尽量避免过度蚀刻。第二，由于保护层324一般是利用与鳍300下方的绝缘层320相似的材料，例如氧化硅所制成，因此接触洞326蚀刻可能会耗损部分的绝缘层320。第二个问题不存在于如同图4所示的传统接触窗结构的蚀刻中。接触洞326蚀刻制程的过度蚀刻可能会在不与鳍300重叠的接触洞326区域产生凹陷的绝缘层320。为了避免于形成暴露出鳍300的侧壁的接触洞326时所引发的上述问题，可在保护层324沉积以及接触洞326蚀刻前，先于鳍300与绝缘层320上覆盖一层蚀刻终止层322，如图9所示。蚀刻终止层322可采用蚀刻速率与保护层324的蚀刻速率不同的材料。蚀刻保护层324以形成接触洞326的步骤可停在蚀刻终止层322上。于是，蚀刻终止层322提供本发明两个功效。第一，在接触洞326蚀刻超过深度d1时，蚀刻终止层322保护鳍300，使鳍300不受蚀刻。第二，在接触洞326完全蚀刻至深度d2时，蚀刻终止层322也保护绝缘层320，使其不受蚀刻。在接触洞326蚀刻停在蚀刻终止层322后，可运用适合蚀刻终止层322来移除接触洞326区域的蚀刻终止层322。也就是说，在移除蚀刻终止层322的过程中，蚀刻终止层322的蚀刻速率实质上应不同于构成绝缘层320与鳍300的材料的蚀刻速率。举例而言，蚀刻终止层322可以是一介电层，例如氮化硅层或氮化硅层与氮氧化硅层所构成的堆栈结构。在多重栅极晶体管的接触窗制程中，以前从未揭示出蚀刻终止层322的运用。此蚀刻终止层322在制作鳍300侧壁表面330的接触窗308b时相当重要，而可借以避免上述问题。
以下所述为形成半导体鳍的接触窗的方法。在本发明中，在一至少包括半导体鳍的已完成或已制作元件，如图10所示的结构，上进行后续制程步骤。上述已完成或已制作元件建构于绝缘基材上，且此绝缘基材由基材332与绝缘层320所组成，其中基材332的材料例如为硅，且绝缘层320的材料例如为氧化硅。此元件较佳是一多重栅极晶体管，例如双栅极晶体管、三栅极晶体管及Ω型场效晶体管。鳍300的材料较佳是硅。位于鳍300中的源极310与漏极312区域可能由导电材料，例如金属硅化物所包覆，此步骤为众所皆知且用以降低晶体管的源极310与漏极312区域的串联电阻。而栅极302的侧壁则可能具有间隙壁334。在图11a至图11d与图12a至图12d中，源极310与漏极312的区域是指半导体的鳍300中的掺杂区域，且也可能为在半导体的鳍300中覆盖有硅化金属层的掺杂区域。其中，源极区域包括源极310与源极延伸336，而漏极区域包括漏极312与漏极延伸338。为了便于说明描述，本发明以已完成至接触窗制程步骤前的三栅极晶体管，如图10所示，来加以说明。沿图10的DD’剖面线所获得的结构如同图2a所示。沿图10的EE’剖面线所获得的剖面图如图11a所示。沿图10的EE’剖面线所获得的剖面图中，鳍300的上表面328、位于鳍300的上表面328的栅极302与栅极介电层304被切过。沿图10的FF’剖面线所获得的剖面图如图12a所示。沿图10的FF’剖面线所获得的剖面图中，鳍300的侧壁表面330上的两个栅极302电极与栅极介电层304被切过。图11a至图11d与图12a至图12d为绘示形成半导体鳍的接触窗的制程剖面图。
本发明是在图11a与图12a所示的已完成的三栅极晶体管上开始制作接触窗。利用现有技术，例如化学气相沉积技术，沉积蚀刻终止层322覆盖在图11a与图12a所示的整个结构上。此蚀刻终止层322可至少包括介电材料，例如氮化硅，其中此介电材料所具有的蚀刻速率实质上小于保护层324材料的蚀刻速率。在一较佳实施例中，蚀刻终止层322至少包括氮化硅。然而，蚀刻终止层322也可能是一复合层，且此复合层至少包括复数层，例如氮化硅层覆盖在氧化硅层上。蚀刻终止层322的厚度较佳是介于10至1000之间。接下来，是沉积保护层324。保护层324可包括介电材料，例如氧化硅。由氧化硅组成的保护层324可利用低压化学气相沉积法(LPCVD)，并使用四乙基氧硅烷(TEOS)为原料，在温度介于约650℃至约900℃之间下进行。保护层324的厚度较佳是介于500至3000之间。所形成的结构如图11b与图12b所示。
使用微影技巧图案化保护层324，并蚀刻部分的保护层324，而在保护层324中形成接触洞326。上述保护层324的蚀刻可使用反应式等离子体蚀刻机，并利用反应物气体，例如四氟化碳(Carbon Tetrafluoride)与氢。接触洞326的蚀刻停在蚀刻终止层322上，如图11c与图12c所示。此时，接触洞326所暴露的区域为蚀刻终止层322所覆盖。使用选择性蚀刻移除接触洞326中的蚀刻终止层322，包括鳍300的上表面328上的蚀刻终止层322以及接触洞326中绝缘层320上的蚀刻终止层322。如此，暴露出接触洞326中的鳍300的上表面328、鳍300的侧壁表面330、鳍300的的末端表面344以及绝缘层320或埋藏式氧化层(未绘示)。为了顺利移除鳍300的侧壁表面330与末端表面344上的蚀刻终止层322，此蚀刻制程必须具有高度等向性。此项蚀刻制程可利用反应性离子蚀刻方式，并使用反应性气体，例如四氟甲烷(CF4)来实现。接着，在接触洞326中填入导电材料342，如图11d与图12d所示。导电材料342可能是任何导体。此导体可能是：金属，例如钨与铜；金属氮化物，例如氮化钛、氮化钽及氮化钨；导电氧化物，例如氧化钌与氧化铟锡；或重掺杂的半导体，例如n+型掺杂多晶硅。接触洞326也可能填入上述导体的组合。
本发明的接触窗制程可广泛地应用在具有半导体鳍的其它半导体元件结构，例如前述的Ω型场效晶体管结构及双栅极晶体管结构。
虽然本发明已以一较佳实施例揭露如上，然而其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的构思和范围内，当可作各种的更动与润饰，因此本发明的保护范围应当以所附的权利要求所界定的范围为准。

Claims (10)

1.一种半导体鳍式元件的接触窗的制造方法，至少包含：
提供一半导体鳍，其中该半导体鳍至少包括一上表面、两个侧壁表面以及至少一末端表面；
形成一蚀刻终止层位于该半导体鳍上；
形成一保护层覆盖在该蚀刻终止层上；
形成一接触洞位于部分的该保护层中，并暴露出该半导体鳍上部分的该蚀刻终止层；
移除暴露的该蚀刻终止层；以及
于该接触洞中填入一导电材料。
2.根据权利要求1所述的半导体鳍式元件的接触窗的制造方法，其中暴露的该蚀刻终止层位于该半导体鳍的该上表面与该些侧壁表面上。
3.根据权利要求1所述的半导体鳍式元件的接触窗的制造方法，其中暴露的该蚀刻终止层位于该半导体鳍的该上表面、该些侧壁表面与该末端表面上。
4.根据权利要求1所述的半导体鳍式元件的接触窗的制造方法，其中该蚀刻终止层的厚度介于10至1000之间，且该保护层的厚度介于500至3000之间。
5.根据权利要求1所述的半导体鳍式元件的接触窗的制造方法，其中该蚀刻终止层的蚀刻速率不同于该保护层的蚀刻速率。
6.根据权利要求1所述的半导体鳍式元件的接触窗的制造方法，其中该导电材料选自于由金属、金属氮化物、导电氧化物以及重掺杂半导体所组成的一族群。
7.一种半导体鳍式元件的接触窗，其特征在于，至少包含：
一半导体鳍位于部分之一绝缘基材上，其中该半导体鳍至少包括一上表面以及两个侧壁表面；
一多层介电质位于部分的该半导体鳍以及另一部分之该绝缘基材上；以及
一导电材料与该半导体鳍的至少一表面接触，其中该半导体鳍的该至少一表面未被该多层介电质所覆盖。
8.根据权利要求7所述的半导体鳍式元件的接触窗，其特征在于，该半导体鳍还至少包括一末端表面，且该半导体鳍的该至少一表面选自于由该上表面、该些侧壁表面、该末端表面所组成的一族群。
9.根据权利要求7所述的半导体鳍式元件的接触窗，其特征在于，该多层介电质至少包括一蚀刻终止层以及一保护层，且该蚀刻终止层的蚀刻速率不同于该保护层的蚀刻速率。
10.根据权利要求9所述的半导体鳍式元件的接触窗，其特征在于，该蚀刻终止层的厚度介于10至1000之间，且该保护层的厚度介于500至3000之间。
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