CN1619817A - 具有不同栅极介质的半导体器件及其制造方法 - Google Patents

具有不同栅极介质的半导体器件及其制造方法 Download PDF

Info

Publication number
CN1619817A
CN1619817A CN200410102330.8A CN200410102330A CN1619817A CN 1619817 A CN1619817 A CN 1619817A CN 200410102330 A CN200410102330 A CN 200410102330A CN 1619817 A CN1619817 A CN 1619817A
Authority
CN
China
Prior art keywords
layer
area
material layer
semiconductor device
hafnium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200410102330.8A
Other languages
English (en)
Other versions
CN100442517C (zh
Inventor
李钟镐
姜虎圭
丁炯硕
都昔柱
金润奭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020030079908A external-priority patent/KR100618815B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1619817A publication Critical patent/CN1619817A/zh
Application granted granted Critical
Publication of CN100442517C publication Critical patent/CN100442517C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件，包括第一和第二晶体管器件。该第一器件包括第一衬底区域，第一栅电极，以及第一栅极介质。第一栅极介质位于第一衬底区域和第一栅电极之间。第二器件包括第二衬底区域，第二栅电极，以及第二栅极介质。第二栅极介质位于第二衬底区域和第二栅电极之间。第一栅极介质包括第一高k层，该第一高k层具有大于或等于8的介电常数。同样，第二栅极介质包括第二高k层，该第二高k层具有大于或等于8的介电常数。第二高k层具有与第一高k层不同的材料成分。

Description

具有不同栅极介质的半导体器件及其制造方法
技术领域
本发明总的来说涉及晶体管器件，并且特别涉及具有分别包括不同高k栅极介质的晶体管的器件，以及形成这种器件的工艺。
背景技术
传统的晶体管器件，如金属氧化物半导体(MOS)器件，其特征在于栅电极和沟道区域之间插入有二氧化硅(SiO2)的栅极介质。这种器件的性能可通过增加栅电极和沟道区域之间的电容值而进行改进，并且一种普遍的增加电容值的方法是减小SiO2栅极介质的厚度到100埃以下。事实上，如今栅极介质的厚度接近40埃。然而，遗憾的是，在该厚度上下，使用SiO2作为栅极介质具有局限性。这是因为在SiO2介质小于大约40埃的情况下该SiO2介质到沟道区域可出现直接穿隧。结果是增加了漏电流并且增加了功率损耗。
因此，已经有方法用于在实现高的栅极电容的同时减小漏电流。工业上已经研究的一种方法是对于栅极介电层使用具有高介电常数(高k或高ε)的材料。通常，栅极电容(C)与介电常数(ε)成正比并与厚度(t)成反比(即，C＝εA/t，其中A为常数)。因此，用于减小漏电流的厚度(t)上的增加(例如，增加到40埃或者更多)将由高介电常数(ε)进行补偿。
然而，当在既包含PMOS晶体管又包含NMOS晶体管的MOS器件中使用时，栅极介电层的高k介质的使用将具有缺点。这至少部分是因为与热生长的SiO2相比高介电材料包括更多的体陷阱(bulk traps)以及界面陷阱(interface traps)。这些陷阱对PMOS和NMOS器件的阈值电压(Vt)特性具有不利影响。因此，工业上正在试着寻找一种方案，能够在使体陷阱以及界面陷阱最小的同时制造可靠的高k栅极介电层。
发明内容
根据本发明的一方面，提供一种半导体器件，其包括第一晶体管，该第一晶体管包括第一衬底区域，第一栅电极，以及位于第一衬底区域和第一栅电极之间的第一栅极介质。该器件还包括第二晶体管，该第二晶体管包括第二衬底区域，第二栅电极，位于第二衬底区域和第二栅电极之间的第二栅极介质。第一栅极介质包括第一高k层，该第一高k层具有大于或等于8的介电常数，并且第二栅极介质包括第二高k层，该第二高k层具有大于或等于8的介电常数，并且第二高k层具有与第一高k层不同的材料成分。
根据本发明的另一方面，提供一种半导体器件，其包括衬底，位于该衬底的表面上的NMOS晶体管，以及位于该衬底表面上的PMOS晶体管。该NMOS晶体管包括二氧化铪层，第一栅电极，以及第一源极/漏极区，并且PMOS晶体管包括氧化铝层和第二二氧化铪层，第二栅电极，以及第二源极/漏极区。
根据本发明的另一方面，提供一种制造半导体器件的方法，其包括形成NMOS器件，该形成NMOS器件包括在第一衬底区域上形成第一栅极介质，以及在第一栅极介质上形成第一栅电极；以及形成PMOS器件，该形成PMOS器件包括在第二衬底区域上形成第二栅极介质，以及在第二栅极介质上形成第二栅电极。第一栅极介质包括具有大于或等于8的介电常数的第一高k层，第二栅极介质包括具有大于或等于8的介电常数的第二高k层，并且第二高k层具有与第一高k层不同的材料成分。
根据本发明的又一方面，提供一种制造半导体器件的方法，其包括在衬底的第一和第二区域上形成第一高k材料层，在第一高k材料层上形成第二高k材料层，形成掩模以覆盖第二高k材料层位于衬底第二区域上的第一部分，通过去掉由该掩模露出的第二高k层的第二部分而露出衬底第一区域上的第一高k材料层的第一部分，去掉该掩模从而露出第二高k材料层的第一部分，并且在第一高k材料层的第一部分和第二高k材料层的第二部分上分别形成第一和第二栅电极。第一高k材料层具有大于或等于8的介电常数，第二高k材料层具有大于或等于8的介电常数，并且第二高k材料层的材料成分与第一高k材料层不同。
根据本发明的又一实施例，提供一种制造半导体器件的方法，包括在衬底的第一区域和第二区域上形成第一高k材料层，形成掩模，从而覆盖衬底第一区域上的第一高k材料层的第一部分，去掉由掩模露出并且位于衬底第二部分上的第一高k材料层的第二部分，去掉该掩模从而露出第一高k材料层的第一部分，在第一高k材料层的第一部分以及衬底的第二部分上形成第二高k材料层，并且在第一区域的第二高k材料层的第一部分和第二区域的第二高k材料层的第二部分上分别形成第一和第二栅电极。第一高k材料层具有大于或等于8的介电常数，第二高k材料层具有大于或等于8的介电常数，并且第二高k材料层的材料成分与第一高k材料层的不同。
根据本发明的再一方面，提供一种制造半导体器件的方法，包括在衬底的第一区域和第二区域上形成第一高k材料层，形成掩模，从而覆盖在衬底的第一区域上的第一高k材料层的第一部分，去掉由掩模露出并位于衬底第二区域上的第一高k材料层的第二部分，去掉该掩模从而露出第一高k材料层的第一部分，在第一高k材料层的第一部分以及衬底的第二区域上形成第二高k材料层，在位于第二区域上的第二高k材料的第一部分上形成掩模，去掉由掩模露出并且位于衬底第一区域上的上的第二高k材料层的第二部分，去掉掩模从而露出第二高k材料的第一部分，并且在第一高k材料层的第一部分和第二高k材料层的第一部分上分别形成第一和第二栅电极。该第一高k材料层具有大于或等于8的介电常数，第二高k材料层具有大于或等于8的介电常数，并且第二高k材料层的材料成分与第一高k材料层的不同。
根据本发明的实施例的这些和其他方面，在减少体陷阱和/或界面陷阱的负面影响的同时，在晶体管器件中如在NMOS以及PMOS器件中可得到足够的电容值。这些优点可由具有介电常数大于或等于8的材料的第一高k层以及第二高k层实现。同样，这可由具有不同材料成分的第一高k层和第二高k层实现。因此，具有这些特性的半导体器件可高速运行并且使漏电流最小。换句话说，在维持足够的电容值的同时，可实现晶体管器件的期望阈值电压操作从而可以进行存储器件的快速和可靠运行。此外，栅极介质的厚度可使杂质渗入(如硼)最小。
附图说明
本发明的特点和优点通过下面参考附图的详细描述将变得更加明显，其中：
图1(A)、1(B)和1(C)为根据本发明实施例的PMOS和NMOS栅极介质的示意图；
图2为根据本发明一个实施例的MOS器件的横截面示意图；
图3为根据本发明另一实施例的MOS器件的横截面示意图；
图4为根据本发明再一实施例的MOS器件的横截面示意图；
图5为根据本发明又一实施例的MOS器件的横截面示意图；
图6为根据本发明另一实施例的MOS器件的横截面示意图；
图7(A)到7(H)为用于解释图2的根据本发明实施例的MOS器件的制造方法的横截面示意图；
图8(A)到8(E)为用于解释图3的根据本发明实施例的MOS器件的制造方法的横截面示意图；
图9(A)到9(C)为用于解释图4的根据本发明实施例的MOS器件的制造方法的横截面示意图；
图10(A)到10(F)为用于解释图5的根据本发明实施例的MOS器件的制造方法的横截面示意图；
图11(A)到11(E)为用于解释图6的根据本发明实施例的MOS器件的制造方法的横截面示意图；以及
图12(A)到12(C)为用于解释图4的根据本发明实施例的MOS器件的另一制造方法的横截面示意图。
具体实施方式
现在将参考附图以几个优选但不限定于此的实施例的方式描述本发明。值得注意的是，附图中所示的相关尺寸与实际尺寸不成比例。
图1(A)，1(B)和1(C)为根据本发明用于MOS器件中的栅极介质的实施例的简化概括示意图。
图1(A)示出了半导体器件的栅极介质，该半导体器件包括第一类型的金属氧化物半导体(MOS1)以及第二类型的金属氧化物半导体器件(MOS2)。在一些实施例中，MOS1为n沟道金属氧化物半导体(NMOS)器件，MOS2为p沟道金属氧化物半导体(PMOS)器件。在其他实施例中，MOS1为PMOS器件，MOS2为NMOS器件。在图1(A)的实施例中，MOS1的栅极介质为第一高k介电材料(高k1)，并且MOS2的栅极介质为第二高k介电材料(高k2)。在实施例中，高k1和高k2分别具有大于或等于8的介电常数。此外，在实施例中，高k1的材料成分与高k2的材料成分不同。仅为例子，高k1可为二氧化铪(HfO2)，高k2可为氧化铝(Al2O3)。
图1(B)的实施例与图1(A)所示的实施例类似，除了MOS1的栅极介质在高k1材料上还包括高k2材料。在该实施例中，MOS1的高k1以及MOS2的高k2位于相同的平面内。
图1(C)的实施例与前一个实施例的不同在于MOS1在高k1材料上包括高k2材料并且MOS2包括高k1材料。在该实施例中，MOS1的高k1与MOS2的高k1位于同一平面内。
关于图1(A)、1(B)和1(C)的实施例，本领域的普通技术人员知道在栅极介质中可采用其他层以及其他相邻的结构。尽管图1(A)、1(B)和1(C)示出了MOS1和MOS2是连接的，但是MOS1和MOS2可为分开的，这些连接的图只是为简化起见。另外，本领域的普通技术人员知道在不脱离本发明的实施例的精神和范围的情况下可采用其他材料以及其他材料组合。
根据本发明的实施例，不同半导体器件的非限定实施例现在将分别参考图2-6进行描述。
图2为包括均形成在衬底100上的NMOS器件152以及PMOS器件154的半导体器件的示意图。该NMOS器件152包括第一栅电极140a，第一栅极介质102A，以及n型沟道区域104。第一栅极介质层102A形成在衬底100的n型沟道区域104上。第一栅电极140a形成在栅极介质102A上。第一栅电极140a由导电材料形成，该导电材料作为一种选择可为多晶硅。在该实施例中，第一栅极介质102A包括一层高k材料120，例如二氧化铪(HfO2)。在该实施例中，第一栅极介质102A还可包括第一界面层110。
PMOS器件154包括p型沟道区域106，第二栅极介质102B，以及第二栅电极140b。第二栅极介质102B形成在衬底100的p型沟道区域106上。第二栅电极140b形成在第二栅极介质层102B上。在该实施例中，第二栅极介质102B包括两个高k介电层120以及130。例如，高k介电层120可为二氧化铪(HfO2)层，并且高k介电层130可为氧化铝(Al2O3)。此外，第二栅极介质120B还可以包括界面层110。第二栅电极140b由导电材料形成，该导电材料作为一种选择可为多晶硅。
图3为包括均形成在衬底200上的NMOS器件和PMOS器件的半导体器件的示意图。在该实施例中，NMOS器件包括第一栅极介质202A以及第一栅电极250a。同样，PMOS器件包括第二栅极介质202B以及第二栅电极250b。在该实施例中，第一栅极介质202A包括在氧化铝(Al2O3)层240下形成的二氧化铪(HfO2)层220。该第一栅极介质202A还可以包括第一界面层210。PMOS器件的第二栅极介质202B包括氧化铝(Al2O3)层240。此外，第二栅极介质202B可包括界面层230。第一和第二栅电极250a和250b由导电材料形成，该导电材料作为一种选择可为多晶硅。
图4示出了本发明的一实施例，其中NMOS器件和PMOS器件在衬底300上形成。在该实施例中，NMOS器件包括第一栅极介质302A以及栅电极350a。PMOS器件包括第二栅极介质302B以及栅电极350b。在该实施例中，第一栅极介质302A包括在衬底300上形成的二氧化铪(HfO2)层320。第一栅极介质302A还可包括界面层310。PMOS器件的第二栅极介质302B包括在衬底300上形成的氧化铝(Al2O3)层340。第二栅极介质302B还可包括界面层330。第一和第二栅电极350a和350b可由导电材料形成，该导电材料作为一种选择可为多晶硅。
图5示出了本发明的一实施例，其中NMOS器件和PMOS器件在衬底400上形成。在该实施例中，NMOS器件包括第一栅极介质402A以及第一栅电极440a。同样，PMOS器件包括第二栅极介质402B以及第二栅电极440b。第一栅极介质402A包括在氧化铝(Al2O3)层420上形成的二氧化铪层430。该第一栅极介质402A还可包括界面层410。PMOS器件的第二栅极介质402B包括氧化铝(Al2O3)层420。第二栅极介质402B还可包括界面层410。第一和第二栅电极440a和440b由导电材料形成，该导电材料作为一种选择可为多晶硅。
图6示出了本发明的一实施例，其中NMOS器件和PMOS器件在衬底500上形成。在该实施例中，NMOS器件包括第一栅极介质502A以及第一栅电极550a。PMOS器件包括在衬底500上形成的第二栅极介质502B以及第二栅电极550b。第一栅极介质502A包括二氧化铪(HfO2)层540。该第一栅极介质502A还可包括界面层530。第二栅极介质502B包括在氧化铝(Al2O3)层520上的二氧化铪(HfO2)层540。第二栅极介质502B还可包括界面层510。第一和第二栅电极550a和550b由导电材料形成，该导电材料作为一种选择可为多晶硅。
作为多晶硅的替代物，或者除多晶硅以外，上述实施例的栅电极可由金属和/或金属氮化物形成。
现在参考图7(A)到7(H)描述图2的根据本发明实施例的MOS器件的制造方法。
首先参考图7(A)，界面层110和二氧化铪(HfO2)层120依次在半导体衬底100的NMOS区域以及PMOS区域上形成。界面层110作为二氧化铪(HfO2)层120和衬底100之间的界面。界面层110可由具有小于8的介电常数的低k材料形成。例如，氧化硅(k约等于4)，氧氮化硅(根据含氧量k约等于4～8)，硅酸盐，或者其组合，可作为界面层110使用。另外，界面层110可用臭氧气体或者臭氧水处理而形成。HfO2层120形成在界面层110上，并且可具有小于约50埃的厚度。在该代表性实施例中，HfO2层120的厚度约为0.2到50埃。
HfO2层120可通过CVD(化学气相沉积)工艺或者ALD(原子层沉积)工艺形成。CVD工艺可用铪的源材料，如HfCl4，Hf(OtBu)4，Hf(NEtMe)4，Hf(Nt2)4，Hf(NMe2)4，以及氧的源材料，如O2，O3，氧基物质(oxygen radical)在约400到600摄氏度以及约1～5乇的压强下实现。ALD工艺可用铪源材料，如金属有机前体，HfCl4，Hf(OtBu)4，Hf(NEtMe)4，Hf(MMP)4，Hf(NEt2)4，Hf(NMe2)4，以及氧源材料，如H2O，H2O2，包括OH基的醇，O2或O3等离子体，氧基物质，D2O在约150～500摄氏度以及约0.1～5乇下实现。沉积工艺和清洗工艺可重复进行直到形成足够的厚度为止。ALD方法为低温工艺，台阶覆盖率好并且厚度控制容易。然而，本领域的技术人员知道可使用不脱离本发明的实施例范围的CVD工艺以及ALD工艺应用的变形。
接着，如图7(B)所示，HfO2层120可通过在环境气体122(如N2，NO，N2O，NH3，O2或其混合物)进行退火而硬化。环境气体122可包括用于将HfO2层120进行氮化的氮。退火可在约750～1050摄氏度的真空中进行。退火降低了湿清洗溶液(如，包括氟化物的清洗溶液)的蚀刻率。如果退火在750摄氏度以下执行，则蚀刻率将减小的不充分；而如果退火在非常高的温度下进行，则将出现HfO2层120的结晶化，导致漏电流增加。
接着，如图7(C)所示，Al2O3层130在HfO2层120上形成。该Al2O3层130具有小于约50埃的厚度。在该实施例中，Al2O3层130的厚度在约0.2～50埃的范围内。Al2O3130可通过CVD(化学气相沉积)工艺或者ALD(原子层沉积)工艺形成。如果采用ALD，该沉积工艺可用铝源材料，如三甲基铝，AlCl3，AlH3N(CH3)3，C6H15AlO，(C4H9)2AlH，(CH3)2AlCl，(C2H5)3Al，(C4H9)3Al)形成以及氧源材料，如H2O，H2O2，O基，D2O，N2O等离子体，O2等离子体)在约200～500摄氏度以及约0.1～5乇下进行。沉积工艺和清洗工艺可重复进行直到形成期望厚度为止。如果O3用作氧源材料，则随后的退火步骤可省略并且热效应因此可最小化。
然后光阻层132在NMOS区域以及PMOS区域上均形成，然后从NMOS区域去掉。
参考图7(D)，使用光阻层132作为掩模采用一种清洗溶液去掉NMOS区域上的Al2O3层130。该清洗溶液可包括氟化物，如HF溶液或200∶1的稀释HF溶液。
接着，如图7(E)所示，去掉光阻层132，例如，通过烟化以及剥离工艺，将HfO2层120和Al2O3层130的表面在环境气体134中进行退火。在这个以及其他实施例中，环境气体134优选为N2，NO，N2O，NH3，O2或其混合物。值得注意的是在氮气中进行退火可导致在退火之后出现包含氮的退火层。仅作为一个例子，HfO2层可变为HfON层。退火优选在约750～1050摄氏度进行。如果退火在低于750摄氏度时进行，则蚀刻率将没有充分降低。如果退火在非常高的温度下进行，则漏电流将增加。
退火将硬化PMOS区域上的Al2O3层130，从而防止杂质渗入。另外，退火有助于避免在HfO2层120和Al2O3层130之间的界面上的突然的结构改变。作为本领域的普通技术人员所知道的，HfO2层120和Al2O3层130之间的界面上的材料将依据沉积进行反应从而形成一个或多个化学混合中间层或区域。退火在HfO2层120和Al2O3层130之间形成氧化物层。退火也可在与下面的界面层110的界面上形成合金氧化物。
这里的实施例的退火方法并不局限于上述描述的这些。也可使用其他替代方法，如在氮气中进行等离子处理然后在真空或在氧气中进行热处理。
接着参考图7(F)，多晶硅层140形成在NMOS和PMOS区域上。
然后，参考图7(G)，杂质142，如P或者As，以及杂质144，如，B注入到多晶硅层140中从而形成导电多晶硅层140a和140b。
然后，如图7(H)所示，导电多晶硅层140a和140b形成图案从而形成随后形成的NMOS晶体管152以及PMOS晶体管154的栅极图案。形成源极和漏极区域，形成NMOS晶体管和PMOS晶体管。
现在参考图8(A)到8(E)描述图3的根据本发明的实施例的MOS器件的制造方法。
如图8(A)所示，界面层210形成在半导体衬底200的NMOS区域和PMOS区域上。HfO2层220形成在界面层210上，并且光阻图案222形成在NMOS区域上。
参考图8(B)，HfO2层220选择性地从PMOS区域上去掉，例如通过干法或者湿法蚀刻。当PMOS区域上的HfO2层220去掉时，PMOS区域上的界面层210也可能去掉。这种情况下，第二界面层230然后可形成在PMOS区域上的衬底200上。HfO2层220的表面可在环境气体232中进行退火。
参考图8(C)，在HfO2层220和第二界面层230上形成Al2O3层240。
参考图8(D)，Al2O3层240的表面然后用退火气体242进行退火。
然后，参考图8(E)，导电层250形成在NMOS器件的第一栅极介质层202A以及PMOS器件的第二栅极介质层202B上。导电层250用于形成前述的栅电极。
现在参考图9(A)到9(C)描述图4的根据本发明的实施例的MOS器件的制造方法。
参考图9(A)，以结合图8(D)的上述方式相同的方式得到一种结构。如图所示，该结构包括在半导体衬底300的NMOS区域上形成的第一界面层310，以及在半导体衬底300的PMOS区域上形成的第二界面层330。该结构还包括在界面层310上形成的HfO2层320，以及在NMOS区域以及PMOS区域上形成的Al2O3层340，如图所示。然后，如图9(A)所示，光阻图案342仅形成在PMOS区域上。
接着，参考图9(B)，去掉在NMOS区域上的Al2O3层340，并且对余下的Al2O3层340以及HfO2层320在环境气体344中进行退火。
然后，参考图9(C)，导电层350形成在NMOS区域以及PMOS区域上。导电层350用于形成前述的栅电极。
现在参考图10(A)到10(F)描述图5的根据本发明的实施例的MOS器件的制造方法。本实施例的工艺与图7(A)到7(H)的工艺类似，除了Al2O3层在HfO2层之前形成。因此，为避免冗余简化随后的解释。
首先参考图10(A)，界面层410以及氧化铝Al2O3层420依次在半导体衬底400的NMOS区域以及PMOS区域上形成。
接着，如图10(B)所示，Al2O3层420在环境气体422中进行退火。
接着，如图10(C)所示，HfO2层430在Al2O3层420上形成。此外，光阻图案432在NMOS区域上形成。
参考图10(D)，采用光阻图案432作为掩模用清洗溶液去掉PMOS区域上的HfO2层430。
接着，如图10(E)所示，去掉光阻图案432，并且对HfO2层430以及Al2O3层420的表面在环境气体434中进行退火。
参考图10(F)，多晶硅层440形成在NMOS区域以及PMOS区域上。多晶硅层440用于形成前述的栅电极。
现在参考图11(A)到11(C)描述图6的根据本发明的实施例的MOS器件的制造方法。该实施例的工艺与图8(A)到8(E)的工艺类似，除了Al2O3层在HfO2层之前形成。因此，为避免冗余简化随后的解释。
如图11(A)所示，界面层510形成在半导体衬底500的NMOS区域以及PMOS区域上。Al2O3层520形成在界面层510上，并且光阻图案522形成在PMOS区域上。
参考图11(B)，Al2O3层520选择性地从NMOS区域上去掉。当NMOS区域上的Al2O3层520去掉时，NMOS区域上的界面层510也可能去掉。这种情况下，第二界面层530然后可在NMOS区域上的衬底500上形成。Al2O3层520的表面可在环境气体532中进行退火。
参考图11(C)，在Al2O3层520和第二界面层530上形成HfO2层540。
参考图11(D)，HfO2层540的表面然后用退火气体542进行退火。
然后，参考图11(E)，导电层550形成在NMOS器件的第一栅极介质层502A以及PMOS器件的第二栅极介质层502B上。导电层550用来形成前述的栅电极。
现在参考图12(A)到12(C)描述图4的根据本发明的实施例的MOS器件的另一制造方法。该实施例的工艺与图9(A)到9(C)的工艺类似，除了Al2O3层在HfO2层之前形成。因此，为避免冗余简化了随后的解释。
参考图12(A)，以结合图11(D)的上述方式相同的方式得到一种结构。如图所示，该结构包括在半导体衬底600的PMOS区域上形成的第一界面层610，以及在半导体衬底600的NMOS区域上形成的第二界面层630。该结构还包括在第一界面层610上形成的Al2O3层620，以及在NMOS区域以及PMOS区域上形成的HfO2层640，如图所示。然后，如图11(A)所示，光阻图案642仅在NMOS区域上形成。
接着，参考图12(B)，去掉PMOS区域上的HfO2层640，并且对余下的HfO2层640以及Al2O3层620在环境气体644中进行退火。
然后，参考图12(C)，导电层650形成在NMOS区域以及PMOS区域上。导电层650用来形成前述的栅电极。
本发明的各个栅极介质层的厚度可以为1-60。
前述的实施例仅用于示例，而不能解释为对本发明专利保护范围的限制。所示的实施例用于披露本发明而公开，这样本领域的普通技术人员能实施本发明。然而，本领域的普通技术人员也清楚知道不脱离本发明的实施例的精神和范围的其他变形。

Claims (67)

1.一种半导体器件，包括：
第一晶体管，该第一晶体管包括第一衬底区域，第一栅电极，以及位于第一衬底区域以及第一栅电极之间的第一栅极介质；以及
第二晶体管，该第二晶体管包括第二衬底区域，第二栅电极，以及位于第二衬底区域以及第二栅电极之间的第二栅极介质；
其中第一栅极介质包括第一高k层，第一高k层具有大于或等于8的介电常数，其中第二栅极介质包括第二高k层，第二高k层具有大于或等于8的介电常数，并且其中第二高k层具有与第一高k层不同的材料成分。
2.如权利要求1所述的半导体器件，其中第一晶体管为NMOS器件并且第二晶体管为PMOS器件。
3.如权利要求2所述的半导体器件，其中第一高k层为氧化铪。
4.如权利要求2所述的半导体器件，其中第一栅极介质还包括位于第一衬底区域以及第一高k层之间的第一界面层。
5.如权利要求4所述的半导体器件，其中第一界面层包括从包含氧化硅，氧氮化硅以及硅酸盐的组中选择的材料。
6.如权利要求2所述的半导体器件，其中第二高k层为氧化铝。
7.如权利要求6所述的半导体器件，其中第二栅极介质还包括位于第二衬底区域和第二高k层之间的第二界面层。
8.如权利要求7所述的半导体器件，其中第二界面层包括从包含氧化硅，氧氮化硅以及硅酸盐的组中选择的材料。
9.如权利要求2所述的半导体器件，其中第一栅极介质包括介电常数大于或等于8的第三高k层。
10.如权利要求9所述的半导体器件，其中第一高k层为氧化铪层，并且其中第二和第三高k层为氧化铝层。
11.如权利要求10所述的半导体器件，其中第二和第三高k层共面。
12.如权利要求11所述的半导体器件，其中第三高k层位于第一衬底区域和第一高k层之间。
13.如权利要求10所述的半导体器件，其中第一和第二高k层共面。
14.如权利要求13所述的半导体器件，其中第一高k层位于第一衬底区域和第三高k层之间。
15.如权利要求10所述半导体器件，其中第一高k层和第三高k层之间的界面层为第一高k层和第三高k层的材料的合成物。
16.如权利要求15所述的半导体器件，其中该合成物包括铪，铝以及氧。
17.如权利要求2所述的半导体器件，其中第二栅极介质包括具有大于或等于8的介电常数的第三高k层。
18.如权利要求17所述的半导体器件，其中第一和第三高k层包括铪和氧，并且第二高k层包括铝和氧。
19.如权利要求18所述的半导体器件，其中第一和第三高k层包括氧化铪层，并且其中第二高k层包括氧化铝层。
20.如权利要求18所述的半导体器件，其中第一和第三高k层共面。
21.如权利要求20所述的半导体器件，其中第三高k层位于第二衬底区域和第二高k层之间。
22.如权利要求1所述的半导体器件，其中第一和第二晶体管的每个中的栅电极分别包括金属和金属氮化物中的至少一种。
23.如权利要求1所述的半导体器件，其中每个第一晶体管和第二晶体管的栅电极分别包括金属、金属氮化物以及多晶硅中的至少一种。
24.如权利要求21所述的半导体器件，其中第一和第二高k层的每个包括氮。
25.如权利要求18所述的半导体器件，其中第一和第二高k层共面。
26.如权利要求25所述的半导体器件，其中第二高k层位于第二衬底区域以及第三高k层之间。
27.如权利要求18所述的半导体器件，其中第二高k层和第三高k层之间的中间层为第二高k层和第三高k层的材料的合成物。
28.如权利要求27所述的半导体器件，其中该合成物包括铪，铝和氧。
29.如权利要求2所述的半导体器件，其中第一栅极介质和第二栅极介质的厚度在1到60埃的范围内。
30.一种半导体器件，包括：
衬底；
位于衬底表面上的NMOS晶体管，该NMOS晶体管包括第一氧化铪层，第一栅电极，以及第一源极/漏极区域；
位于衬底表面上的PMOS晶体管，该PMOS晶体管包括氧化铝层以及第二氧化铪层，第二栅电极，以及第二源极/漏极区域。
31.如权利要求30所述的半导体器件，其中氧化铝层位于第二氧化铪层之上。
32.如权利要求31所述的半导体器件，其中第一和第二氧化铪层的每个包括氮。
33.如权利要求30所述的半导体器件，其中第一和第二栅电极包括金属。
34.如权利要求30所述的半导体器件，其中NMOS晶体管以及PMOS晶体管的每个包括界面层，该界面层包括氧化硅，氮化硅以及硅酸盐中的至少一种。
35.如权利要求34所述的半导体器件，其中PMOS晶体管还包括中间层，该中间层包括铪铝氧化物。
36.如权利要求31所述的半导体器件，其中PMOS晶体管还包括中间层，该中间层包括铪铝氧化物。
37.一种制造半导体器件的方法，包括：
形成NMOS器件，包括在第一衬底区域上形成第一栅极介质，以及在第一栅极介质上形成第一栅电极，其中第一栅极介质包括第一高k层，该第一高k层具有大于或等于8的介电常数；以及
形成PMOS器件，包括在第二衬底区域上形成第二栅极介质，并且在第二栅极介质上形成第二栅电极，其中第二栅极介质包括第二高k层，该第二高k层具有大于或等于8的介电常数，并且其中第二高k层包括与第一高k层不同的材料成分。
38.如权利要求37所述的方法，其中第一高k层包括铪和氧并且第二高k层包括铝和氧。
39.如权利要求38所述的方法，其中第一高k层包括氧化铪并且第二高k层包括氧化铝。
40.如权利要求37所述的方法，其中第一栅极介质形成为还包括第三高k层。
41.如权利要求40所述的方法，其中第一高k层包括铪和氧，第二高k层包括铝和氧，并且第三高k层包括铝和氧。
42.如权利要求41所述的方法，其中第一高k层包括氧化铪，第二高k层包括氧化铝，并且第三高k层包括氧化铝。
43.如权利要求37所述的方法，其中第二栅极介质形成为还包括第三高k层。
44.如权利要求43所述的方法，其中第一高k层包括铪和氧，第二高k层包括铝和氧，并且第三高k层包括铪和氧。
45.如权利要求44所述的方法，其中第一高k层包括氧化铪，第二高k层包括氧化铝，并且第三高k层包括氧化铪。
46.一种制造半导体器件的方法，包括：
在衬底的第一区域以及第二区域上形成第一高k材料层，其中第一高k材料层具有大于或等于8的介电常数；
在第一高k材料层上形成第二高k材料层，其中第二高k材料层具有大于或等于8的介电常数，并且其中第二高k材料层具有与第一高k材料层不同的材料成分；
形成掩模，以覆盖位于衬底的第二区域上的第二高k材料层的第一部分；
通过去掉由掩模露出的第二高k材料层的第二部分从而露出衬底的第一区域上的第一高k材料层的第一部分；
去掉掩模从而露出第二高k材料层的第一部分；以及
在第一高k材料层的第一部分以及第二高k材料层的第一部分上分别形成第一和第二栅电极。
47.如权利要求46所述的方法，还包括在形成第一高k材料层之后并在形成第二高k材料层之前进行第一次退火。
48.如权利要求47所述的方法，其中第一次退火使第一高k材料层硬化，从而增加了第一高k材料层对氟基化学物质的去除耐受性。
49.如权利要求48所述的方法，其中第一次退火在包括N2，NO，N2O，NH3以及O2中的至少一种的环境气体中进行。
50.如权利要求48所述的方法，其中第一次退火的温度在约750摄氏度到约1050摄氏度。
51.如权利要求47所述的方法，还包括在去掉掩模露出第二高k材料层的第一部分之后进行第二次退火。
52.如权利要求46所述的方法，其中第一区域为NMOS区域并且第二区域为PMOS区域，并且其中第一高k材料包括铪和氧并且第二高k材料层包括铝和氧。
53.如权利要求52所述的方法，其中第一高k材料层包括氧化铪并且第二高k材料层包括氧化铝。
54.如权利要求46所述的方法，其中第一区域为PMOS区域并且第二区域为NMOS区域，并且其中第一高k材料包括铝和氧并且第二高k材料层包括铪和氧。
55.如权利要求54所述的方法，其中第一高k材料包括氧化铝并且第二高k材料层包括氧化铪。
56.如权利要求46所述的方法，还包括对第一和第二高k材料层进行退火从而形成第一高k层和第二高k层材料的界面合成物。
57.如权利要求56所述的方法，其中第一区域为NMOS区域并且第二区域为PMOS区域，并且其中第一高k材料包括氧化铪并且第二高k材料层包括氧化铝，并且其中界面合成物包括铪，铝和氧。
58.如权利要求56所述的方法，其中第一区域为NMOS区域并且第二区域为NMOS区域，并且其中第一高k材料包括铝和氧并且第二高k层包括铪和氧，并且其中界面合成物包括铪，铝和氧。
59.一种制造半导体器件的方法，包括：
在衬底的第一区域和第二区域上形成第一高k材料层，其中第一高k材料层具有大于或等于8的介电常数；
形成掩模从而覆盖位于衬底的第一区域上的第一高k材料层的第一部分；
去掉由掩模露出并且位于衬底第二区域上的第一高k材料层的第二部分；
去掉掩模从而露出第一高k材料层的第一部分；
在第一高k材料层的第一部分以及衬底的第二区域上形成第二高k材料层，其中第二高k材料层具有大于或等于8的介电常数，并且其中第二高k层具有与第一高k层不同的材料成分；以及
在位于第一区域的第二高k材料层的第一部分以及位于第二区域的第二高k材料层的第二部分上分别形成第一和第二栅电极。
60.如权利要求59所述的方法，其中第一区域为NMOS区域并且第二区域为PMOS区域，并且其中第一高k材料层包括氧化铪，并且第二高k材料层包括氧化铝。
61.如权利要求59所述的方法，其中第一区域为PMOS区域并且第二区域为NMOS区域，并且其中第一高k材料层包括氧化铝并且第二高k材料层包括氧化铪。
62.如权利要求59所述的方法，还包括对第一和第二高k材料层进行退火从而形成第一高k层和第二高k层的材料的中间合成物。
63.如权利要求62所述的方法，其中第一区域为NMOS区域并且第二区域为PMOS区域，并且其中第一高k材料层包括氧化铪，并且第二高k材料层包括氧化铝，并且其中中间合成物包括铪，铝和氧。
64.如权利要求62所述的方法，其中第一区域为PMOS区域并且第二区域为NMOS区域，并且其中第一高k材料层包括氧化铝并且第二高k材料层包括氧化铪，并且其中中间合成物包括铪，铝和氧。
65.一种制造半导体的方法，包括：
在衬底的第一区域和第二区域上形成第一高k材料层，其中第一高k材料层具有大于或等于8的介电常数；
形成掩模从而覆盖位于衬底第一区域上的第一高k材料层的第一部分；
去掉由掩模露出并位于衬底第二区域上的第一高k材料层的第二部分；
去掉掩模从而露出第一高k材料层的第一部分；
在第一高k材料层的第一部分以及衬底的第二区域上形成第二高k材料层，其中第二高k材料层具有大于或等于8的介电常数，并且其中第二高k层具有与第一高k材料层不同的材料成分；
在第二区域上的第二高k材料层的第一部分上形成掩模；
去掉由掩模露出并位于衬底第一区域上的第二高k材料层的第二部分；以及
去掉掩模从而露出第二高k材料层的第一部分；以及
在第一高k材料层的第一部分以及第二高k材料层的第一部分上分别形成第一和第二栅电极。
66.如权利要求65所述的方法，其中第一区域为NMOS区域并且第二区域为PMOS区域，并且其中第一高k材料层包括氧化铪以及第二高k材料层包括氧化铝。
67.如权利要求65所述的方法，其中第一区域为PMOS区域并且第二区域为NMOS区域，并且其中第一高k材料层包括氧化铝以及第二高k材料层包括氧化铪。
CNB2004101023308A 2003-11-12 2004-11-12 具有不同栅极介质的半导体器件及其制造方法 Active CN100442517C (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR79908/2003 2003-11-12
KR79908/03 2003-11-12
KR1020030079908A KR100618815B1 (ko) 2003-11-12 2003-11-12 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
US10/930,943 2004-09-01
US10/930,943 US20050098839A1 (en) 2003-11-12 2004-09-01 Semiconductor devices having different gate dielectrics and methods for manufacturing the same

Publications (2)

Publication Number Publication Date
CN1619817A true CN1619817A (zh) 2005-05-25
CN100442517C CN100442517C (zh) 2008-12-10

Family

ID=34437030

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004101023308A Active CN100442517C (zh) 2003-11-12 2004-11-12 具有不同栅极介质的半导体器件及其制造方法

Country Status (6)

Country Link
US (1) US7586159B2 (zh)
EP (1) EP1531496B1 (zh)
JP (1) JP4939744B2 (zh)
CN (1) CN100442517C (zh)
DE (1) DE602004009740T2 (zh)
TW (1) TWI258811B (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101924026A (zh) * 2009-06-12 2010-12-22 台湾积体电路制造股份有限公司 降低界面层厚度的方法
CN102292800A (zh) * 2009-01-21 2011-12-21 飞思卡尔半导体公司 具有SiGe沟道的双高k氧化物
CN102299155A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 一种半导体器件及其制造方法
CN102508983A (zh) * 2011-11-29 2012-06-20 上海宏力半导体制造有限公司 记忆体工艺后段结构的仿真构建方法及仿真构建装置
CN102709166A (zh) * 2012-05-22 2012-10-03 上海华力微电子有限公司 降低n型掺杂和非掺杂多晶硅栅极刻蚀后形貌差异的方法
US8313993B2 (en) 2008-01-23 2012-11-20 Imec Semiconductor device and method for fabricating the same
CN102104042B (zh) * 2009-12-21 2013-01-09 中国科学院微电子研究所 一种半导体器件
CN101930979B (zh) * 2009-06-26 2014-07-02 中国科学院微电子研究所 控制器件阈值电压的CMOSFETs结构及其制造方法
CN104934373A (zh) * 2015-06-30 2015-09-23 厦门天马微电子有限公司 一种阵列基板及其制作方法
CN102508983B (zh) * 2011-11-29 2016-12-14 上海华虹宏力半导体制造有限公司 记忆体工艺后段结构的仿真构建方法及仿真构建装置

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7952118B2 (en) 2003-11-12 2011-05-31 Samsung Electronics Co., Ltd. Semiconductor device having different metal gate structures
US6921691B1 (en) 2004-03-18 2005-07-26 Infineon Technologies Ag Transistor with dopant-bearing metal in source and drain
US7105889B2 (en) * 2004-06-04 2006-09-12 International Business Machines Corporation Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics
US8399934B2 (en) 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US8178902B2 (en) 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
US7592678B2 (en) 2004-06-17 2009-09-22 Infineon Technologies Ag CMOS transistors with dual high-k gate dielectric and methods of manufacture thereof
JP2006086511A (ja) * 2004-08-17 2006-03-30 Nec Electronics Corp 半導体装置
JP2006108439A (ja) * 2004-10-06 2006-04-20 Samsung Electronics Co Ltd 半導体装置
US7344934B2 (en) 2004-12-06 2008-03-18 Infineon Technologies Ag CMOS transistor and method of manufacture thereof
US7253050B2 (en) 2004-12-20 2007-08-07 Infineon Technologies Ag Transistor device and method of manufacture thereof
US7564108B2 (en) * 2004-12-20 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Nitrogen treatment to improve high-k gate dielectrics
US7160781B2 (en) 2005-03-21 2007-01-09 Infineon Technologies Ag Transistor device and methods of manufacture thereof
US7361538B2 (en) 2005-04-14 2008-04-22 Infineon Technologies Ag Transistors and methods of manufacture thereof
US7202535B2 (en) * 2005-07-14 2007-04-10 Infineon Technologies Ag Manufacturing method for an integrated semiconductor structure and corresponding integrated semiconductor structure
US8188551B2 (en) 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7462538B2 (en) 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
US7495290B2 (en) 2005-12-14 2009-02-24 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7510943B2 (en) * 2005-12-16 2009-03-31 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP2007243009A (ja) * 2006-03-10 2007-09-20 Renesas Technology Corp 半導体装置およびその製造方法
US20080001237A1 (en) * 2006-06-29 2008-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having nitrided high-k gate dielectric and metal gate electrode and methods of forming same
EP1914800A1 (en) * 2006-10-20 2008-04-23 Interuniversitair Microelektronica Centrum Method of manufacturing a semiconductor device with multiple dielectrics
US20080135953A1 (en) * 2006-12-07 2008-06-12 Infineon Technologies Ag Noise reduction in semiconductor devices
US7564114B2 (en) * 2006-12-21 2009-07-21 Qimonda North America Corp. Semiconductor devices and methods of manufacture thereof
US7659156B2 (en) * 2007-04-18 2010-02-09 Freescale Semiconductor, Inc. Method to selectively modulate gate work function through selective Ge condensation and high-K dielectric layer
JP2008306051A (ja) * 2007-06-08 2008-12-18 Rohm Co Ltd 半導体装置およびその製造方法
JP2008311464A (ja) * 2007-06-15 2008-12-25 National Institute Of Advanced Industrial & Technology 半導体装置とその製造方法
US7998820B2 (en) 2007-08-07 2011-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. High-k gate dielectric and method of manufacture
JP5196954B2 (ja) * 2007-10-31 2013-05-15 株式会社東芝 半導体装置の製造方法
JP5280670B2 (ja) * 2007-12-07 2013-09-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
EP2093796A1 (en) * 2008-02-20 2009-08-26 Imec Semiconductor device and method for fabricating the same
EP2112687B1 (en) * 2008-04-22 2012-09-19 Imec Method for fabricating a dual workfunction semiconductor device and the device made thereof
JP2009283770A (ja) 2008-05-23 2009-12-03 Renesas Technology Corp 半導体装置の製造方法
JP5286052B2 (ja) * 2008-11-28 2013-09-11 株式会社東芝 半導体装置及びその製造方法
DE102009021486B4 (de) 2009-05-15 2013-07-04 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Feldeffekttransistor-Herstellung
JP5375362B2 (ja) * 2009-06-24 2013-12-25 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5442332B2 (ja) * 2009-06-26 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5387173B2 (ja) * 2009-06-30 2014-01-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5432621B2 (ja) * 2009-07-23 2014-03-05 富士通セミコンダクター株式会社 半導体装置の製造方法
DE102009039418B4 (de) 2009-08-31 2013-08-22 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Einstellung der Austrittsarbeit in Gate-Stapeln mit großem ε, die Gatedielektrika mit unterschiedlicher Dicke enthalten
KR101656443B1 (ko) * 2009-11-20 2016-09-22 삼성전자주식회사 금속 게이트 스택 구조물을 갖는 씨모스 소자
KR101627509B1 (ko) * 2010-03-04 2016-06-08 삼성전자주식회사 식각액, 식각액을 사용한 게이트 절연막의 형성 방법 및 식각액을 사용한 반도체 소자의 제조 방법
US8435878B2 (en) 2010-04-06 2013-05-07 International Business Machines Corporation Field effect transistor device and fabrication
JP2012231123A (ja) 2011-04-15 2012-11-22 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法、基板処理システムおよびプログラム
KR20150035164A (ko) * 2013-09-27 2015-04-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102342850B1 (ko) 2015-04-17 2021-12-23 삼성전자주식회사 반도체 소자의 제조를 위한 유전체층의 큐어링 방법
DE102016203154B4 (de) * 2015-12-14 2017-09-28 Globalfoundries Inc. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur
US11114347B2 (en) * 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US11664417B2 (en) * 2018-09-13 2023-05-30 Intel Corporation III-N metal-insulator-semiconductor field effect transistors with multiple gate dielectric materials
US11038034B2 (en) * 2019-04-25 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method and related apparatus for integrating electronic memory in an integrated chip

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4960481A (zh) * 1972-10-12 1974-06-12
JP3025385B2 (ja) * 1993-01-21 2000-03-27 シャープ株式会社 半導体装置
US5763922A (en) * 1997-02-28 1998-06-09 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
US6841439B1 (en) 1997-07-24 2005-01-11 Texas Instruments Incorporated High permittivity silicate gate dielectric
US6261887B1 (en) * 1997-08-28 2001-07-17 Texas Instruments Incorporated Transistors with independently formed gate structures and method
US6064102A (en) * 1997-12-17 2000-05-16 Advanced Micro Devices, Inc. Semiconductor device having gate electrodes with different gate insulators and fabrication thereof
US6261978B1 (en) * 1999-02-22 2001-07-17 Motorola, Inc. Process for forming semiconductor device with thick and thin films
JP3415496B2 (ja) * 1999-07-07 2003-06-09 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP2001257344A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP4895430B2 (ja) * 2001-03-22 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US6573134B2 (en) * 2001-03-27 2003-06-03 Sharp Laboratories Of America, Inc. Dual metal gate CMOS devices and method for making the same
EP1677361A2 (en) * 2001-04-02 2006-07-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacture thereof
KR100399356B1 (ko) 2001-04-11 2003-09-26 삼성전자주식회사 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법
US6891231B2 (en) 2001-06-13 2005-05-10 International Business Machines Corporation Complementary metal oxide semiconductor (CMOS) gate stack with high dielectric constant gate dielectric and integrated diffusion barrier
JP4086272B2 (ja) * 2001-07-26 2008-05-14 株式会社東芝 半導体装置
JP3943881B2 (ja) * 2001-09-25 2007-07-11 株式会社東芝 半導体装置及びその製造方法
US6495422B1 (en) * 2001-11-09 2002-12-17 Taiwan Semiconductor Manfacturing Company Methods of forming high-k gate dielectrics and I/O gate oxides for advanced logic application
US6563183B1 (en) * 2001-12-31 2003-05-13 Advanced Micro Devices, Inc. Gate array with multiple dielectric properties and method for forming same
US6555879B1 (en) * 2002-01-11 2003-04-29 Advanced Micro Devices, Inc. SOI device with metal source/drain and method of fabrication
US6528858B1 (en) * 2002-01-11 2003-03-04 Advanced Micro Devices, Inc. MOSFETs with differing gate dielectrics and method of formation
JP2003309188A (ja) * 2002-04-15 2003-10-31 Nec Corp 半導体装置およびその製造方法
TW535265B (en) * 2002-04-29 2003-06-01 Powerchip Semiconductor Corp Structure and manufacturing method of CMOS process compatible single poly-silicon erasable and programmable ROM
US6797525B2 (en) 2002-05-22 2004-09-28 Agere Systems Inc. Fabrication process for a semiconductor device having a metal oxide dielectric material with a high dielectric constant, annealed with a buffered anneal process
KR100476926B1 (ko) 2002-07-02 2005-03-17 삼성전자주식회사 반도체 소자의 듀얼 게이트 형성방법
US6670248B1 (en) 2002-08-07 2003-12-30 Chartered Semiconductor Manufacturing Ltd. Triple gate oxide process with high-k gate dielectric
US6706581B1 (en) * 2002-10-29 2004-03-16 Taiwan Semiconductor Manufacturing Company Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices
US7122414B2 (en) 2002-12-03 2006-10-17 Asm International, Inc. Method to fabricate dual metal CMOS devices
JP2004214376A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 半導体装置
US6696327B1 (en) 2003-03-18 2004-02-24 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
JP4524995B2 (ja) * 2003-03-25 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
US6809370B1 (en) 2003-07-31 2004-10-26 Texas Instruments Incorporated High-k gate dielectric with uniform nitrogen profile and methods for making the same
US6872613B1 (en) 2003-09-04 2005-03-29 Advanced Micro Devices, Inc. Method for integrating metals having different work functions to form CMOS gates having a high-k gate dielectric and related structure
US7148546B2 (en) 2003-09-30 2006-12-12 Texas Instruments Incorporated MOS transistor gates with doped silicide and methods for making the same
KR100618815B1 (ko) * 2003-11-12 2006-08-31 삼성전자주식회사 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
TWI228789B (en) 2004-01-20 2005-03-01 Ind Tech Res Inst Method for producing dielectric layer of high-k gate in MOST
US6897095B1 (en) 2004-05-12 2005-05-24 Freescale Semiconductor, Inc. Semiconductor process and integrated circuit having dual metal oxide gate dielectric with single metal gate electrode
US7105889B2 (en) 2004-06-04 2006-09-12 International Business Machines Corporation Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101494200B (zh) * 2008-01-23 2013-04-24 台湾积体电路制造股份有限公司 双功函数半导体装置及其制造方法
US8524554B2 (en) 2008-01-23 2013-09-03 Imec Semiconductor device and method for fabricating the same
US8313993B2 (en) 2008-01-23 2012-11-20 Imec Semiconductor device and method for fabricating the same
CN102292800A (zh) * 2009-01-21 2011-12-21 飞思卡尔半导体公司 具有SiGe沟道的双高k氧化物
CN101924026B (zh) * 2009-06-12 2014-02-12 台湾积体电路制造股份有限公司 降低界面层厚度的方法
CN101924026A (zh) * 2009-06-12 2010-12-22 台湾积体电路制造股份有限公司 降低界面层厚度的方法
CN101930979B (zh) * 2009-06-26 2014-07-02 中国科学院微电子研究所 控制器件阈值电压的CMOSFETs结构及其制造方法
CN102104042B (zh) * 2009-12-21 2013-01-09 中国科学院微电子研究所 一种半导体器件
CN102299155A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 一种半导体器件及其制造方法
CN102508983A (zh) * 2011-11-29 2012-06-20 上海宏力半导体制造有限公司 记忆体工艺后段结构的仿真构建方法及仿真构建装置
CN102508983B (zh) * 2011-11-29 2016-12-14 上海华虹宏力半导体制造有限公司 记忆体工艺后段结构的仿真构建方法及仿真构建装置
CN102709166A (zh) * 2012-05-22 2012-10-03 上海华力微电子有限公司 降低n型掺杂和非掺杂多晶硅栅极刻蚀后形貌差异的方法
CN104934373A (zh) * 2015-06-30 2015-09-23 厦门天马微电子有限公司 一种阵列基板及其制作方法

Also Published As

Publication number Publication date
TWI258811B (en) 2006-07-21
DE602004009740D1 (de) 2007-12-13
EP1531496A3 (en) 2005-08-10
JP4939744B2 (ja) 2012-05-30
JP2005150737A (ja) 2005-06-09
EP1531496A2 (en) 2005-05-18
TW200524013A (en) 2005-07-16
US7586159B2 (en) 2009-09-08
CN100442517C (zh) 2008-12-10
DE602004009740T2 (de) 2008-08-28
EP1531496B1 (en) 2007-10-31
US20070176242A1 (en) 2007-08-02

Similar Documents

Publication Publication Date Title
CN1619817A (zh) 具有不同栅极介质的半导体器件及其制造方法
CN1293637C (zh) 具有应变沟道的互补式金属氧化物半导体及其制作方法
TWI419264B (zh) 製造半導體裝置的方法
US9972694B2 (en) Atomic layer deposition methods and structures thereof
CN1177357C (zh) 具有最小覆盖电容的金属氧化物半导体场效应晶体管
CN1190851C (zh) 半导体器件及其制造方法
CN1215554C (zh) 互补型金属氧化物半导体器件及其制造方法
CN1670965A (zh) 源极及漏极中聚含掺质金属的晶体管
CN1881590A (zh) 半导体器件和半导体器件的制造方法
US20050098839A1 (en) Semiconductor devices having different gate dielectrics and methods for manufacturing the same
US9478637B2 (en) Scaling EOT by eliminating interfacial layers from high-K/metal gates of MOS devices
CN1722437A (zh) 包括双栅极堆叠结构的集成电路器件及其形成方法
CN101064310A (zh) 应用自对准双应力层的cmos结构和方法
CN1992273A (zh) 半导体结构及其制造方法
CN1503372A (zh) 具有多重闸极及应变的通道层的晶体管及其制造方法
CN1841681A (zh) 半导体器件及其制造方法
CN1542966A (zh) 可同时具有部分空乏晶体管与完全空乏晶体管的芯片及其制作方法
CN1992275A (zh) 具有金属和多晶硅栅电极的高性能电路及其制造方法
JP2004214661A (ja) トランジスタゲートの製造及び高誘電率ゲート誘電体の粗さを減少する方法
CN1841772A (zh) 半导体器件及其制造方法
CN1905160A (zh) 集成半导体结构的制造方法及相应的集成半导体结构
CN1905209A (zh) 半导体器件及其制造方法
CN1467824A (zh) 半导体器件及其制造方法
CN1702866A (zh) 半导体器件
CN1744318A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant