JP5432621B2 - 半導体装置の製造方法 - Google Patents
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MOSトランジスタ又はMOSと略記する)のゲート絶縁膜としては、酸化シリコン(SiO2)膜が用いられていたが、MOSトランジスタの微細化/集積化のためにゲート絶縁膜を薄くすると、リーク電流が増えてしまう。従って、酸化シリコンよりも比誘電率が高いHf系酸化物をゲート絶縁膜として用いることが検討されている。Hf系酸化物膜上にポリシリコン電極やシリサイド電極を直接形成したのでは、Fermi Level pinningのた
めに、NMOS/PMOSトランジスタのゲート電極の実効的仕事関数の値を制御できない。
事関数値WFeffを、第一原理計算法により算出した。
のHf02膜とAl膜とがこの順で積層された構造を有するゲート電極(図1A)のWFeffと、当該ゲート電極のAl膜部分を化学量論組成のTiN膜を置き換えた構造を有す
るゲート電極(図1B)のWFeffとを算出した。また、発明者らは、Hf02膜と化学
量論組成のTiN膜間との間に、1、2原子層分のAl膜が挿入された構造を有するゲート電極(図1C、図1D)のWFeffも算出した。さらに、発明者らは、Hf02膜上に
TiN0.75膜(非化学量論組成のTiN膜)が形成された構造を有するゲート電極(図示略)のWFeffも算出した。
度の厚さのAl膜をHf02膜・TiN膜間に形成すれば(Al2/TiN(st))、ゲート電極のWFeffが、Alの仕事関数値近くまで低下することが、分かった。なお、
この図2に示した各算出結果は、シリコン基板の表層側の1.5nm厚の部分からAl膜/TiN膜の下層側の0.96nmの部分までの構造(図1A参照)を対象として、当該構造を緩和してから、第一原理計算法により算出したものである。すなわち、各算出結果は、エネルギー的に最も安定な原子配列を各構造について見つけてから、第一原理計算法により算出したものとなっている。
をHigh-k膜・金属ゲート膜間に設ければ、当該材料の仕事関数値近傍の値にゲート電極の仕事関数値を制御できる』ということを意味するものである。
以下、第1実施形態に係る半導体装置の製造方法の内容を、詳細に説明する。
た絶縁膜16aを有するゲート電極1pと、絶縁膜16と金属ゲート膜19との間に、仕事関数値を調整するために、Al膜である界面膜18が挿入されたゲート電極1nとを備えたものとなっている。
、Al含有膜17のパターニング時、つまり希フッ化水素酸等によるNMOS側部分の除去時に絶縁膜16に対して選択比を高くすることが出来る。従って、絶縁膜16形成直後にもアニールを行うようにしておくことが、望ましい。
を活性化できる。ただし、ミリ秒アニールを行った場合、注入イオンも殆ど拡散しないことになる。そのため、本製造方法は、上記した各イオンの注入を、ハロゲンランプ等による活性化アニールが行われる場合とは異なる、ミリ秒アニール後の不純物プロファイルが所望のものとなるように決定した角度で、行うものとなっている。
以下、図5A〜図5Fを用いて、第2実施形態に係る製造方法(半導体装置の製造方法)の内容を、第1実施形態に係る製造方法と異なる部分を中心に、説明する。なお、本実施形態及び後述する第3、第4実施形態に係る各製造方法により製造される半導体装置は
、第1実施形態に係る半導体装置と同じ基本構成(図3)を有するものである。
以下、図6A〜図6Jを用いて、第3実施形態に係る製造方法(半導体装置の製造方法)の内容を説明する。
ポリシリコン膜20の上面が露出するまで研磨される。そして、図6Eに示したように、ポリシリコン膜20が、例えばTMAH(テトラメチルアンモニウムハイドロオキサイド)を用いて除去される。
体装置が製造される。
以下、第4実施形態に係る製造方法(半導体装置の製造方法)の内容を、第3実施形態に係る製造方法と異なる部分を中心に、説明する。
まず、図8を用いて、第5実施形態に係る製造方法(半導体装置の製造方法)により製造される半導体装置(以下、第5実施形態に係る半導体装置と表記する)の基本構成を説明する。
10の熱酸化によって形成される。また、絶縁膜16としては、2nm程度の厚さのハフニウム系酸化物膜が、MOCVD法やALD法により形成される。そして、MG膜19aとしては、仕事関数値の調整を行わなくてもPMOSトランジスタ用のゲート電極を実現できる材料(例えば、TiN)からなる、10nm程度の厚さの膜が、形成される。
うに、行われる。
図10に、第6実施形態に係る製造方法(半導体装置の製造方法)により製造される半導体装置(以下、第6実施形態に係る半導体装置と表記する)の基本構成を示す。
れる。
上記した各実施形態に係る製造方法は、各種の変形を行うことが出来る。例えば、第1〜第4実施形態に係る製造方法を、Alイオンの打ち込みと回復アニール処理により界面膜18を形成する方法に変形することが出来る。第3、第4実施形態に係る製造方法を、絶縁膜16の形成後(図5B)のアニール、Al含有膜17のエッチング後(図6A)のアニールが行われない方法、つまり注入イオンの活性化時にAlを拡散させる方法に変形することも出来る。第5、第6実施形態に係る製造方法を、いわゆるゲートラストプロセスが採用されているものに変形することも出来る。
基板が用いられた半導体装置、ストレッサ膜26を備えない半導体装置、ゲート電極1nのポリシリコン膜20にAsイオン等が打ち込まれている半導体装置等を製造するものに変形しても良いことは当然のことである。
前記絶縁膜上にAl含有膜を形成する工程と、
前記PMOSトランジスタ形成領域上の前記Al含有膜を第1マスク層で覆い、前記NMSトランジスタ形成領域上の前記Al含有膜を除去する工程と、
前記NMOSトランジスタ形成領域上の前記Al含有膜を除去する工程の後、前記PMOSトランジスタ形成領域上及び前記NMOSトランジスタ形成領域上にAl膜を形成する工程と、
前記NMOSトランジスタ形成領域上の前記Al膜を第2マスク層で覆い、前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程と、
前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程の後、前記PMOSトランジスタ形成領域上および前記NMOSトランジスタ形成領域上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記PMOSトランジスタ形成領域にPMOSトランジスタの第1ゲート電極を形成し、前記NMOSトランジスタ形成領域にNMOSトランジスタの第2ゲート電極を形成する工程と、
前記PMOSトランジスタ形成領域に、前記第1ゲート電極をマスクとして第1不純物注入を行い、PMOSトランジスタの第1ソースドレイン電極を形成する工程と、
前記NMOSトランジスタ形成領域に、前記第2ゲート電極をマスクとして第2不純物注入を行い、NMOSトランジスタの第2ソースドレイン電極を形成する工程と、
を有する半導体装置の製造方法。
前記第1絶縁膜上にAl含有膜を形成する工程と、
前記PMOSトランジスタ形成領域上の前記Al含有膜を第1マスク層で覆い、前記PMOSトランジスタ形成領域上の前記Al含有膜を除去する工程と、
前記NMOSトランジスタ形成領域上の前記Al含有膜を除去する工程の後、前記PMOSトランジスタ形成領域上及び前記NMOSトランジスタ形成領域上にHf酸化物を含む第2絶縁膜を形成する工程と、
前記第2絶縁膜上にAl膜を形成する工程と、
前記NMOSトランジスタ形成領域上の前記Al膜を第2マスク層で覆い、前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程と、
前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程の後、前記PMOSトランジスタ形成領域上および前記NMOSトランジスタ形成領域上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記PMOSトランジスタ形成領域にPMOSトランジスタの第1ゲート電極を形成し、前記NMOSトランジスタ形成領域にNMOSトランジスタの第2ゲート電極を形成する工程と、
前記PMOSトランジスタ形成領域に、前記第1ゲート電極をマスクとして第1不純物注入を行い、PMOSトランジスタの第1ソースドレイン電極を形成する工程と、
前記NMOSトランジスタ形成領域に、前記第2ゲート電極をマスクとして第2不純物注入を行い、NMOSトランジスタの第2ソースドレイン電極を形成する工程と、
を有する半導体装置の製造方法。
前記絶縁膜上にAl含有膜を形成する工程と、
前記PMOSトランジスタ形成領域上の前記Al含有膜を第1マスク層で覆い、前記PMOSトランジスタ形成領域上の前記Al含有膜を除去する工程と、
前記NMOSトランジスタ形成領域上の前記Al含有膜を除去する工程の後、前記PMOSトランジスタ形成領域上及び前記NMOSトランジスタ形成領域上にSi層を形成する工程と、
前記Si層をパターニングして、前記PMOSトランジスタ形成領域に第1パターン電極を形成し、前記NMOSトランジスタ形成領域にNMOSトランジスタの第2パターン電極を形成する工程と、
前記PMOSトランジスタ形成領域に、前記第1パターン電極をマスクとして第1不純物注入を行い、PMOSトランジスタの第1ソースドレイン電極を形成する工程と、
前記NMOSトランジスタ形成領域に、前記第2パターン電極をマスクとして第2不純物注入を行い、NMOSトランジスタの第2ソースドレイン電極を形成する工程と、
前記第1ソースドレイン電極および前記第2ソースドレイン電極を形成する工程の後、前記第1パターン電極、前記第2パターン電極、第1ソースドレインおよび電極第2ソースドレイン電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨し、前記第1パターン電極及び前記第2パターン電極の上面を露出させる工程と、
前記層間絶縁膜の研磨の後、前記第1パターン電極及び前記第2パターン電極の上面を除去する工程と、
前記NMOSトランジスタ形成領域上の前記Al膜を第2マスク層で覆い、前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程と、
前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程の後、前記PMOSトランジスタ形成領域上およびNMOSトランジスタ形成領域上に金属膜を形成する工程と
を有する半導体装置の製造方法。
前記第1絶縁膜上にAl含有膜を形成する工程と、
前記PMOSトランジスタ形成領域上の前記Al含有膜を第1マスク層で覆い、前記NMOSトランジスタ形成領域上の前記Al含有膜を除去する工程と、
前記NMOSトランジスタ形成領域上の前記Al含有膜を除去する工程の後、前記PMOSトランジスタ形成領域上および前記NMOSトランジスタ形成領域上にHf酸化物を含む第2絶縁膜を形成する工程と、
前記第2絶縁膜上にSi層を形成する工程と、
前記Si層をパターニングして、前記PMOSトランジスタ形成領域に第1パターン電極を形成し、前記NMOSトランジスタ形成領域にNMOSトランジスタの第2パターン電極を形成する工程と、
前記PMOSトランジスタ形成領域に、前記第1パターン電極をマスクとして第1不純物注入を行い、PMOSトランジスタの第1ソースドレイン電極を形成する工程と、
前記NMOSトランジスタ形成領域に、前記第2パターン電極をマスクとして第2不純物注入を行い、NMOSトランジスタの第2ソースドレイン電極を形成する工程と、
前記第1ソースドレイン電極および前記第2ソースドレイン電極を形成する工程の後、前記第1パターン電極、前記第2パターン電極、第1ソースドレインおよび電極第2ソースドレイン電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨し、前記第1パターン電極及び第2パターン電極の上面を露出させる工程と、
前記層間絶縁膜の研磨の後、前記第1パターン電極及び第2パターン電極の上面を除去する工程と、
前記第1パターン電極および前記第2パターン電極を除去する工程の後、PMOSトランジスタ形成領域上およびNMOSトランジスタ形成領域上にAl膜を形成する工程と、
前記NMOSトランジスタ形成領域上の前記Al膜を第2マスク層で覆い、前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程と、
前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程の後、前記PMOSトランジスタ形成領域上および前記NMOSトランジスタ形成領域上に金属膜を形成する
工程と、
を有する半導体装置の製造方法。
熱処理により、前記PMOSトランジスタ形成領域上の前記Al含有膜のAlを前記第1絶縁膜中に拡散させることを特徴とする、付記2又は付記4に記載の半導体装置の製造方法。
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記PMOSトランジスタ形成領域にPMOSトランジスタの第1ゲート電極を形成し、前記NMOSトランジスタ形成領域にNMOSトランジスタの第2ゲート電極を形成する工程と、
前記PMOSトランジスタ形成領域に、前記第1ゲート電極をマスクとして第1不純物注入を行い、PMOSトランジスタの第1ソースドレイン電極を形成する工程と、
前記NMOSトランジスタ形成領域に、前記第2ゲート電極をマスクとして第2不純物注入を行い、NMOSトランジスタの第2ソースドレイン電極を形成する工程と、
前記金属膜を形成する工程と前記金属膜をパターニングする工程との間に行われる、前記金属膜上の前記NMOSトランジスタ形成領域上の部分に、前記金属膜と前記絶縁膜との界面に偏析させることにより前記第1ゲート電極の仕事関数値を調整するためのイオンを打ち込む工程と、
を有する半導体装置の製造方法。
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記PMOSトランジスタ形成領域にPMOSトランジスタの第1ゲート電極を形成し、前記NMOSトランジスタ形成領域にNMOSトランジスタの第2ゲート電極を形成する工程と、
前記PMOSトランジスタ形成領域に、前記第1ゲート電極をマスクとして第1不純物注入を行い、PMOSトランジスタの第1ソースドレイン電極を形成する工程と、
前記NMOSトランジスタ形成領域に、前記第2ゲート電極をマスクとして第2不純物注入を行い、NMOSトランジスタの第2ソースドレイン電極を形成する工程と、
前記金属膜を形成する工程と前記金属膜をパターニングする工程との間に行われる、前記金属膜上の前記PMOSトランジスタ形成領域上の部分に、前記金属膜と前記絶縁膜との界面に偏析させることにより前記第2ゲート電極の仕事関数値を調整するためのイオンを打ち込む工程と、
を有する半導体装置の製造方法。
されている半導体装置であって、
前記PMOSトランジスタが、Hf系酸化物からなるゲート絶縁膜上に金属ゲート膜が設けられているゲート電極を有し、
前記NMOSトランジスタが、Hf系酸化物からなるゲート絶縁膜上にAl膜を介して金属ゲート膜が設けられているゲート電極を有する
ことを特徴とする半導体装置。
前記PMOSトランジスタが、Hf系酸化物からなるゲート絶縁膜上に界面膜を介して金属ゲート膜が設けられているゲート電極を有し、
前記NMOSトランジスタが、Hf系酸化物からなるゲート絶縁膜上に金属ゲート膜が設けられているゲート電極を有し、
その仕事関数値が、前記界面膜を設けずに形成した前記PMOSトランジスタのゲート電極の仕事関数値よりも小さい材料により、前記界面膜が形成されている
ことを特徴とする半導体装置。
前記PMOSトランジスタが、Hf系酸化物からなるゲート絶縁膜上に金属ゲート膜が設けられているゲート電極を有し、
前記NMOSトランジスタが、Hf系酸化物からなるゲート絶縁膜上に界面膜を介して金属ゲート膜が設けられているゲート電極を有し、
その仕事関数値が、前記界面膜を設けずに形成した前記NMOSトランジスタのゲート電極の仕事関数値よりも小さい材料により、前記界面膜が形成されている
ことを特徴とする半導体装置。
2p、2n ソースドレイン電極
10 半導体基板
11 Nウェル
12 素子分離領域
13 Pウェル
15 酸化シリコン膜
16、16a 絶縁膜
17 Al含有膜
18 界面膜
19、19a、19b 金属ゲート膜(MG膜)
20、27 ポリシリコン膜
22 サイドウォール
25 ストレッサ膜
26 シリサイド膜
28 層間絶縁膜
29 TiAl膜
Claims (7)
- 半導体基板のPMOSトランジスタ形成領域およびNMOSトランジスタ形成領域上に、Hf酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上にAl含有膜を形成する工程と、
前記PMOSトランジスタ形成領域上の前記Al含有膜を第1マスク層で覆い、前記NMOSトランジスタ形成領域上の前記Al含有膜を除去する除去工程と、
前記除去工程の後、前記半導体基板を熱処理して、前記PMOSトランジスタ形成領域上の前記Al含有膜中のAlを前記絶縁膜中に拡散させ、前記PMOSトランジスタ形成領域上の前記Al含有膜を除去する工程と、
前記PMOSトランジスタ形成領域上の前記Al含有膜を除去する工程の後、前記PMOSトランジスタ形成領域上及び前記NMOSトランジスタ形成領域上にAl膜を形成する工程と、
前記NMOSトランジスタ形成領域上の前記Al膜を第2マスク層で覆い、前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程と、
前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程の後、前記PMOSトランジスタ形成領域上の前記絶縁膜および前記NMOSトランジスタ形成領域上の前記Al膜に接触させて金属膜を形成する工程と、
前記金属膜をパターニングして、前記PMOSトランジスタ形成領域にPMOSトランジスタの第1ゲート電極を形成し、前記NMOSトランジスタ形成領域にNMOSトランジスタの第2ゲート電極を形成する工程と、
前記PMOSトランジスタ形成領域に、前記第1ゲート電極をマスクとして第1不純物注入を行い、PMOSトランジスタの第1ソースドレイン電極を形成する工程と、
前記NMOSトランジスタ形成領域に、前記第2ゲート電極をマスクとして第2不純物注入を行い、NMOSトランジスタの第2ソースドレイン電極を形成する工程と、
を有する半導体装置の製造方法。 - 半導体基板のPMOSトランジスタ形成領域およびNMOSトランジスタ形成領域上に
、Si酸化物を含む第1絶縁膜を形成する工程と、
前記第1絶縁膜上にAl含有膜を形成する工程と、
前記PMOSトランジスタ形成領域上の前記Al含有膜を第1マスク層で覆い、前記NMOSトランジスタ形成領域上の前記Al含有膜を除去する工程と、
前記NMOSトランジスタ形成領域上の前記Al含有膜を除去する工程の後、前記PMOSトランジスタ形成領域上及び前記NMOSトランジスタ形成領域上にHf酸化物を含む第2絶縁膜を形成する工程と、
前記半導体基板を熱処理して、前記Al含有膜中のAlを前記第2絶縁膜中に拡散させ、前記PMOSトランジスタ形成領域上の前記Al含有膜を除去する工程と、
前記PMOSトランジスタ形成領域上の前記Al含有膜を除去する工程の後、前記第2絶縁膜上にAl膜を形成する工程と、
前記NMOSトランジスタ形成領域上の前記Al膜を第2マスク層で覆い、前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程と、
前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程の後、前記PMOSトランジスタ形成領域上および前記NMOSトランジスタ形成領域上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記PMOSトランジスタ形成領域にPMOSトランジスタの第1ゲート電極を形成し、前記NMOSトランジスタ形成領域にNMOSトランジスタの第2ゲート電極を形成する工程と、
前記PMOSトランジスタ形成領域に、前記第1ゲート電極をマスクとして第1不純物注入を行い、PMOSトランジスタの第1ソースドレイン電極を形成する工程と、
前記NMOSトランジスタ形成領域に、前記第2ゲート電極をマスクとして第2不純物注入を行い、NMOSトランジスタの第2ソースドレイン電極を形成する工程と、
を有する半導体装置の製造方法。 - 半導体基板のPMOSトランジスタ形成領域およびNMOSトランジスタ形成領域上に、Hf酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上にAl含有膜を形成する工程と、
前記PMOSトランジスタ形成領域上の前記Al含有膜を第1マスク層で覆い、前記NMOSトランジスタ形成領域上の前記Al含有膜を除去する除去工程と、
前記除去工程の後、前記半導体基板を熱処理して、前記PMOSトランジスタ形成領域上の前記Al含有膜中のAlを前記絶縁膜中に拡散させ、前記PMOSトランジスタ形成領域上の前記Al含有膜を除去する工程と、
前記PMOSトランジスタ形成領域上の前記Al含有膜を除去する工程の後、前記PMOSトランジスタ形成領域上および前記NMOSトランジスタ形成領域上にSi層を形成する工程と、
前記Si層をパターニングして、前記PMOSトランジスタ形成領域に第1パターン電極を形成し、前記NMOSトランジスタ形成領域にNMOSトランジスタの第2パターン電極を形成する工程と、
前記PMOSトランジスタ形成領域に、前記第1パターン電極をマスクとして第1不純物注入を行い、PMOSトランジスタの第1ソースドレイン電極を形成する工程と、
前記NMOSトランジスタ形成領域に、前記第2パターン電極をマスクとして第2不純物注入を行い、NMOSトランジスタの第2ソースドレイン電極を形成する工程と、
前記第1ソースドレイン電極および前記第2ソースドレイン電極を形成する工程の後、前記第1パターン電極、前記第2パターン電極、第1ソースドレインおよび電極第2ソースドレイン電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨し、前記第1パターン電極及び前記第2パターン電極の上面を露出させる工程と、
前記層間絶縁膜の研磨の後、前記第1パターン電極及び前記第2パターン電極を除去する工程と、
前記第1パターン電極および前記第2パターン電極を除去する工程の後、前記PMOSトランジスタ形成領域上および前記NMOSトランジスタ形成領域上にAl膜を形成する工程と、
前記NMOSトランジスタ形成領域上の前記Al膜を第2マスク層で覆い、前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程と、
前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程の後、前記PMOSトランジスタ形成領域上の前記Hf酸化物を含む絶縁膜およびNMOSトランジスタ形成領域上の前記Al膜に接触させて金属膜を形成する工程と
を有する半導体装置の製造方法。 - 半導体基板のPMOSトランジスタ形成領域およびNMOSトランジスタ形成領域上に、Si酸化物を含む第1絶縁膜を形成する工程と、
前記第1絶縁膜上にAl含有膜を形成する工程と、
前記PMOSトランジスタ形成領域上の前記Al含有膜を第1マスク層で覆い、前記NMOSトランジスタ形成領域上の前記Al含有膜を除去する工程と、
前記NMOSトランジスタ形成領域上の前記Al含有膜を除去する工程の後、前記PMOSトランジスタ形成領域上および前記NMOSトランジスタ形成領域上にHf酸化物を含む第2絶縁膜を形成する工程と、
前記半導体基板を熱処理して、前記PMOSトランジスタ形成領域上の前記Al含有膜中のAlを前記第2絶縁膜中に拡散させ、前記PMOSトランジスタ形成領域上の前記Al含有膜を除去する工程と、
前記PMOSトランジスタ形成領域上の前記Al含有膜を除去する工程の後、前記第2絶縁膜上にSi層を形成する工程と、
前記Si層をパターニングして、前記PMOSトランジスタ形成領域に第1パターン電極を形成し、前記NMOSトランジスタ形成領域にNMOSトランジスタの第2パターン電極を形成する工程と、
前記PMOSトランジスタ形成領域に、前記第1パターン電極をマスクとして第1不純物注入を行い、PMOSトランジスタの第1ソースドレイン電極を形成する工程と、
前記NMOSトランジスタ形成領域に、前記第2パターン電極をマスクとして第2不純物注入を行い、NMOSトランジスタの第2ソースドレイン電極を形成する工程と、
前記第1ソースドレイン電極および前記第2ソースドレイン電極を形成する工程の後、前記第1パターン電極、前記第2パターン電極、第1ソースドレインおよび電極第2ソースドレイン電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨し、前記第1パターン電極及び前記第2パターン電極の上面を露出させる工程と、
前記層間絶縁膜の研磨の後、前記第1パターン電極及び前記第2パターン電極を除去する工程と、
前記第1パターン電極および前記第2パターン電極を除去する工程の後、PMOSトランジスタ形成領域上および前記NMOSトランジスタ形成領域上にAl膜を形成する工程と、
前記NMOSトランジスタ形成領域上の前記Al膜を第2マスク層で覆い、前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程と、
前記PMOSトランジスタ形成領域上の前記Al膜を除去する工程の後、前記PMOSトランジスタ形成領域上の前記Hf酸化物を含む絶縁膜および前記NMOSトランジスタ形成領域上の前記Al膜に接触させて金属膜を形成する工程と、
を有する半導体装置の製造方法。 - 前記金属層はTiN層であることを特徴とする、請求項1乃至請求項4のいずれか1項に記載の半導体装置の製造方法。
- 前記Al膜の厚さは、1原子層または2原子層分であることを特徴とする、請求項1乃至請求項5のいずれか1項に記載の半導体装置の製造方法。
- 半導体基板のPMOSトランジスタ形成領域およびNMOSトランジスタ形成領域上に、Hf酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記PMOSトランジスタ形成領域にPMOSトランジスタの第1ゲート電極を形成し、前記NMOSトランジスタ形成領域にNMOSトランジスタの第2ゲート電極を形成する工程と、
前記PMOSトランジスタ形成領域に、前記第1ゲート電極をマスクとして第1不純物注入を行い、PMOSトランジスタの第1ソースドレイン電極を形成する工程と、
前記NMOSトランジスタ形成領域に、前記第2ゲート電極をマスクとして第2不純物注入を行い、NMOSトランジスタの第2ソースドレイン電極を形成する工程と、
前記金属膜を形成する工程と前記金属膜をパターニングする工程との間に行われる、前記金属膜上の前記NMOSトランジスタ形成領域上の部分に、前記金属膜と前記絶縁膜との界面に偏析させることにより前記第1ゲート電極の仕事関数値を調整するためのAlイオンを打ち込む工程と、
を有する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009171752A JP5432621B2 (ja) | 2009-07-23 | 2009-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009171752A JP5432621B2 (ja) | 2009-07-23 | 2009-07-23 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011029296A JP2011029296A (ja) | 2011-02-10 |
JP5432621B2 true JP5432621B2 (ja) | 2014-03-05 |
Family
ID=43637731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009171752A Expired - Fee Related JP5432621B2 (ja) | 2009-07-23 | 2009-07-23 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5432621B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101912579B1 (ko) | 2012-09-07 | 2018-10-30 | 삼성전자 주식회사 | 반도체 장치의 제조 방법 |
EP2717308A1 (en) | 2012-10-08 | 2014-04-09 | Imec | A method for manufacturing a dual work function semiconductor device |
US9514983B2 (en) * | 2012-12-28 | 2016-12-06 | Intel Corporation | Cobalt based interconnects and methods of fabrication thereof |
KR20140122585A (ko) * | 2013-04-10 | 2014-10-20 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
JP6393104B2 (ja) * | 2013-09-05 | 2018-09-19 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001284466A (ja) * | 2000-03-29 | 2001-10-12 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
TWI258811B (en) * | 2003-11-12 | 2006-07-21 | Samsung Electronics Co Ltd | Semiconductor devices having different gate dielectrics and methods for manufacturing the same |
JP2006108439A (ja) * | 2004-10-06 | 2006-04-20 | Samsung Electronics Co Ltd | 半導体装置 |
JP4282691B2 (ja) * | 2006-06-07 | 2009-06-24 | 株式会社東芝 | 半導体装置 |
JP4309911B2 (ja) * | 2006-06-08 | 2009-08-05 | 株式会社東芝 | 半導体装置およびその製造方法 |
JP2008060538A (ja) * | 2006-07-31 | 2008-03-13 | Toshiba Corp | 半導体装置およびその製造方法 |
JP4939960B2 (ja) * | 2007-02-05 | 2012-05-30 | 株式会社東芝 | 半導体装置およびその製造方法 |
JP2009130214A (ja) * | 2007-11-26 | 2009-06-11 | Fujitsu Microelectronics Ltd | 半導体装置およびその製造方法 |
-
2009
- 2009-07-23 JP JP2009171752A patent/JP5432621B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011029296A (ja) | 2011-02-10 |
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JP2008227274A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130528 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130530 |
|
A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130903 |
|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131206 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5432621 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
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