CN1992273A - 半导体结构及其制造方法 - Google Patents

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Abstract

提供了一种互补金属氧化物半导体(CMOS)结构，其包括位于半导体衬底的表面上的至少一个nFET器件区和至少一个pFET器件区。根据本发明，所述nFET和pFET均包括至少单一栅极金属，且所述nFET栅极叠层被设计为具有没有净负电荷的栅极电介质叠层，而所述pFET栅极叠层被设计为具有没有净正电荷的栅极电介质叠层。具体地说，本发明提供一种CMOS结构，其中nFET栅极叠层被设计为包括带边功函数，而pFET栅极叠层被设计为具有1/4间隙功函数。在本发明的一个实施例中，所述第一栅极电介质叠层包括第一高k电介质和包含碱土金属的层或包含稀土金属的层，而所述第二高k栅极电介质叠层包括第二高k电介质。

Description

半导体结构及其制造方法
技术领域
本发明涉及一种半导体结构，更具体地涉及一种包括位于半导体衬底表面上的至少一个nFET和至少一个pFET的互补金属氧化物半导体(CMOS)结构。根据本发明，nFET和pFET均包括至少单一栅极金属，且nFET栅极叠层被设计为具有没有净负电荷的栅极电介质叠层，而pFET栅极叠层被设计为具有没有净正电荷的栅极电介质叠层。本发明还提供一种形成该CMOS结构的方法。
背景技术
在当前的互补金属氧化物半导体(CMOS)技术中，典型地采用多晶硅栅极。利用多晶硅栅极的一个缺点是，在反转处，多晶硅栅极通常经历在邻近栅极电介质的多晶硅栅极的区域中的载流子耗尽。载流子的这种耗尽在本领域中称为多晶硅耗尽效应。耗尽效应降低CMOS器件的有效栅极电容。理想地，由于高的栅极电容典型地等同于在反转层中积聚的更多电荷，因此希望CMOS器件的栅极电容很高。随着越多的电荷积聚在沟道中，当晶体管偏置时源极/漏极电流变得越大。
还公知包括栅极叠层的CMOS器件，该栅极叠层包括底部多晶硅部分和顶部硅化物部分。在该栅极叠层中的硅化物层有助于栅极电阻的降低。电阻的降低引起栅极的时间传输延迟RC的降低。虽然硅化物顶部栅极区可以帮助降低晶体管的电阻，在形成于底部多晶硅栅极与栅极电介质之间的界面附近，电荷仍然耗尽，从而引起较小的有效栅极电容。
可利用的另一种CMOS器件是这样的一种CMOS器件，其中在含Si材料例如多晶硅的栅电极下方栅电极包括至少一个金属层。在这种CMOS器件中，栅极的金属防止流经栅极的电荷的耗尽。这防止了栅极电容的有效厚度的降低。虽然金属栅极器件关注关于多晶硅栅极的上述耗尽问题，但由于阈值电压的不稳定，很难利用金属栅极器件获得nFET和pFET功函数。当高k电介质例如Hf基电介质用作金属栅极器件的栅极电介质时尤其如此。
考虑到以上情况，并且为了利用金属栅极叠层继续CMOS的按比例缩小趋势，需要提供一种CMOS结构，其中金属栅极叠层中的至少一个具有nFET功函数，而至少另一个金属栅极具有pFET功函数。应注意，在此使用的术语“功函数”是指电介质叠层和栅电极的有效功函数。
发明内容
本发明提供一种包括位于半导体衬底表面上的至少一个nFET和至少一个pFET的互补金属氧化物半导体(CMOS)结构。根据本发明，nFET和pFET均包括至少单一栅极金属，且所述nFET栅极叠层被设计为具有没有净负电荷的栅极电介质叠层，而所述pFET栅极叠层被设计为具有没有净正电荷的栅极电介质叠层。具体地说，本发明提供一种CMOS结构，其中nFET栅极叠层被设计为包括带边功函数，而pFET栅极叠层被设计为具有1/4间隙(gap)功函数。
广泛地说，本发明提供一种半导体结构，包括：
半导体衬底，包括至少一个nFET器件区和至少一个pFET器件区，所述器件区被隔离区分隔；
第一栅极电介质叠层，其具有大于二氧化硅的净介电常数，位于所述衬底的表面上且在所述至少一个nFET器件区内；
第二栅极电介质叠层，其具有大于二氧化硅的净介电常数，位于所述衬底的表面上且在所述至少一个pFET器件区内，其中所述第一栅极电介质叠层不同于所述第二栅极电介质叠层，以及其中所述第一栅极电介质叠层不包含净负电荷，而所述第二栅极电介质叠层不包含净正电荷；以及
单一金属层，位于所述第一栅极电介质叠层和所述第二栅极电介质叠层上。
根据本发明的一个实施例，所述第一栅极电介质叠层包括第一高k电介质和包含碱土金属的层或包含稀土金属(或类稀土)的层，而所述第二栅极电介质叠层包括第二高k电介质。在此这些材料在下面更详细限定。在另一实施例中，所述第一栅极电介质叠层包括界面层，而所述第二栅极电介质叠层没有所述界面层。在本发明的又一实施例中，所述第一和第二栅极电介质叠层中均存在所述界面层。
在本发明的又一实施例中，第二金属层可位于所述器件区中的一者中的所述单一金属层顶上。
在本发明的高度优选实施例中，提供一种半导体结构，包括：
半导体衬底，包括至少一个nFET器件区和至少一个pFET器件区，所述器件区被隔离区分隔；
在所述至少一个nFET器件区内的至少一个栅极叠层，其从底到顶包括界面层、HfO2/MgO或HfO2/La2O3栅极电介质、TiN和多晶Si；以及
在所述至少一个pFET器件区内的至少一个栅极叠层，其从底到顶包括Al2O3或AlN栅极电介质、TiN和多晶Si。
除了上述半导体结构外，本发明还提供一种制造该半导体结构的方法。广泛地说，本发明方法包括以下步骤：
提供包括半导体衬底的结构，所述半导体衬底包括至少一个nFET器件区和至少一个pFET器件区，所述器件区被隔离区分隔，且所述至少一个nFET器件区包括位于所述衬底的表面上的第一栅极电介质叠层，所述第一栅极电介质叠层具有大于二氧化硅的净介电常数，而所述至少一个pFET器件区具有位于所述衬底的表面上的第二栅极电介质叠层，所述第二栅极电介质叠层具有大于二氧化硅的净介电常数，所述第一栅极电介质叠层不同于所述第二栅极电介质叠层，以及其中所述第一栅极电介质叠层不包含净负电荷，而所述第二栅极电介质叠层不包含净正电荷；以及
在所述第一和第二栅极电介质叠层上形成第一金属。
附图说明
图1A-1N是(通过截面图)示出了在制造包括双栅极电介质和至少单一栅极金属的半导体结构的本发明中所采用的基本处理步骤的图示表示。
图2是(通过截面图)示出了在单一栅极金属顶上形成栅电极并将各种材料层构图为栅极叠层之后的图1N的结构的图示表示。
图3是(通过截面图)示出了本发明的可选结构的图示表示，该结构包括在nFET器件区中的包括第一金属层、功函数限定金属和栅电极的栅极叠层，以及在pFET器件区中的包括第一金属层和含Si电极的栅极叠层。
图4是(通过截面图)示出了本发明的另一可选结构的图示表示，该结构包括在pFET器件区中的包括第一金属层、功函数限定金属和栅电极的栅极叠层，以及在nFET器件区中的包括第一金属层和栅电极的栅极叠层。
图5A-5L是(通过截面图)示出了其中使用金属/金属栅极叠层的本发明的可选工艺流程。
具体实施方式
现在将参考以下的讨论和本申请的附图更详细地说明本发明，本发明提供了一种具有至少单一栅极金属和双栅极电介质的半导体结构及其形成方法。应注意，为了示例的目的提供本申请的附图，因此，附图没有接比例绘制。并且，在此使用相同的参考标号表示相同和/或对应的部件。还应注意，本发明提供了将栅极叠层调整为具有合适的功函数以用作nFET器件和pFET器件的方法。
现在将参考图1A-1N更详细说明本发明的方法。应注意，这些附图示出了包括单个nFET器件区和单个pFET器件区的半导体衬底的部分。虽然具体示出和说明了该实施例，本发明不限于nFET器件和pFET器件的单个区，而是可以预期位于衬底的剩余部分内的多个这些器件区的每一个。并且，在对应的器件区中可以形成多于一个的nFET器件和pFET器件。
首先参考图1A，其示出了用于本发明的初始结构。初始结构包括半导体衬底10，该半导体衬底10包括至少一个nFET器件区12(即衬底10中随后将在其中形成nFET的区域)和至少一个pFET器件区14(即衬底10中随后将在其中形成pFET的区域)。根据本发明，至少一个nFET器件区12和至少一个pFET器件区14(沿横向方向)被隔离区16分隔。
图1A中示出的初始结构的半导体衬底10包括任何半导体材料，该半导体材料包括但不限于：Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、InP和所有其它III/V或II/VI化合物半导体。半导体衬底10还可以包括有机半导体或多层半导体，例如Si/SiGe或绝缘体上半导体(SOI)。在本发明的一些实施例中，优选半导体衬底10由含Si半导体材料，即包括硅的半导体材料构成。半导体衬底10可以是掺杂的、未掺杂的或者其中包含掺杂区和未掺杂区。半导体衬底10可以包括单个晶向或者其可以包括具有不同晶向的至少两个共面的表面区(后一种衬底在本领域中称为混合晶体)。当采用混合晶体时，nFET典型地形成在(100)晶面上，而pFET典型地形成在(110)晶面上。混合晶体可以通过例如在以下文献中所述的技术形成：2003年6月17日提交的美国序列号10/250,241即现在的美国公开号20040256700A1、2003年12月2日提交的美国序列号10/725,850、以及2003年10月29日提交的美国序列号10/696,634，在此引入它们中的每一篇的整个内容作为参考。
应注意，在本发明的附图中，为了示例的目的示出了包括被绝缘埋层10B分隔的底部半导体层10A和顶部半导体层10C的SOI衬底，且该示图决不表明本发明限于该实施例。相反地，也可以预期如上所述的体半导体以及其它多层半导体。在示例中，顶部和底部半导体层10C和10A分别包括上述半导体材料中的一种，而绝缘埋层10B由结晶或非结晶氧化物、氮化物或氧氮化物构成。SOI衬底可以利用本领域中公知的标准工艺，包括例如层转移工艺或SIMOX(氧离子注入隔离)形成。
半导体衬底10还可以包括第一掺杂(n或p)区和第二掺杂(n或p)区。为了清楚，本发明的附图中没有具体示出掺杂区。第一掺杂区和第二掺杂区可以是相同的，或者它们可以具有不同的导电性和/或掺杂浓度。这些掺杂区称为“阱”，并且利用常规离子注入工艺形成。
然后，在半导体衬底10中典型地形成至少一个隔离区16。隔离区16可以是沟槽隔离区或场氧化物隔离区。沟槽隔离区利用本领域的技术人员公知的常规沟槽隔离工艺形成。例如，光刻、蚀刻和用沟槽电介质填充沟槽可以被用于形成沟槽隔离区。可选地，在沟槽填充前可以在沟槽中形成衬里(liner)，在沟槽填充后可以进行致密化步骤，并且在沟槽填充后还可以进行平面化工艺。用于形成沟槽隔离区的沟槽深度可以变化，且对本发明不是关键的。例如，当采用SOI衬底时沟槽的深度可以延伸到绝缘埋层10B的表面，当采用SOI衬底时其也可以延伸而完全穿过绝缘埋层10B，或者当采用SOI衬底时其可以延伸而仅仅穿过顶部半导体层10C的部分。场氧化物可以利用所谓的硅局部氧化工艺形成。注意，至少一个隔离区16提供了相邻栅极区之间的隔离，当相邻栅极具有相反的导电性即nFET和pFET时典型地需要这种隔离。相邻栅极区可以具有相同的导电性(即均为n或p型)，或者可选地它们可以具有不同的导电性(即一个为n型而另一个为p型)。后一情况示于本申请的附图中。
在处理半导体衬底10之后，通过化学氧化在半导体衬底10的表面上可选择地形成界面层(未示出)。利用本领域技术人员公知的常规湿法化学工艺技术形成该可选择的界面层。可选地，界面层可以通过热氧化、氧氮化或通过气相沉积形成。当衬底10是含Si半导体时，界面层由通过湿法处理生长的化学氧化物、或者热生长或沉积的氧化硅、氧氮化硅或氮化的氧化硅构成。当衬底10不是含Si半导体时，界面层可以包括半导体氧化物、半导体氧氮化物、或氮化的半导体氧化物，或者任何其它的界面电介质例如具有半导体材料的具有低界面俘获密度(trap density)的一种界面电介质。
界面层的厚度典型地为约0.4至约1.2nm，其中约0.6至约1nm的厚度更典型。然而，在通常在COMS制造期间所需要的较高温度下处理之后，该厚度可以不同。
根据本发明的一个实施例，界面层是通过湿法化学氧化形成的厚度为约0.6至约1.0nm的氧化硅层。该湿法化学氧化的工艺步骤包括在65℃下用氢氧化铵、过氧化氢和水(以1∶1∶5的比率)的混合物处理清洗过的半导体表面(例如用HF最后处理的半导体表面)。可选地，界面层也可以通过在其中臭氧浓度通常在百万分之2(ppm)至40ppm范围内但不限于该范围的臭氧化的水溶液中处理用HF最后处理的半导体表面而形成。
接着，如图1B所示，如果存在界面层，在界面层表面上，或者在半导体衬底10的表面上，通过沉积工艺例如化学气相沉积(CVD)、等离子体辅助CVD、物理气相沉积(PVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积以及其它类似的沉积工艺，形成在本发明中用作nFET器件的栅极电介质叠层的部分的第一高k电介质18。应注意，在本发明的该步骤中，在两个器件区中均形成第一高k电介质18。在一些实施例中，还可以在隔离区顶上形成第一高k电介质18。第一高k电介质18还可以利用上述工艺的任何组合形成。
本发明中采用的第一高k电介质18是典型地与nFET器件一起使用的其介电常数大于约4.0，典型地大于7.0的任何介电材料。注意，二氧化硅具有约4.0的介电常数，因此，本发明预期其介电常数大于二氧化硅的介电常数的任何电介质。第一高k电介质18典型地是与nFET器件一起使用的金属氧化物或混合的金属氧化物。该高k电介质的示例性实例包括但不限于TiO2、La2O3、SrTiO3、LaAlO3、ZrO2、Y2O3、Gd2O3、MgO、MgNO、Hf基电介质(在此将在下面更详细说明)和包括其多层的组合。优选地，第一高k电介质18是Hf基电介质。
术语“Hf基电介质”在此旨在包括包含铪Hf的任何高k电介质。该Hf基电介质的实例包括氧化铪(HfO2)、硅酸铪(HfSiOx)和氧氮化铪硅(HfSiON)或它们的多层。在一些实施例中，Hf基电介质包括HfO2和ZrO2或稀土氧化物例如La2O3的混合物。也可以采用MgO和MgNO。典型地，Hf基电介质是氧化铪或硅酸铪。Hf基电介质典型地具有大于约10.0的介电常数。
第一高k电介质18的物理厚度可以变化，但典型地，第一高k电介质18具有约0.5至约10nm的厚度，其中约0.5至约3nm的厚度更典型。
在本发明的一个实施例中，第一高k电介质18是通过MOCVD形成的氧化铪，其中采用流速为约70至约90mgm的铪酸四丁酯(hafnium-tetrabutoxide)(Hf前体)和流速为约250至约350sccm的O2。采用在0.3至0.5乇的反应室压力和400至500℃的衬底温度进行氧化铪的沉积。
在本发明的另一个实施例中，第一高k电介质18是通过采用以下条件的MOCVD形成的硅酸铪：(i)前体铪酸四丁酯流速为70至90mg/m，O2的流速为约25至约100sccm以及SiH4的流速为20至60sccm；(ii)反应室压力为0.3至0.5乇；以及(iii)衬底温度为400至500℃。
接着，如图1C所示，在nFET器件区12内形成第一构图的阻挡掩模20。根据本发明，第一构图的阻挡掩模20包括阻挡掩模材料层20B和可显影的ARC层(抗反射涂层)20A。阻挡掩模材料层20B包括有机光致抗蚀剂材料，可显影的ARC层20A包括具有抗反射特性的有机涂层。第一构图的阻挡掩模20通过利用常规沉积工艺例如旋涂、化学气相沉积、等离子体增强化学气相沉积、浸渍涂覆等沉积层20A然后沉积层20B而形成。然后在构图的均厚沉积层中采用光刻，在nFET器件区12内形成第一构图的阻挡掩模20。光刻步骤包括将层曝光至辐照图形以及显影曝光的层。
如图1C所示，在pFET器件区14内的第一高k电介质18被暴露，而第一构图的阻挡掩模20保护在nFET器件区12内的第一高k电介质18。接着，利用湿法化学蚀刻工艺去除在pFET器件区14内的暴露的第一高k电介质18，以暴露半导体衬底10的表面。注意，在本发明的该步骤期间，在pFET器件区14内的可选择的界面层也典型地被去除。湿法化学蚀刻工艺包括使用在去除介电材料时具有选择性的化学蚀刻剂。精确的化学蚀刻剂的选择可以根据将要被去除的介电材料变化，并且其选择可以由本领域技术人员确定。所形成得到的结构示于例如图1D中。
图1E示出了在去除了第一构图的阻挡掩模20之后的结构，该第一构图的阻挡掩模20用于保护存在于nFET器件区12内的第一高k电介质18。利用相对于高k层具有选择性的且对于本领域技术人员公知的常规剥离工艺，去除第一构图的阻挡掩模20。注意，在本发明的此时，nFET器件区12包括第一高k电介质18，而在pFET器件区14内除了部分隔离区外，不存在电介质和可选择的界面层。
接着，在图1E所示的结构的整个表面内，形成不同于第一高k电介质18的第二高k电介质22，提供例如图1F中所示的结构。根据本发明，第二高k电介质22适于与pFET器件一起使用。可用作第二高k电介质22的这种电介质的示例性实例包括但不限于Al2O3、AlON、AlN以及其组合和多层。
第二高k电介质22通过沉积工艺例如化学气相沉积(CVD)、等离子体辅助CVD、物理气相沉积(PVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积以及包括其组合的其它类似的沉积工艺而形成。
第二高k电介质22的物理厚度可以变化，但典型地，第二高k电介质22具有约0.5至约10nm的厚度，其中约0.5至约3nm的厚度更典型。
接着，如图1G所示，在结构中形成保护存在于pFET器件区14内的各种层的第二构图的阻挡掩模24。除了没有采用ARC层以外，第二构图的阻挡掩模24与构图的阻挡掩模20基本上相同。因此，第二构图的阻挡掩模24由上述阻挡掩模材料中的一种构成。如上所述处理第二构图的阻挡掩模24。在一些实施例中，附着层(未示出)存在于阻挡掩模材料与pFET器件区14内的第二高k电介质的表面部分之间。附着层的实例是烷氧基硅烷，例如六甲基二硅烷(HMDS)。
在提供了保护pFET器件区14内的各种层的第二构图的阻挡掩模24之后，利用从nFET器件区12选择性去除该介电材料的湿法化学蚀刻工艺，去除存在于nFET器件区12内的暴露的第二高k电介质22。精确的化学蚀刻剂的选择可以根据将要被去除的介电材料变化，并且其选择可以由本领域技术人员确定。在从nFET器件区12内去除了第二高k电介质22之后所形成得到的结构示于例如图1H中。
图1I示出了利用常规剥离工艺从图1H中所示的结构去除了第二构图的阻挡掩模24之后形成的结构。
接着，如图1J所示，然后在nFET器件区12内的第一高k电介质18和在pFET器件区14内的第二高k电介质22的暴露表面上以及隔离区16顶上，形成包含碱土金属的材料或包含稀土金属(或类稀土)的材料的层26。包含碱土金属的材料包括具有分子式MxAy的化合物，其中M是碱土金属(Be、Mg、Ca、Sr、和/或Ba)，A是O、S或卤化物中的一种，x是1或2，以及y是1、2或3。应注意，本发明预期的包含碱土金属的化合物包括碱土金属的混合物和/或阴离子例如-OCl-2的混合物。可用于本发明中的包含碱土金属的化合物的实例包括但不限于MgO、MgS、MgF2、MgCl2、MgBr2、MgI2、CaO、CaS、CaF2、CaCl2、CaBr2、CaI2、SrO、SrS、SrF2、SrCl2、SrBr2、SrI2、BaO、BaS、BaF2、BaCl2、BaBr2和BaI2。在本发明的一个优选实施例中，包含碱土金属的化合物包括Mg。MgO是用于本发明中的高度优选的包含碱土金属的材料。
利用常规沉积工艺，包括例如从靶的溅射、在氧等离子体条件下的碱土金属的反应溅射、电镀、蒸发、分子束沉积、MOCVD、ALD、PVD以及其它类似的沉积工艺，形成包含碱土金属的材料。包含碱土金属的材料典型地具有约0.1nm至约3.0nm的沉积厚度，其中约0.3nm至约1.6nm的厚度最典型。
当包含稀土金属的层用作层26时，包含稀土金属的层包括选自元素周期表的IIIB族的至少一种元素的氧化物或氮化物，这些元素包括例如La、Ce、Pr、Nd、Pm、Sm、Eu、Ga、Tb、Dy、Ho、Er、Tm、Yb、Lu或其混合物。优选地，包含稀土金属的层包括La、Ce、Y、Sm、Er和/或Tb的氧化物，其中La2O3或LaN更优选。
利用常规沉积工艺，包括例如蒸发、分子束沉积、MOCVD、ALD、PVP以及其它类似的沉积工艺，形成包含稀土金属的层。在本发明的一个实施例中，通过将该结构置于分子束沉积反应室的预真空锁(load-lock)中，随后将该反应室抽真空至10-5至10-8乇的范围，形成包含稀土金属的层。在这些步骤后，在不破坏真空度的条件下，将该结构插入这样的生长室，其中通过将稀土金属与氧或氮的原子/分子束引导到该结构的表面上，沉积包含稀土金属的层，例如氧化镧。具体地说，因为生长室的低压力，释放的原子/分子物类是束状的，且在到达该结构之前没有分散。采用约300℃的衬底温度。在沉积La2O3的情况下，La蒸发单元保持在1400℃至1700℃的温度范围内，并采用1至3sccm的分子氧流速。可选地，还可以采用原子或受激氧，其可以通过使氧气穿过在50至600瓦特的范围内激发的射频源而产生。在沉积期间，反应室内的压力可以在1×10-5至8×10-5乇的范围内，并且氧化镧的生长速率可以在每分钟0.1至2nm的范围内，更典型地在每分钟0.5至1.5nm的范围内。
包含稀土金属的层典型地具有约0.1nm至约3.0nm的厚度，更典型地具有约0.3nm至约1.6nm的厚度。
接着，如图1K所示，在结构中形成保护存在于nFET器件区12内的各种层的第三构图的阻挡掩模28。第三构图的阻挡掩模28与第二构图的阻挡掩模24相同。在一些实施例中，附着层(未示出)存在于阻挡掩模材料与nFET器件区12内的第一高k电介质18的表面部分之间。附着层的实例是烷氧基硅烷，例如六甲基二硅烷(HMDS)。
图1L示出了在利用选择性去除pFET器件区14内的材料26的暴露部分的蚀刻工艺从pFET器件区14内去除了层26之后形成的结构。应注意，在nFET器件区12内包含碱土金属和包含稀土金属的层26的存在导致不包括净负电荷的电介质叠层(层18和26的组合)。pFET器件区14内的电介质叠层不具有净正电荷。
图1M示出了在利用常规剥离工艺去除了nFET器件区12内的第三构图的阻挡掩模之后的结构。应注意，在上述处理步骤中，第一和第二电介质叠层的形成可以与以上具体说明和示出的相反。
接着，如图1N所示，利用常规沉积工艺在图1M中示出的结构的所有暴露表面上形成第一金属30。可用于形成第一金属30的常规沉积的实例包括但不限于CVD、PVD、ALD、溅射或蒸发。第一金属30包括能够传导电子的金属材料。具体地说，第一金属层30是金属氮化物或金属硅氮化物。第一金属30可包括选自元素周期表的IVB或VB族的金属。因此，第一金属30可包括Ti、Zr、Hf、V、Nb、或Ta，高度优选Ti或Ta。通过实例，第一金属30优选包括TiN或TaN。
第一金属30的物理厚度可以变化，但典型地，第一金属30的厚度为约0.5至约200nm，更典型地为约5至约80nm。
在本发明的一个实施例中，第一金属30是TiN，该TiN通过由保持在1550℃至1900℃，典型地在1600℃至1750℃的范围内的溢出(effusion)单元蒸发Ti，并采用穿过远射频源的氮的原子/受激束沉积而成。衬底温度可在300℃左右，以及氮流速可在0.5sccm至3.0sccm。这些范围是示例性的，决不限制本发明。氮流速取决于沉积室的特性，尤其取决于对沉积室的泵浦速率。TiN还可以以例如化学气相沉积或溅射的其它方式沉积，且沉积技术不关键。
如图1N所示，结构包括半导体衬底10，该半导体衬底10包括被隔离区16分隔的至少一个nFET器件区12和至少一个pFET器件区14。其净介电常数大于二氧化硅的第一栅极电介质叠层(18和26的组合)位于半导体衬底10的表面上且在所述至少一个nFET器件区12内，而其介电常数大于二氧化硅的(由电介质22限定的)第二栅极电介质叠层位于半导体衬底10的表面上且在所述至少一个pFET器件区14内。根据本发明，(由层18和26限定的)第一栅极电介质叠层不同于(由电介质22限定的)第二栅极电介质叠层，且第一栅极电介质叠层不包含净负电荷，而第二栅极电介质叠层不包含净正电荷。图1N所示的结构还包括位于第一栅极电介质叠层和第二栅极电介质叠层上的第一金属30。根据本发明，第一栅极电介质叠层包括第一高k电介质18和包含碱土金属的层或包含稀土金属的层26，而第二高k栅极电介质叠层包括第二高k电介质22。在一些实施例中，界面层可存在于两种电介质叠层中或仅存在于nFET器件区12中的栅极电介质叠层中。
在形成第一金属30之后，在第一金属30的顶上形成栅电极32。具体地说，利用已知的沉积工艺，例如物理气相沉积、CVD或蒸发，在第一金属30上形成导电材料的均厚层。用作栅电极32的导电材料包括但不限于单晶、多晶或非晶形式的含Si材料例如Si或SiGe合金层。栅电极32也可以是导电金属或导电金属合金。在此也预期上述导电材料的组合。含Si材料优选作为栅电极(或导体)32，更优选多晶Si。除了上述导电材料外，本发明还预期其中导体被完全硅化的实例，或者包括硅化物和Si或SiGe的组合的叠层。硅化物利用对于本领域技术人员公知的常规硅化工艺制成。完全硅化的栅极可以利用常规置换(replacement)栅极工艺形成；其细节对于本发明的实施不关键。栅电极32的均厚层材料可以是掺杂的或未掺杂的。如果是掺杂的，其可以采用原位掺杂沉积工艺形成。可选地，掺杂的栅极导体可以通过沉积、离子注入和退火形成。离子注入和退火可以发生在随后的构图材料叠层的蚀刻步骤之前或之后。栅电极32的掺杂将改变形成的栅极导体的功函数。nFET的掺杂剂离子的示例性实例包括选自元素周期表的VA族的元素，而当形成pFET时可以采用IIIA族元素。在本发明的此时沉积的栅电极32的厚度，即高度，可以根据采用的沉积工艺而变化。典型地，栅电极32具有约20至约180nm的垂直厚度，其中约40至约150nm的厚度更典型。
接着，通过光刻和蚀刻上述材料层，形成栅极叠层。在栅极叠层形成后所形成得到的结构示于例如图2中。
在构图材料叠层之后，典型地但不总是在每个构图的材料叠层的暴露侧壁上形成至少一个隔离物(spacer)(未示出)。所述至少一个隔离物由绝缘体例如氧化物、氮化物、氧氮化物和/或它们的任何组合构成。所述至少一个隔离物通过沉积和蚀刻形成。
所述至少一个隔离物的宽度必须足够宽，以便(随后将形成的)源极和漏极硅化物接触不侵入构图的材料叠层的边缘下面。典型地，当所述至少一个隔离物在底部所测的宽度为约20至约80nm时，源极/漏极硅化物不会侵入构图的材料叠层的边缘下面。
通过对其进行热氧化、氮化或氧氮化工艺，在本发明的此时也可以钝化构图的材料叠层。钝化步骤形成了使材料叠层周围的材料钝化的薄层。该步骤可以被先前的隔离物形成步骤替代使用或与其结合使用。当与隔离物形成步骤一起使用时，在材料叠层钝化工艺之后进行隔离物形成。
然后在衬底中形成源极/漏极扩散区(未示出)。源极/漏极扩散区是利用离子注入和退火步骤形成的。退火步骤用于激活通过先前的注入步骤注入的掺杂剂。本领域的技术人员公知离子注入和退火的条件。源极/漏极扩散区还可以包括延伸注入区，其是在源极/漏极注入之前采用具有常规延伸注入形成的。延伸注入后可以进行激活退火，或者可选地，在延伸注入及源极/漏极注入期间注入的掺杂剂可以采用相同的激活退火周期而被激活。这里也预期晕圈(Halo)注入。
在一些情况下，可以随后进行气体退火(5-10％的氢)，该气体退火在500℃至550℃下进行，用于界面层/半导体衬底界面态钝化。
可以利用本领域技术人员公知的处理步骤，形成进一步的CMOS处理，例如形成硅化物接触(源极/漏极和栅极)以及形成具有金属互连的BEOL(后段制程)互连级。
图3和4示出了本发明的其它实施例，其中功函数限定金属34存在于第一金属30与栅电极32之间的器件区中的一个内。通过“功函数限定金属”，其表示可用于调整或设定栅极叠层的功函数的金属层。对于n型功函数，功函数限定金属34包括选自元素周期表的IIIB、IVB或VB族的至少一种元素(元素的命名法是基于CAS版本)。这里也预期在镧系内的元素(例如La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu)。可用于对导电电极提供n型功函数的金属的示例性实例包括但不限于Sc、Y、La、Zr、Hf、V、Nb、Ta、Ti以及选自镧系的元素。优选地，用于提供n型功函数偏移的功函数限定金属是选自镧族的元素中的一种。对于p型功函数，功函数限定金属34包括选自元素周期表的VIB、VIIB或VIII族的至少一种元素(元素的命名法是基于CAS版本)。可用于对导电电极提供p型功函数的金属的示例性实例包括但不限于Re、Fe、Ru、Co、Rh、Ir、Ni、Pd和Pt。优选地，用于提供p型功函数偏移的功函数限定金属34是Re、Ru或Pt中的一种。
通过常规沉积工艺例如化学气相沉积、等离子体增强化学气相沉积、溅射、镀敷、化学溶液沉积等形成功函数限定金属34。然后通过光刻构图功函数限定金属34，并采用蚀刻以从器件区中的一者中去除功函数限定金属34，提供图3或4所示的结构。功函数限定金属34典型地具有约2至约80nm的厚度，其中约10nm的厚度更典型。
当在每个器件区域内形成栅极叠层区、隔离物等时，可以如上所述处理图3和4中示出的结构。
现在参考图5A-5L，其示出了其中nFET器件区12包括金属/金属栅极叠层的本发明的工艺流程。虽然示出了该具体处理流程，可以对其进行改变以在pFET器件区14内形成金属/金属栅极叠层。
图5A示出了用于本发明的初始结构。应注意，初始结构5A包括与关于图1A的上述部件相同的部件。也就是说，示于图5A的初始结构包括半导体衬底10，该半导体衬底10包括被隔离区16分隔的至少一个nFET器件区12和至少一个pFET器件区14。如上所述，半导体衬底10可以包括体半导体(未具体示出)或绝缘体上半导体(如图所示)，该绝缘体上半导体包括顶部半导体层10C、绝缘埋层10B和底部半导体层10A。
虽然未示出，但在本发明的此时初始结构可以可选择地包括在图5A中示出的半导体衬底10的表面上的界面层。在本发明的一些实施例中，该结构可以可选地包括厚的牺牲SiO2(约3至约10nm)，其用于在高k电介质去除工艺期间保护器件沟道区中的一者或两者。该牺牲SiO2层可以通过对下伏的器件沟道区具有选择性的合适蚀刻化学紧接在形成高k材料之前被去除。
接着，在图5A所示的初始结构的表面上形成第一高k电介质(如上所述)，随后形成包含碱土金属的材料或包含稀土金属(或类稀土)的材料的层(如上所述)以及第一金属30(如上所述)。在这些附图中，参考标号18’用于描述第一高k电介质和包含碱土金属的材料或包含稀土金属(或类稀土)的材料的层。在图5B中示出了包括第一高k电介质和包含碱土金属的材料或包含稀土金属(或类稀土)的材料的层18’和第一金属30的叠层的结构。
接着，如图5C所示，形成保护nFET器件区12的构图的第一阻挡掩模50，而使pFET器件区14内的材料叠层暴露。第一构图的阻挡掩模50包括常规抗蚀剂材料，其可以可选择地包括ARC涂层并通过本领域公知的包括沉积和光刻的常规技术形成。
在保护器件区中的一者后，然后去除衬底10顶上的材料叠层，提供例如图5D所示的结构。典型地，图5D示出了在从pFET器件区14去除了第一金属30和包含碱土金属的材料或包含稀土金属(类稀土)的材料的层以及第一高k电介质的电介质叠层18’之后形成的结构。根据本发明，一种或多种蚀刻(干法、湿法或所述蚀刻技术的任何组合)可用于去除pFET器件区14中的衬底10顶上的材料叠层。在一个实施例中，将干法蚀刻工艺用于从pFET器件区14去除第一金属30，以及将相同或不同的干法蚀刻用于从pFET器件区14去除电介质叠层18’。
在提供了其中从器件区中的一者去除了材料叠层的结构之后，利用本领域公知的常规剥离工艺从结构去除第一构图的阻挡掩模50。图5E示出了一种这样的结构，该结构在从其剥离了第一构图的阻挡掩模50之后形成。在本发明的此时，可以可选择地形成界面层(未示出)。
接着，如图5F所示，形成第二高k电介质22(如上所述)。图5G示出了在pFET器件区中第二构图的阻挡掩模24(如上所述)的形成。应注意，示于图5G中的该结构表示一个实施例，且第二构图的阻挡掩模可以形成在nFET器件区中，而不是所示出的pFET器件中。在所示出的具体实施例中，使nFET器件区12内的第二高k电介质层22暴露。
在希望的器件区内形成第二构图的阻挡掩模24之后，利用选择性蚀刻工艺去除第二高k电介质22的暴露部分，该选择性蚀刻工艺包括能够去除层22的蚀刻剂，在第一金属30上停止。示例的实施例的所得到的结构示于图5H中。
图5I示出了利用本领域技术人员公知的常规剥离工艺从结构中去除了第二构图的阻挡掩模24之后的结构。然后利用形成第一金属30的上述技术，形成可包括与第一金属30相同或不同的金属的第二金属52(参见例如图5J示出的结构)。在一个实施例中，第一和第二金属(层30和52)由TiN构成。
图5K示出了在第二金属52的顶上形成栅电极32(如上所述)之后的结构，以及图5L示出了在构图每个器件区内的材料层之后的结构。在所示例的具体实施例中，nFET器件区内的栅极叠层包括栅极叠层18’、第一金属30、第二金属52以及栅电极32，而pFET器件区14内的栅极叠层包括第二高k电介质22、第二金属52以及栅电极32。在一些实施例中，nFET器件区中的栅极叠层可包括栅极叠层18’、第二金属52以及栅电极32，而pFET器件区14中的栅极叠层可包括第二高k电介质22、第一金属30、第二金属52以及栅电极32。该实施例通过改变图5C所示的阻挡掩模以使其保护pFET器件区14而不是nFET器件区12来得以实现。还可以对图5L所示的结构进行如上所述的进一步的器件处理。应注意，如上所述设计栅极叠层。
虽然关于其优选实施例具体示出和说明了本发明，本领域的技术人员将理解，只要不脱离本发明的精神和范围，可以在形式和细节上进行前述和其它改变。因此，本发明旨在不限于所述和所示的具体形式和细节，但应落入所附权利要求的范围内。

Claims (22)

1.一种半导体结构，包括：
半导体衬底，包括至少一个nFET器件区和至少一个pFET器件区，所述器件区被隔离区分隔；
第一栅极电介质叠层，其具有大于二氧化硅的净介电常数，位于所述衬底的表面上且在所述至少一个nFET器件区内；
第二栅极电介质叠层，其具有大于二氧化硅的净介电常数，位于所述衬底的表面上且在所述至少一个pFET器件区内，其中所述第一栅极电介质叠层不同于所述第二栅极电介质叠层，以及其中所述第一栅极电介质叠层不包含净负电荷，而所述第二栅极电介质叠层不包含净正电荷；以及
单一金属层，位于所述第一栅极电介质叠层和所述第二栅极电介质叠层上。
2.根据权利要求1的半导体结构，其中所述第一栅极电介质叠层包括第一高k电介质材料和包含碱土金属的材料或包含稀土金属的材料。
3.根据权利要求2的半导体结构，其中所述第一栅极电介质叠层包括选自HfO2、HfSiOx、氧氮化铪硅和它们的多层的Hf基电介质。
4.根据权利要求2的半导体结构，其中所述包含碱土金属的材料具有分子式MxAy，其中M是碱土金属，A是O、S或卤化物中的一种，x是1或2，以及y是1、2或3。
5.根据权利要求2的半导体结构，其中所述包含稀土金属的材料包括选自元素周期表的IIIB族的至少一种元素的氧化物或氮化物。
6.根据权利要求1的半导体结构，其中所述第二栅极电介质叠层包括Al2O3或AlN。
7.根据权利要求1的半导体结构，其中所述单一金属层包括金属氮化物或金属硅氮化物，其中所述金属选自元素周期表的IVB或VB族。
8.根据权利要求1的半导体结构，还包括在所述器件区中的一者中的所述单一金属层顶上的第二金属层以及在所述第二金属层和所述单一金属层两者的顶上的栅电极。
9.根据权利要求1的半导体结构，还包括在所述单一金属层顶上的栅电极。
10.根据权利要求1的半导体结构，还包括在所述至少一个nFET器件区或所述至少一个pFET器件区中的所述单一金属层顶上的功函数限定金属，在所述至少一个nFET器件区内的所述功函数限定金属包括选自元素周期表的IIIB、IVB、VB族或镧系的至少一种元素，以及在所述至少一个pFET器件区内的所述功函数限定金属包括选自元素周期表的VIB、VIIB或VIII族的至少一种元素。
11.根据权利要求10的半导体结构，还包括在所述单一金属层顶上和所述功函数限定金属顶上的栅电极。
12.一种半导体结构，包括：
半导体衬底，包括至少一个nFET器件区和至少一个pFET器件区，所述器件区被隔离区分隔；
在所述至少一个nFET器件区内的至少一个栅极叠层，其从底到顶包括界面层、HfO2/MgO或HfO2/La2O3栅极电介质叠层、TiN和多晶Si；以及
在所述至少一个pFET器件区内的至少一个栅极叠层，其从底到顶包括界面层、Al2O3或AlN栅极电介质叠层、TiN和多晶Si。
13.一种制造半导体结构的方法，包括以下步骤：
提供包括半导体衬底的结构，所述半导体衬底包括至少一个nFET器件区和至少一个pFET器件区，所述器件区被隔离区分隔，且所述至少一个nFET器件区包括位于所述衬底的表面上的第一栅极电介质叠层，所述第一栅极电介质叠层具有大于二氧化硅的净介电常数，而所述至少一个pFET器件区具有位于所述衬底的表面上的第二栅极电介质叠层，所述第二栅极电介质叠层具有大于二氧化硅的净介电常数，所述第一栅极电介质叠层不同于所述第二栅极电介质叠层，以及所述第一栅极电介质叠层不包含净负电荷，而所述第二栅极电介质叠层不包含净正电荷；以及
在所述第一和第二栅极电介质叠层上形成单一金属层。
14.根据权利要求13的方法，其中所述第一栅极电介质叠层包括第一高k电介质材料和包含碱土金属的材料或包含稀土金属的材料。
15.根据权利要求13的方法，其中所述包含碱土金属的材料具有分子式MxAy，其中M是碱土金属，A是O、S或卤化物中的一种，x是1或2，以及y是1、2或3。
16.根据权利要求13的方法，其中所述包含稀土金属的材料包括选自元素周期表的IIIB族的至少一种元素的氧化物或氮化物。
17.根据权利要求13的方法，其中所述第二栅极电介质叠层包括Al2O3或AlN。
18.根据权利要求13的方法，其中所述单一金属层包括金属氮化物或金属硅氮化物，其中所述金属选自元素周期表的IVB或VB族。
19.根据权利要求13的方法，还包括在所述器件区的一者中的所述单一金属层的顶上选择性地形成第二金属层。
20.根据权利要求13的方法，还包括在所述至少一个nFET器件区或所述至少一个pFET器件区中的所述单一金属层顶上形成功函数限定金属，在所述至少一个nFET器件区内的所述功函数限定金属包括选自元素周期表的IIIB、IVB、VB族或镧系的至少一种元素，以及在所述至少一个pFET器件区内的所述功函数限定金属包括选自元素周期表的VIB、VIIB或VIII族的至少一种元素。
21.一种半导体结构，包括：
半导体衬底，包括至少一个nFET器件区和至少一个pFET器件区，所述器件区被隔离区分隔；
第一栅极电介质叠层，其具有大于二氧化硅的净介电常数，位于所述衬底的表面上且在所述至少一个nFET器件区内；
第二栅极电介质叠层，其具有大于二氧化硅的净介电常数，位于所述衬底的表面上且在所述至少一个pFET器件区内，其中所述第一栅极电介质叠层不同于所述第二栅极电介质叠层，以及其中所述第一栅极电介质叠层不包含净负电荷，而所述第二栅极电介质叠层不包含净正电荷；
第一金属层，位于所述第一栅极电介质叠层和所述第二栅极电介质叠层上；以及
至少一个第二金属层，与所述第一金属层相同或不同，位于所述器件区的一者中的所述第一金属层上。
22.根据权利要求21的半导体结构，其中所述第二金属层是功函数限定金属。
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