CN1992275B - 具有金属和多晶硅栅电极的高性能电路及其制造方法 - Google Patents

具有金属和多晶硅栅电极的高性能电路及其制造方法 Download PDF

Info

Publication number
CN1992275B
CN1992275B CN2006101485170A CN200610148517A CN1992275B CN 1992275 B CN1992275 B CN 1992275B CN 2006101485170 A CN2006101485170 A CN 2006101485170A CN 200610148517 A CN200610148517 A CN 200610148517A CN 1992275 B CN1992275 B CN 1992275B
Authority
CN
China
Prior art keywords
dielectric
metal
nfet
device region
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006101485170A
Other languages
English (en)
Other versions
CN1992275A (zh
Inventor
陈自强
V·K·帕鲁许里
V·纳拉亚南
A·C·卡勒伽里
张郢
B·B·多里斯
M·P·胡齐克
M·L·斯特恩
Y-H·金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1992275A publication Critical patent/CN1992275A/zh
Application granted granted Critical
Publication of CN1992275B publication Critical patent/CN1992275B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供了一种半导体结构及其制造方法，其中所述结构包括至少一个nFET器件区和至少一个pFET器件区，其中至少一个所述器件是减薄的含Si栅极的器件，而另一个器件是金属栅极的器件。也就是说，本发明提供了一种半导体结构，其中所述nFET或pFET器件的至少一者包括由减薄的含Si电极即多晶硅电极以及上覆的第一金属构成的栅电极叠层，而另一器件包括具有至少所述第一金属栅极但没有所述减薄的含Si电极的栅电极叠层。

Description

具有金属和多晶硅栅电极的高性能电路及其制造方法
技术领域
本发明涉及一种半导体结构，更具体地涉及一种互补金属氧化物半导体(CMOS)结构，其包括位于半导体衬底的表面上的至少一个nFET器件和至少一个pFET器件。根据本发明，提供一种半导体结构，其中nFET或pFET器件中的至少一者包括由减薄的含Si电极即多晶硅电极和上覆的第一金属构成的栅电极叠层，而另一器件包括至少含有第一金属栅极、但没有减薄的含Si电极的栅电极叠层。在本发明中还提供一种制造这种半导体结构的方法。
背景技术
在当前的互补金属氧化物半导体(CMOS)技术中，典型地采用多晶硅栅极。利用多晶硅栅极的一个缺点是，在反转处，多晶硅栅极通常经历在邻近栅极电介质的多晶硅栅极的区域中的载流子耗尽。载流子的这种耗尽在本领域中称为多晶硅耗尽效应。耗尽效应降低CMOS器件的有效栅极电容。理想地，由于高的栅极电容典型地等同于在反转层中积聚的更多电荷，因此希望CMOS器件的栅极电容很高。随着越多的电荷积聚在沟道中，当晶体管偏置时源极/漏极电流变得越大。
还公知包括栅电极叠层的CMOS器件，该栅电极叠层包括底部多晶硅部分和顶部硅化物部分。在该栅电极叠层中的硅化物层有助于栅极电阻的降低。电阻的降低引起栅极的时间传输延迟RC的降低。虽然硅化物顶部栅极区可以帮助降低晶体管的电阻，在形成于底部多晶硅栅极与栅极电介质之间的界面附近，电荷仍然耗尽，从而引起较小的有效栅极电容。
可利用的另一种CMOS器件是这样的一种CMOS器件，其中在含Si材料例如多晶硅的栅电极下方栅电极包括至少一个金属层。在这种CMOS器件中，栅极的金属防止流经栅极的电荷的耗尽。这防止了栅极电容的有效厚度的降低。虽然金属栅极器件关注关于多晶硅栅极的上述耗尽问题，但由于阈值电压的不稳定，很难利用金属栅极器件获得nFET和pFET功函数。当高k电介质例如Hf基电介质用作金属栅极器件的栅极电介质时尤其如此。
在这样的技术中，需要高k金属电介质叠层来使CMOS能够继续按比例缩小。新一代电介质叠层提供了实现具有低栅极泄漏的电更薄电介质的可能性。为了采用常规的方法学设计金属栅极的高k器件，栅电极叠层应具有与多晶硅栅极器件相同的功函数。从而，需要两个栅电极叠层，一个用于nFET器件，而另一个用于pFET器件。
尽管为发现p型和n型栅极叠层已作出了大量的努力和研究，但不太可能发现同时用于二者的合适选择。更可能是将首先发现一种可接受的栅电极叠层(n或p)。
即使器件之一包括具有高k电介质和带边功函数的栅极叠层，也会显著地提高电路性能。因此，需要一种半导体结构，其中一个器件包括由含Si电极和上覆的第一金属构成的栅电极叠层，而另一器件包括具有第一金属、而没有下伏的(underlying)含Si电极的栅电极叠层。
发明内容
考虑到上文中所讨论的现有技术，本发明提供了一种半导体结构及其制造方法，其中该结构包括至少一个nFET器件和至少一个pFET器件，其中所述器件中的至少一者是含Si栅极器件，而另一器件是金属栅极器件。也就是说，本发明提供了一种半导体结构，其中所述nFET或pFET器件中的至少一者包括由减薄的含Si电极即多晶硅电极构成的栅电极叠层以及上覆的第一金属，而另一器件包括具有至少所述第一金属栅极但没有减薄的含Si电极的栅电极叠层。本发明的方法与现有技术的方法的不同之处在于本发明在同一电路内制造薄的含Si栅电极器件和金属栅极器件二者的处理步骤特征技术。
概括地，本发明提供一种半导体结构，包括：
半导体衬底，包括至少一个nFET器件区和至少一个pFET器件区；
第一电介质叠层，其具有等于或大于二氧化硅的净介电常数，位于所述衬底的表面上且在所述至少一个nFET器件区内；
第二电介质叠层，其具有等于或大于二氧化硅的净介电常数，位于所述衬底的表面上且在所述至少一个pFET器件区内；
第一栅电极叠层和第二栅电极叠层，所述第一栅电极叠层包括位于所述第一电介质叠层或所述第二电介质叠层上的第一金属层，所述第二栅电极叠层包括具有小于60nm厚度的至少一个含Si电极以及上覆的第一金属，所述第二栅电极叠层位于不包括所述第一栅电极叠层的所述第一电介质叠层或所述第二电介质叠层上。
除上述半导体结构以外，本发明还提供了一种这类结构的制造方法。概括地，本发明的方法包括以下步骤：
提供包括半导体衬底的结构，所述半导体衬底包括至少一个nFET器件区和至少一个pFET器件区，所述至少一个nFET器件区包括位于所述衬底的表面上的第一电介质叠层，所述第一电介质叠层具有等于或大于二氧化硅的净介电常数，所述至少一个pFET器件区具有位于所述衬底的表面上的第二电介质叠层，所述第二电介质叠层具有等于或大于二氧化硅的净介电常数；以及
形成第一栅电极叠层和第二栅电极叠层，所述第一栅电极叠层包括位于所述第一电介质叠层或所述第二电介质叠层上的第一金属层，所述第二栅电极叠层包括具有约60nm或更小的厚度的至少一个含Si电极和上覆的第一金属，所述第二栅电极叠层位于在不包括所述第一栅电极叠层的所述第一电介质叠层或所述第二电介质叠层上。
附图说明
图1A-1L是(通过截面图)示出了本发明一个实施例的图示表示。
图2A-2F是(通过截面图)示出了本发明另一个实施例的图示表示。
图3A-3G是(通过截面图)示出了本发明又一个实施例的图示表示。
具体实施方式
现在将参考以下的讨论和本申请的附图更详细地说明本发明，本发明提供了一种包括至少一个nFET器件和至少一个pFET器件的半导体结构及其制造方法，其中nFET或pFET器件中的至少一者包括由减薄的含Si电极即多晶硅电极和上覆的第一金属构成的栅电极叠层，而另一器件包括至少含有第一金属栅极但没有减薄的含Si电极的栅电极叠层。应注意，为了示例的目的提供本申请的附图，因此，附图没有按比例绘制。并且，在此使用相同的参考标号表示相同和/或对应的部件。
现在将参考图1A-1L更详细说明本发明的方法。应注意，这些附图示出了包括单个nFET器件区和单个pFET器件区的半导体衬底的部分。虽然具体示出和说明了该实施例，本发明不限于nFET器件和pFET器件的单个区，而是可以预期位于衬底的剩余部分内的多个这些器件区的每一个。并且，在对应的器件区中可以形成多于一个的nFET器件和pFET器件。
首先参考图1A，其示出了用于本发明的初始结构。初始结构包括半导体衬底10，该半导体衬底10包括至少一个nFET器件区12(即衬底10中随后将在其中形成nFET的区域)和至少一个pFET器件区14(即衬底10中随后将在其中形成pFET的区域)。根据本发明，至少一个nFET器件区12和至少一个pFET器件区14(沿横向方向)被隔离区16分隔。
图1A中示出的初始结构的半导体衬底10包括任何半导体材料，该半导体材料包括但不限于：Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、InP和所有其它III/V或II/VI化合物半导体。半导体衬底10还可以包括有机半导体或多层半导体，例如Si/SiGe或绝缘体上半导体(SOI)。在本发明的一些实施例中，优选半导体衬底10由含Si半导体材料，即包括硅的半导体材料构成。半导体衬底10可以是掺杂的、未掺杂的或者其中包含掺杂区和未掺杂区。半导体衬底10可以包括单个晶向或者其可以包括具有不同晶向的至少两个共面的表面区(后一种衬底在本领域中称为混合晶体)。当采用混合晶体时，nFET典型地形成在(100)晶面上，而pFET典型地形成在(110)晶面上。混合晶体可以通过例如在以下文献中所述的技术形成：2003年6月17日提交的美国序列号10/250,241即现在的美国公开号20040256700A1、2003年12月2日提交的美国序列号10/725,850、以及2003年10月29日提交的美国序列号10/696,634，在此引入它们中的每一篇的整个内容作为参考。
应注意，在本发明的附图中，为了示例的目的示出了包括被绝缘埋层10B分隔的底部半导体层10A和顶部半导体层10C的SOI衬底，且该示图决不表明本发明限于该实施例。相反地，也可以预期如上所述的体半导体以及其它多层半导体。在示例中，顶部和底部半导体层10C和10A分别包括上述半导体材料中的一种，而绝缘埋层10B由结晶或非结晶氧化物、氮化物或氧氮化物构成。SOI衬底可以利用本领域中公知的标准工艺，包括例如层转移工艺或SIMOX(氧离子注入隔离)形成。
半导体衬底10还可以包括第一掺杂(n或p)区和第二掺杂(n或p)区。为了清楚，本发明的附图中没有具体示出掺杂区。第一掺杂区和第二掺杂区可以是相同的，或者它们可以具有不同的导电性和/或掺杂浓度。这些掺杂区称为“阱”，并且利用常规离子注入工艺形成。
然后，在半导体衬底10中典型地形成至少一个隔离区16。隔离区16可以是沟槽隔离区或场氧化物隔离区。沟槽隔离区利用本领域的技术人员公知的常规沟槽隔离工艺形成。例如，光刻、蚀刻和用沟槽电介质填充沟槽可以被用于形成沟槽隔离区。可选地，在沟槽填充前可以在沟槽中形成衬里(liner)，在沟槽填充后可以进行致密化步骤，并且在沟槽填充后还可以进行平面化工艺。用于形成沟槽隔离区的沟槽深度可以变化，且对本发明不是关键的。例如，当采用SOI衬底时沟槽的深度可以延伸到绝缘埋层10B的表面，当采用SOI衬底时其也可以延伸而完全穿过绝缘埋层10B，或者当采用SOI衬底时其可以延伸而仅仅穿过顶部半导体层10C的部分。场氧化物可以利用所谓的硅局部氧化工艺形成。注意，至少一个隔离区16提供了相邻栅极区之间的隔离，当相邻栅极具有相反的导电性即nFET和pFET时典型地需要这种隔离。相邻栅极区可以具有相同的导电性(即均为n或p型)，或者可选地它们可以具有不同的导电性(即一个为n型而另一个为p型)。后一情况示于本申请的附图中。
图1B示例了在至少半导体衬底10的暴露表面上形成牺牲层18例如氧化物或氧氮化物之后的图1A的结构。在一些实施例中，虽然未示出，但牺牲层18同样可以在隔离区16的顶上延伸。根据本发明，牺牲层18是具有约3至约10nm厚度的厚层。在本发明中采用厚牺牲层18以在电介质去除处理期间保护器件沟道区。利用常规的沉积工艺例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、蒸发、化学溶液沉积和其它类似的沉积工艺来形成牺牲层18。可选地，利用热氧化或氧氮化工艺来形成牺牲层18。
图1C示例了在nFET器件区12上形成构图的阻挡掩模20以及从pFET器件区14中去除暴露的牺牲层18之后的图1B的结构。如所示，构图的阻挡掩模20保护nFET器件区12，而使pFET器件区14未被保护。应该强调地是，图1C中所示的结构表示本发明的一个实施例。在图中未示出的另一实施例中，形成构图的掩模20以便保护pFET器件区14；在未示出的实施例中，pFET电介质和nFET电介质叠层的形成与此文中下面要说明的相反。此处示例的实施例表示本发明的优选实施例。
利用本领域中公知的常规技术来形成构图的阻挡掩模20。例如，在图1B中所示的整个结构上方沉积阻挡掩模材料、典型地为有机光致抗蚀剂的均厚层。然后通过光刻构图该阻挡掩模材料，该光刻包括使阻挡掩模材料曝光于辐照图形以及使曝光层显影的步骤。
在形成构图的阻挡掩模20之后，利用湿法化学蚀刻工艺去除暴露的牺牲层18，以便暴露半导体衬底10的表面。湿法化学蚀刻工艺包括利用选择性去除牺牲层18的化学蚀刻剂。可以根据要去除的牺牲材料的类型来改变精确的化学蚀刻剂的选择，并且本领域技术人员可以确定该选择。所形成得到的结构例如在图1C中所示。
在进行了适合的抗蚀剂去除以及预栅极电介质清洗工艺之后，在至少衬底10的暴露表面上形成pFET电介质22；由于在形成nFET电介质22之前通常去除了第一构图的阻挡掩模20，所以可以在nFET器件区12中的牺牲层18顶上形成一些pFET电介质22。所形成得到的结构例如在图1D中所示。根据本发明，pFET电介质22具有等于或大于二氧化硅的净介电常数。可以用作pFET电介质22的这类电介质的示例性实例包括但不局限于：SiON、SiO2、Al2O3、AlON、AlN或包括Hf基和Zr基电介质的任何其它电介质以及其组合和多层。在一些实施例中，pFET电介质可以包括氧氮化物、氧化的氮化硅或等离子体氮化的氧化物。
通过热处理例如湿法或干法氧化来形成pFET电介质22。可选地，可以通过沉积工艺例如化学气相沉积(CVD)、等离子体辅助CVD、物理气相沉积(PVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积和包括其组合的其它类似的沉积工艺来形成pFET电介质22。
pFET电介质22的物理厚度可以变化，但典型地，pFET电介质22具有约0.5至约10nm的厚度，更典型地具有约0.5至约3nm的厚度。
图1E示出了在牺牲层18(在nFET器件区12中)和pFET电介质22(在pFET器件区14中)的顶上形成含Si栅电极24之后的图1D的结构。含Si电极24包括单晶、多晶或非晶形式的Si或SiGe合金层。优选地，含Si电极24由多晶硅构成。
利用本领域中公知的常规沉积工艺来形成含Si电极24。例如，CVD、PECVD、蒸发和化学溶液沉积是可以用于形成含Si电极24的沉积技术的一些实例。根据本发明的该实施例，所沉积的含Si电极24的高度典型地为约10至约100nm，其中约15至约75nm的厚度更典型。该高度表示所沉积材料的垂直厚度。
图1F示出了在其中注入p型掺杂剂或n型掺杂剂的离子注入步骤期间的结构。在该图中，参考标号26表示正注入到先前沉积的含Si电极24内的掺杂剂离子。在本发明的该步骤处注入的掺杂剂类型取决于哪个器件区将包括含Si电极。当含Si电极24将要存在于pFET器件区14中时，采用包括选自元素周期表中的IIIA族元素中的一种的p型掺杂剂。p型掺杂剂的实例包括例如B、Al、Ga和/或In。当含Si电极24将要存在于nFET器件区12中时，采用包括选自元素周期表中的VA族元素中的一种的n型掺杂剂。n型掺杂剂的示例性实例包括例如P、As和/或Sb。在所示例的具体实施例中，含Si电极24将保留在pFET器件区14中，由此选自元素周期表中的IIIA族的元素用作掺杂剂。
用于离子注入的条件，包括掺杂剂浓度、注入能量、注入温度等是对于本领域技术人员公知的。在离子注入步骤之后，使用常规激活退火工艺包括例如快速热退火(RTA)或炉退火，来激活所注入的掺杂剂。用于激活退火的精确温度和时间可以变化，并且这类条件是对本领域技术人员公知的。典型的退火温度约为800℃或更高。
在一些实施例中，如果在形成含Si电极24时采用原位沉积工艺，则可以取消图1F中所示的离子注入步骤。
在本发明的此时，将含Si电极24从其所沉积的厚度减薄到约1/2或更小的厚度。在以下的图中，参考标号24’用于表示减薄后的含Si电极。减薄后的含Si电极24’典型地具有约5至约50nm的厚度，其中对于减薄后的含Si电极24’来说约8至约25nm的厚度更为典型。
可以利用下列方法之一来实现含Si电极的减薄：(I)在一种方法中，通过化学机械抛光或通过利用另一平坦化工艺例如研磨来实现减薄。(II)可以将定时反应离子蚀刻、反应离子蚀刻(RIE)工艺或利用预测端点探测方法的RIE工艺用于减薄含Si电极。(III)可以在含Si电极材料24中形成掺杂剂分布，然后可以将选择性蚀刻工艺用于去除对掺杂剂区具有选择性的掺杂区。例如，在用阻挡掩模阻挡nFET器件区12的同时可以使用As、Sb或P注入，然后使用选择性化学蚀刻工艺。可选择地，在不用阻挡掩模的情况下，可以对均厚的含Si电极材料进行注入和减薄工艺。本发明中可采用的选择性蚀刻的一个实例是其中使用氯的选择性蚀刻。
图1G示例了在采用了上述减薄工艺之一之后所形成的结构。图1G还示出了在形成构图的阻挡掩模20’之后的结构，该构图的阻挡掩模20’在从器件区中的一者，例如nFET器件区12中去除减薄的含Si电极24’期间，保护器件区中的一者的材料层。在所示例的实施例中，形成构图的阻挡掩模20’以便保护pFET器件区14，而使在nFET器件区12内的材料层暴露。如上所述形成构图的阻挡掩模20’
然后，将蚀刻工艺例如反应离子蚀刻用于从不包括第二构图的阻挡掩模20’的器件区中去除减薄的含Si电极24’。在所示例的具体实施例中，该蚀刻步骤从nFET器件区12中去除减薄的含Si电极24’。应注意，在蚀刻之后，牺牲层18暴露。
在构图的阻挡掩模20’在适当位置的情况下，利用在从该结构中去除牺牲材料时具有选择性的常规蚀刻工艺，从该结构中去除暴露的牺牲层18。可以根据牺牲层18的材料来改变蚀刻剂的类型，并且这类蚀刻剂的选择在本领域技术人员所公知的范围内。接着，利用常规的抗蚀剂剥离工艺去除构图的阻挡掩模20’，然后在nFET器件区12中的衬底10的暴露表面上方以及在pFET器件区14中的减薄的含Si电极24’的顶上，形成nFET电介质叠层28。例如在图1H中示出了所得到的包括nFET电介质叠层28的结构。
在优选实施例中，在形成nFET电介质叠层之前，在衬底10的nFET区12上形成图中未示出的界面层。利用本领域技术人员公知的常规湿法化学工艺技术来形成界面层。可选地，可以通过热氧化、氧氮化或通过气相沉积来形成界面层。当衬底10是含Si半导体时，界面层由通过湿法处理生长的化学氧化物、或者热生长或沉积的氧化硅、氧氮化硅或氮化的氧化硅构成。当衬底10不是含Si半导体时，界面层可以包括半导体氧化物、半导体氮氧化物或氮化的半导体氧化物或者任何其它界面电介质例如具有半导体材料的具有低界面俘获密度(trap density)的一种界面电介质。当存在时，界面层可以看作是nFET电介质叠层的部分。
界面层的厚度典型地为约0.4至约1.2nm，其中约0.6至约1nm的厚度更典型。然而，在通常在COMS制造期间所需要的较高温度下处理之后，该厚度可以不同。
根据本发明的一个实施例，界面层是通过湿法化学氧化形成的厚度为约0.6至约1.0nm的氧化硅层。该湿法化学氧化的工艺步骤包括在65℃下用氢氧化铵、过氧化氢和水(以1∶1∶5的比率)的混合物处理清洗过的半导体表面(例如用HF最后处理的半导体表面)。可选地，界面层也可以通过在其中臭氧浓度通常在百万分之2(ppm)至40ppm范围内但不限于该范围的臭氧化的水溶液中处理用HF最后处理的半导体表面而形成。
根据此处所示例的本发明优选实施例，nFET电介质叠层28包括nFET电介质和包含碱土金属的材料或包含稀土金属(或类稀土)的材料的层。通过沉积工艺，例如化学气相沉积(CVD)、等离子体辅助CVD、物理气相沉积(PVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积和包括其组合的其它类似的沉积工艺来形成nFET电介质，该nFET电介质位于包含碱土金属的材料或包含稀土金属(或类稀土)的材料的层下面。应注意，在本发明的该步骤中，在两个器件区中都形成了nFET电介质叠层28。
本发明中所采用的nFET电介质是典型地与nFET器件一起使用的具有等于或大于约4.0、典型地大于7.0的介电常数的任何电介质材料。应注意，二氧化硅具有4.0的介电常数，因此，本发明预期其介电常数等于或大于二氧化硅的介电常数的任何电介质。在一些实施例中，nFET电介质与pFET电介质相同，而在其它实施例中，在这些两种不同类型的器件中采用不同的电介质。nFET电介质典型地是与nFET器件一起使用的金属氧化物或混合的金属氧化物。可以用作nFET电介质叠层的这类电介质的示例性实例包括但不局限于：SiO2、SiON、TiO2、La2O3、SrTiO3、LaAlO3、ZrO2、Y2O3、Gd2O3、MgO、MgNO、Hf基电介质(在此将在下面更详细说明)、以及包括其多层的组合。优选地，nFET电介质是Hf基电介质。
术语“Hf基电介质”在此旨在包括包含铪Hf的任何高k电介质。该Hf基电介质的实例包括氧化铪(HfO2)、硅酸铪(HfSiOx)和氧氮化铪硅(HfSiON)或它们的多层。在一些实施例中，Hf基电介质包括HfO2和ZrO2或稀土氧化物例如La2O3的混合物。也可以采用MgO和MgNO。典型地，Hf基电介质是氧化铪或硅酸铪。Hf基电介质典型地具有大于约10.0的介电常数。
可以改变nFET电介质叠层28的物理厚度，但典型地，nFET电介质具有约0.5至约10nm的厚度，其中约0.5至约3nm的厚度更典型。
在本发明一个实施例中，nFET电介质是通过MOCVD形成的氧化铪，其中采用流速为约70至约90mgm的铪酸四丁酯(hafnium-tetrabutoxide)(Hf前体)和流速为约250至约350sccm的O2。采用在0.3至0.5乇的反应室压力和400至500℃的衬底温度进行氧化铪的沉积。在本发明的另一个实施例中，叠层28的nFET电介质是通过采用以下条件的MOCVD形成的硅酸铪：(i)前体铪酸四丁酯的流速为70至90mg/m，O2流速为约25至约100sccm以及SiH4的流速为20至60sccm；(ii)反应室压力为0.3至0.5乇；以及(iii)衬底温度为400至500℃。
NFET电介质叠层28还包括包含碱土金属的材料或包含稀土金属(或类稀土)的材料的层。包含碱土金属的材料包括具有分子式MxAy的化合物，其中M是碱土金属(Be、Mg、Ca、Sr、和/或Ba)，A是O、S或卤化物中的一种，x是1或2，以及y是1、2或3。应注意，本发明预期的包含碱土金属的化合物包括碱土金属的混合物和/或阴离子例如-OCl-2的混合物。可以用于本发明中的包含碱土金属的化合物的实例包括但不限于MgO、MgS、MgF2、MgCl2、MgBr2、MgI2、CaO、CaS、CaF2、CaCl2、CaBr2、CaI2、SrO、SrS、SrF2、SrCl2、SrBr2、SrI2、BaO、BaS、BaF2、BaCl2、BaBr2和BaI2。在本发明的一个优选实施例中，包含碱土金属的化合物包括Mg。MgO是用于本发明中的高度优选的包含碱土金属的材料。
利用常规沉积工艺，包括例如从靶的溅射、在氧等离子体条件下的碱土金属的反应溅射、电镀、蒸发、分子束沉积、MOCVD、ALD、PVD以及其它类似的沉积工艺，形成包含碱土金属的材料。包含碱土金属的材料典型地具有约0.1nm至约3.0nm的沉积厚度，其中约0.3nm至约1.6nm的厚度最典型。
当包含稀土金属的层用作nFET电介质叠层28内的层之一时，包含稀土金属的层包括选自元素周期表的IIIB族的至少一种元素的氧化物或氮化物，这些元素包括例如La、Ce、Pr、Nd、Pm、Sm、Eu、Ga、Tb、Dy、Ho、Er、Tm、Yb、Lu或其混合物。优选地，包含稀土金属的层包括La、Ce、Y、Sm、Er和/或Tb的氧化物，其中La2O3或LaN更优选。
利用常规沉积工艺，包括例如蒸发、分子束沉积、MOCVD、ALD、PVP以及其它类似的沉积工艺，形成包含稀土金属的层。在本发明的一个实施例中，通过将该结构置于分子束沉积反应室的预真空锁(load-lock)中，随后将该反应室抽真空至10-5至10-8乇的范围，形成包含稀土金属的层。在这些步骤后，在不破坏真空度的条件下，将该结构插入这样的生长室，其中通过将稀土金属与氧或氮的原子/分子束引导到该结构的表面上，沉积包含稀土金属的层，例如氧化镧。具体地说，因为生长室的低压力，释放的原子/分子物类是束状的，且在到达该结构之前没有分散。采用约300℃的衬底温度。在沉积La2O3的情况下，La蒸发单元保持在1400℃至1700℃的温度范围内，并采用1至3sccm的分子氧流速。可选地，还可以采用原子或受激氧，其可以通过使氧气穿过在50至600瓦特的范围内激发的射频源而产生。在沉积期间，反应室内的压力可以在1×10-5至8×10-5乇的范围内，并且氧化镧的生长速率可以在每分钟0.1至2nm的范围内，更典型地在每分钟0.5至1.5nm的范围内。
包含稀土金属的层典型地具有约0.1nm至约3.0nm的厚度，更典型地具有约0.3nm至约1.6nm的厚度。
图1I示出了在nFET器件区12中的nFET电介质叠层28的顶上形成构图的阻挡掩模20”’，而使pFET器件区14中的nFET电介质叠层28暴露之后的结构。如上所述形成构图的阻挡掩模20”’。图1I还示出了在从pFET器件区14中去除了暴露的nFET电介质叠层28之后的结构。利用在与构图的阻挡掩模20”’和减薄的含Si电极24’相比在去除nFET电介质和包含碱土金属的材料或包含稀土金属(或类稀土)的材料时具有选择性的蚀刻工艺，去除暴露的nFET电介质叠层28。典型地使用本领域技术人员可以选择的化学蚀刻剂来用于从pFET器件区14去除nFET电介质叠层28的暴露部分。在从pFET器件区14选择性地去除了nFET电介质叠层28之后，利用本领域技术人员公知的常规剥离工艺，从nFET器件区12去除构图的阻挡掩模20”’。应注意，在nFET区12内的包含碱土金属或包含稀土金属层的存在产生了不包括净负电荷的电介质叠层。
接着，如图1J中所示，利用常规沉积工艺在图1I中所示的结构的所有暴露表面上形成第一金属30。可以用于形成第一金属30的常规沉积工艺的实例包括但不限于：CVD、PVD、ALD、溅射或蒸发。第一金属30包括能够传导电子的金属材料。具体地，第一金属层30是金属氮化物或金属硅氮化物。第一金属30包括选自元素周期表中的IVB或VB族的金属。因此，第一金属30可以包括Ti、Zr、Hf、V、Nb或Ta，更优选Ti或Ta。通过实例，第一金属30优选包括TiN或TaN。
可以改变第一金属30的物理厚度，但典型地，第一金属30具有约0.5至约200nm的厚度，其中约5至约80nm的厚度更典型。
在本发明的一个实施例中，第一金属30是TiN，该TiN通过由保持在1550℃至1900℃，典型地在1600℃至1750℃的范围内的溢出(effusion)单元蒸发Ti，并采用穿过远射频源的氮的原子/受激束沉积而成。衬底温度可在300℃左右，以及氮流速可在0.5sccm至3.0sccm。这些范围是示例性的，决不限制本发明。氮流速取决于沉积室的特性，尤其取决于对沉积室的泵浦速率。TiN还可以以例如化学气相沉积或溅射的其它方式沉积，且沉积技术不关键。
然后在第一金属30的顶上形成图1K中所示的栅电极32。具体地，利用公知的沉积工艺，例如物理气相沉积、CVD或蒸发，在第一金属30上形成导电材料的均厚层。用作栅电极32的导电材料包括但不局限于：含Si材料，例如单晶、多晶或非晶形式的Si或SiGe合金层。栅电极32还可以是导电金属或导电金属合金。此处还可以预期上述导电材料的组合。含Si材料优选作为栅电极(或导体)32，最优选多晶Si。除了上述导电材料以外，本发明还预期其中导体被完全硅化的实例或包括硅化物和Si或SiGe的组合的叠层。利用本领域技术人员公知的常规硅化工艺来制成硅化物。完全硅化的栅极可以利用常规置换(replacement)栅极工艺形成；其细节对于本发明的实施不关键。栅电极32的均厚层材料可以是掺杂的或未掺杂的。如果是掺杂的，其可以采用原位掺杂沉积工艺形成。可选地，掺杂的栅极导体可以通过沉积、离子注入和退火形成。离子注入和退火可以发生在随后的构图材料叠层的蚀刻步骤之前或之后。栅电极32的掺杂将改变形成的栅极导体的功函数。nFET的掺杂剂离子的示例性实例包括选自元素周期表的VA族的元素，而当形成pFET时可以采用IIIA族元素。在本发明的此时沉积的栅电极32的厚度，即高度，可以根据采用的沉积工艺而变化。典型地，栅电极32具有约20至约180nm的垂直厚度，其中约40至约150nm的厚度更典型。
接着，通过光刻和蚀刻上述材料层，形成栅极叠层(包括电介质叠层和电极叠层)。在例如图1L中示出了在栅极叠层形成之后所形成得到结构。
在构图材料叠层之后，典型地但不总是在每个构图的材料叠层的暴露侧壁上形成至少一个隔离物(spacer)(未示出)。所述至少一个隔离物由绝缘体例如氧化物、氮化物、氧氮化物和/或它们的任何组合构成。所述至少一个隔离物通过沉积和蚀刻形成。
所述至少一个隔离物的宽度必须足够宽，以便(随后将形成的)源极和漏极硅化物接触不过多地侵入构图的材料叠层的边缘下面。典型地，当所述至少一个隔离物在底部所测的宽度为约20至约80nm时，源极/漏极硅化物不会侵入构图的材料叠层的边缘下面。
通过对其进行热氧化、氮化或氧氮化工艺，在本发明的此时也可以钝化构图的材料叠层。钝化步骤形成了使材料叠层周围的材料钝化的薄层。该步骤可以被先前的隔离物形成步骤替代使用或与其结合使用。当与隔离物形成步骤一起使用时，在材料叠层钝化工艺之后进行隔离物形成。
然后在衬底中形成源极/漏极延伸区和源极/漏极扩散区(未示出)。源极/漏极扩散区是利用离子注入和退火步骤形成的。退火步骤用于激活通过先前的注入步骤注入的掺杂剂。本领域的技术人员公知离子注入和退火的条件。源极/漏极扩散区还可以包括延伸注入区，其是在源极/漏极注入之前采用具有常规延伸注入形成的。延伸注入后可以进行激活退火，或者可选地，在延伸注入及源极/漏极注入期间注入的掺杂剂可以采用相同的激活退火周期而被激活。这里也预期晕圈(Halo)注入。
在某些情况下，可以随后进行气体退火(5-10％的氢)，该气体退火在400℃至550℃下进行，用于界面层/半导体衬底界面态钝化。
可以利用本领域技术人员公知的处理步骤，形成进一步的CMOS处理，例如形成硅化物接触(源极/漏极和栅极)以及形成具有金属互连的BEOL(后段制程)互连级。
在本发明的另一实施例中，在器件区之一内可以形成金属/金属栅电极叠层。金属/金属栅电极叠层包括第一金属和第二金属。利用上述用于形成第一金属30的技术之一，在第一金属30上方形成可以包括与第一金属30相同或不同的金属的第二金属。在一个实施例中，第一和第二金属由TiN构成。然后，在形成栅电极32之前，利用光刻技术和蚀刻从器件区之一中选择性地去除第二金属。具体地，在沉积nFET电介质和包含稀土或碱土金属层之后，沉积第一金属。接着，在nFET区和金属上方形成构图的阻挡层，利用能够相对于pFET多晶硅电极(poly electrode)选择性地去除这些材料的干法或湿法蚀刻工艺，去除包含稀土或碱土金属层、nFET电介质和界面层(如果存在的话)。然后在包括nFET、pFET和隔离区的整个晶片上方沉积第二金属。在本实施例中，最终的器件结构包括在一个栅极叠层中的两个金属层和其中在栅极电介质附近具有含Si层的至少另一栅极叠层中的仅仅一个金属层。
图2A-2F示出了本发明的可选实施例。可选实施例起始于首先提供图1A中所示的结构。在形成该结构之后，在衬底10的暴露表面上形成pFET电介质22(如上所述)，提供了例如图2A所示的结构。应注意，在形成pFET电介质22之前，可以在两个器件区中的衬底10的表面上都存在界面层(如上所述)。
图2B示出了在两个器件区中的nFET电介质22上形成含Si电极25之后的图2A的结构。利用常规沉积工艺，例如CVD、蒸发、PECVD、旋涂等，形成含Si电极25。在本发明的此时，含Si电极25典型地具有约1至约60nm的厚度，其中约5至约25nm的厚度更典型。应注意，在可选实施例的此时形成的含Si电极25基本上等同于上述减薄的含Si电极24’。
接着，形成保护pFET器件区14的第一构图的阻挡掩模(未示出)，此后，利用在从nFET器件区12去除这些材料层时具有选择性的一个或多个蚀刻步骤，从nFET器件区12去除暴露的含Si电极25和下伏的pFET电介质22。在从nFET器件区12去除层25和22时，可以利用单个蚀刻步骤，或可以利用采用了不同化学蚀刻剂的蚀刻步骤的组合。在使nFET器件区12内的衬底10(或可选地界面层)暴露之后，去除第一构图的阻挡掩模，提供图2C中所示的结构。
图2D示出了在两个器件区内形成nFET电介质叠层28(如上所述)之后的结构。接着，形成保护nFET器件区12内的材料层的第二构图的阻挡掩模(未示出)，然后利用在从pFET器件区14中去除层28时具有选择性的一个或多个蚀刻步骤，从pFET器件区14选择性地去除nFET电介质叠层28，在含Si电极25的顶上停止。然后利用常规剥离工艺去除第二构图的阻挡掩模，提供了图2E中所示的结构。
图2F示出了在形成第一金属30、栅电极32并且在器件区内构图每个材料叠层之后所形成的结构，形成了构图的栅电极叠层。
应注意，可以修改上述处理步骤，以取代pFET器件区在nFET器件区中形成含Si电极25。
在本发明的又一个实施例中，可以在器件区之一内形成金属/金属栅电极叠层。金属/金属栅电极叠层包括第一金属和第二金属(如上所述)。
可以如上所述处理图2F中所示的结构，以在衬底10的表面上分别形成nFET器件和pFET器件的其它元件。
图3A-3G是(通过截面图)示出了本发明又一个实施例的图示。在说明该具体的实施例之前，应强调，采用高k电介质和金属栅极的pFET器件的阈值稳定性是成问题的，这是因为在高k电介质中产生的氧空位导致偶极层，该偶极层又使pFET有效功函数朝向中间带(midgap)偏移。这使得用于nFET器件的高k/金属栅极的短期利用不太可能。在保持用于pFET器件的SiON/多晶硅的典型最佳公知方法的同时集成用于nFET器件的高k/金属栅极选择是有吸引力的方法，以便能够使结合了用于pFET器件的SiON/多晶硅的嵌入式SiGe的性能增益，这将产生在两个器件之间的结处的剩余“沉积薄层(stringer)”，这是因为作为亚32nm的基准限制引起了成品率问题和严峻的集成挑战。本申请的这个实施例解决了这个具体的问题。
图3A示例了初始半导体衬底10，其包括被隔离区16分离的至少一个nFET器件区12和至少一个pFET器件区14。初始结构与用于上述第一实施例中的初始结构基本上相同。应注意，为了示例目的，仅示出了体衬底10，但本实施例还可以用绝缘体上半导体衬底同样很好地工作。
接着，在两个器件区中的衬底上形成厚牺牲氧化物50，例如SiO2。利用可以采用的常规热技术(例如，氧化)或常规沉积工艺来形成厚牺牲氧化物50。在本发明此时所形成的厚牺牲氧化物50典型地具有约1至约20nm的厚度，其中约3至约10nm的厚度更典型。
在形成厚牺牲氧化物50之后，利用常规沉积工艺例如CVD或PECVD，在厚牺牲氧化物50的顶上形成氮化硅层52。在本发明的该实施例中，氮化硅52用作抛光停止层。氮化硅层52典型地具有约5至约75nm的厚度，其中约20至约40nm的厚度更典型。
例如，在图3B中示出了包括厚牺牲氧化物50和氮化硅层52的所得到的结构。图3C示出了在从pFET器件区14选择性地去除了氮化硅层52之后所形成的结构。通过在nFET器件区12的顶上首先提供构图的阻挡掩模(未示出)来形成该结构。沉积和光刻用于形成该构图的阻挡掩模。然后利用选择性地去除氮化硅的蚀刻工艺，从pFET器件区14中去除氮化硅层52。在蚀刻之后，从该结构中去除构图的阻挡掩模，提供图3C所示的结构。
图3D示出了在利用nFET器件区12中的氮化硅层52作为阻挡掩模从pFET器件区14中去除牺牲氧化物层50并在pFET器件区14中选择性地形成氧氮化硅层54之后所形成的结构。在从pFET器件区14中去除牺牲氧化物层50时，利用选择性去除氧化物的蚀刻工艺，且在形成氧氮化硅层54时，利用常规的沉积工艺或热技术。应注意，在本发明的该实施例中氧氮化硅54用作pFET电介质。图3D还示出了在pFET器件区14中的暴露衬底10上形成pFET电介质22(如上所述)之后的结构。
接着，如图3E所示，然后在两个器件区中的结构上形成如上所述的含Si电极24。利用平坦化工艺例如化学机械抛光来提供图3F中所示的结构。图3F中所示的结构包括在pFET器件区14中的减薄的含Si电极24’，该减薄的含Si电极24’具有与保留在nFET器件区12中的氮化硅层52的表面基本上共平面的表面。
在减薄含Si材料之后，从nFET器件区12中去除氮化硅层52，提供例如图3G中所示的结构。通过首先在pFET Si结构的表面上形成氧化硅层(未示出)，去除氮化硅层52。氧化硅层通过热氧化形成。氧化硅层很薄(约10nm或更小)，并且其防止在pFET器件区14中的含Si电极24’在SiN去除工艺期间出现蚀坑(pitting)。使用例如热磷酸的蚀刻工艺从nFET器件区12中去除氮化硅层52。
在利用选择性蚀刻工艺从nFET器件区中去除氧化硅层50之后，然后进行图1H-1L中所示的处理步骤，以提供本发明该实施例的半导体结构。
应注意，如上所述的本发明的各种实施例提供了包括半导体衬底10的半导体结构，半导体衬底10包括至少一个nFET器件区12和至少一个pFET器件区14，所述器件区被隔离区16分隔。根据本发明，具有等于或大于二氧化硅的净(即，所有电介质的总和)介电常数的第一电介质叠层位于衬底10的表面上且在至少一个nFET器件区12内，而具有等于或大于二氧化硅的净介电常数的第二电介质叠层位于衬底10的表面上且在至少一个pFET器件区14内。本发明中所提供的每个结构还包括第一栅电极叠层和第二栅电极叠层，第一栅电极叠层包括位于第一电介质叠层或第二电介质叠层上的第一金属层30，第二栅电极叠层包括具有小于60nm厚度的至少一个含Si电极24’和25以及上覆的第一金属30，所述第二栅电极叠层位于不包括所述第一栅电极叠层的第一电介质叠层或第二电介质叠层上。优选地，第二栅电极叠层位于pFET器件区14中、在第二电介质叠层顶上，而第一栅电极叠层位于nFET器件区12中、在第一电介质叠层顶上。
虽然关于其优选实施例具体示出和说明了本发明，本领域的技术人员将理解，只要不脱离本发明的精神和范围，可以在形式和细节上进行前述和其它改变。因此，本发明旨在不限于所述和所示的具体形式和细节，但应落入所附权利要求的范围内。

Claims (19)

1.一种半导体结构，包括：
第一电介质叠层，其具有等于或大于二氧化硅的净介电常数，位于衬底的表面上且在至少一个nFET器件区内；
第二电介质叠层，其具有等于或大于二氧化硅的净介电常数，位于衬底的表面上且在至少一个pFET器件区内；
第一栅电极叠层和第二栅电极叠层，所述第一栅电极叠层包括位于所述第一电介质叠层上的第一金属层，所述第二栅电极叠层包括具有小于60nm厚度的至少一个含Si电极以及上覆的第一金属，所述第二栅电极叠层位于所述第二电介质叠层上。
2.根据权利要求1的半导体结构，其中所述第一电介质叠层包括nFET电介质材料和包含碱土金属或稀土金属的材料。
3.根据权利要求2的半导体结构，其中所述nFET电介质材料包括选自HfO2、HfSiOx、氧氮化铪硅及它们的多层的Hf基电介质。
4.根据权利要求2的半导体结构，其中所述包含碱土金属的材料具有分子式MxAy，其中M是碱土金属，A是O、S或卤化物中的一种，x是1或2，以及y是1、2或3。
5.根据权利要求2的半导体结构，其中所述包含稀土金属的材料包括选自元素周期表的IIIB族的至少一种元素的氧化物或氮化物。
6.根据权利要求1的半导体结构，其中所述第二电介质叠层包括SiON、SiO2、Al2O3、AlON、AlN、Hf基电介质、Zr基电介质、或它们的任何组合和多层。
7.根据权利要求1的半导体结构，其中所述第一金属层包括金属氮化物或金属硅氮化物，其中所述金属选自元素周期表的IVB或VB族。
8.根据权利要求1的半导体结构，其中所述含Si电极包括多晶硅。
9.根据权利要求1的半导体结构，其中所述栅电极叠层中的一者包括在所述第一金属层顶上的第二金属层。
10.根据权利要求1的半导体结构，其中两个所述栅电极叠层都包括上部栅电极。
11.一种制造半导体结构的方法，包括：
提供包括半导体衬底的结构，所述半导体衬底包括至少一个nFET器件区和至少一个pFET器件区，所述至少一个nFET器件区包括位于所述衬底的表面上的第一电介质叠层，所述第一电介质叠层具有等于或大于二氧化硅的净介电常数，且所述至少一个pFET器件区具有位于所述衬底的表面上的第二电介质叠层，所述第二电介质叠层具有等于或大于二氧化硅的净介电常数；以及
形成第一栅电极叠层和第二栅电极叠层，所述第一栅电极叠层包括位于所述第一电介质叠层上的第一金属层，所述第二栅电极叠层包括具有60nm或更小的厚度的至少一个含Si电极和上覆的第一金属，所述第二栅电极叠层位于所述第二电介质叠层上。
12.根据权利要求11的方法，其中所述第一电介质叠层包括nFET电介质材料和包含碱土金属或稀土金属的材料。
13.根据权利要求12的方法，其中所述包含碱土金属的材料具有分子式MxAy，其中M是碱土金属，A是O、S或卤化物中的一种，x是1或2，以及y是1、2或3。
14.根据权利要求12的方法，其中所述包含稀土金属的材料包括选自元素周期表的IIIB族的至少一种元素的氧化物或氮化物。
15.根据权利要求11的方法，其中所述第二电介质叠层包括SiON、SiO2、Al2O3、AlON、AlN、Hf基电介质、Zr基电介质、或它们的任何组合和多层。
16.根据权利要求11的方法，其中所述第一金属层包括金属氮化物或金属硅氮化物，其中所述金属选自元素周期表的IVB或VB族。
17.根据权利要求11的方法，还包括在所述器件区的一者中的所述第一金属层顶上选择性地形成第二金属层。
18.根据权利要求11的方法，其中通过平坦化、预测端点方法、相反掺杂和选择性蚀刻中的一种或通过沉积，形成具有所述厚度的所述含Si电极。
19.根据权利要求18的方法，其中所述平坦化包括利用在氧化硅层上形成的氮化硅抛光停止层。
CN2006101485170A 2005-12-30 2006-11-17 具有金属和多晶硅栅电极的高性能电路及其制造方法 Expired - Fee Related CN1992275B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/323,564 2005-12-30
US11/323,564 US7833849B2 (en) 2005-12-30 2005-12-30 Method of fabricating a semiconductor structure including one device region having a metal gate electrode located atop a thinned polygate electrode

Publications (2)

Publication Number Publication Date
CN1992275A CN1992275A (zh) 2007-07-04
CN1992275B true CN1992275B (zh) 2010-05-19

Family

ID=38214383

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101485170A Expired - Fee Related CN1992275B (zh) 2005-12-30 2006-11-17 具有金属和多晶硅栅电极的高性能电路及其制造方法

Country Status (3)

Country Link
US (1) US7833849B2 (zh)
JP (1) JP2007184584A (zh)
CN (1) CN1992275B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080017936A1 (en) * 2006-06-29 2008-01-24 International Business Machines Corporation Semiconductor device structures (gate stacks) with charge compositions
US20080237743A1 (en) * 2007-03-30 2008-10-02 Texas Instruments Incorporated Integration Scheme for Dual Work Function Metal Gates
US7645669B2 (en) * 2007-02-16 2010-01-12 Sharp Laboratories Of America, Inc. Nanotip capacitor
US8159040B2 (en) * 2008-05-13 2012-04-17 International Business Machines Corporation Metal gate integration structure and method including metal fuse, anti-fuse and/or resistor
US20090289280A1 (en) * 2008-05-22 2009-11-26 Da Zhang Method for Making Transistors and the Device Thereof
US8003454B2 (en) * 2008-05-22 2011-08-23 Freescale Semiconductor, Inc. CMOS process with optimized PMOS and NMOS transistor devices
US7821081B2 (en) * 2008-06-05 2010-10-26 International Business Machines Corporation Method and apparatus for flatband voltage tuning of high-k field effect transistors
JP4647682B2 (ja) * 2008-11-12 2011-03-09 パナソニック株式会社 半導体装置及びその製造方法
US8144529B2 (en) * 2009-03-31 2012-03-27 Intel Corporation System and method for delay locked loop relock mode
US7943457B2 (en) * 2009-04-14 2011-05-17 International Business Machines Corporation Dual metal and dual dielectric integration for metal high-k FETs
JP5521726B2 (ja) * 2010-04-16 2014-06-18 富士通セミコンダクター株式会社 半導体装置及びその製造方法
WO2011163318A2 (en) * 2010-06-23 2011-12-29 Cornell University Gated iii-v semiconductor structure and method
US9093559B2 (en) 2012-03-09 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of hybrid high-k/metal-gate stack fabrication
GB2517697A (en) 2013-08-27 2015-03-04 Ibm Compound semiconductor structure
US9947540B2 (en) * 2015-07-31 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby
US9659655B1 (en) 2016-09-08 2017-05-23 International Business Machines Corporation Memory arrays using common floating gate series devices
DE102017126225A1 (de) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum herstellen einer halbleitervorrichtung und eine halbleitervorrichtung

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768179B2 (en) * 2001-11-01 2004-07-27 Hynix Semiconductor Inc. CMOS of semiconductor device and method for manufacturing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6045053A (ja) * 1983-08-22 1985-03-11 Mitsubishi Electric Corp 半導体装置
US6087225A (en) * 1998-02-05 2000-07-11 International Business Machines Corporation Method for dual gate oxide dual workfunction CMOS
KR100399356B1 (ko) * 2001-04-11 2003-09-26 삼성전자주식회사 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법
US6717226B2 (en) * 2002-03-15 2004-04-06 Motorola, Inc. Transistor with layered high-K gate dielectric and method therefor
US6991972B2 (en) * 2002-10-22 2006-01-31 Amberwave Systems Corporation Gate material for semiconductor device fabrication
US7329923B2 (en) 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7029966B2 (en) 2003-09-18 2006-04-18 International Business Machines Corporation Process options of forming silicided metal gates for advanced CMOS devices
US20050082605A1 (en) * 2003-10-17 2005-04-21 Semiconductor Leading Edge Technologies, Inc. Semiconductor device and method for manufacturing semiconductor device
US7023055B2 (en) 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US20050116290A1 (en) 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
JP2005303261A (ja) * 2004-03-19 2005-10-27 Nec Electronics Corp 半導体装置およびその製造方法
US6897095B1 (en) * 2004-05-12 2005-05-24 Freescale Semiconductor, Inc. Semiconductor process and integrated circuit having dual metal oxide gate dielectric with single metal gate electrode
US7105889B2 (en) * 2004-06-04 2006-09-12 International Business Machines Corporation Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768179B2 (en) * 2001-11-01 2004-07-27 Hynix Semiconductor Inc. CMOS of semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
CN1992275A (zh) 2007-07-04
JP2007184584A (ja) 2007-07-19
US20070152273A1 (en) 2007-07-05
US7833849B2 (en) 2010-11-16

Similar Documents

Publication Publication Date Title
CN1992275B (zh) 具有金属和多晶硅栅电极的高性能电路及其制造方法
CN100485936C (zh) 半导体结构及其制造方法
CN1992274B (zh) 高性能cmos电路及其制造方法
CN100477224C (zh) 半导体结构及其制造方法
US8309447B2 (en) Method for integrating multiple threshold voltage devices for CMOS
US8105892B2 (en) Thermal dual gate oxide device integration
CN100530693C (zh) 控制金属栅极叠层中平带/阈值电压的方法及其结构
US7820552B2 (en) Advanced high-k gate stack patterning and structure containing a patterned high-k gate stack
CN101887916B (zh) 不对称半导体器件及其制造方法
US8629022B2 (en) Asymmetric FET including sloped threshold voltage adjusting material layer and method of fabricating same
US20120018813A1 (en) BARRIER COAT FOR ELIMINATION OF RESIST RESIDUES ON HIGH k/METAL GATE STACKS
CN101097949A (zh) 具有栅叠层的半导体结构和制造这种半导体结构的方法
US7943458B2 (en) Methods for obtaining gate stacks with tunable threshold voltage and scaling
CN101866924A (zh) 半导体器件及其制造方法
US8513085B2 (en) Structure and method to improve threshold voltage of MOSFETs including a high k dielectric

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171109

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171109

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100519

Termination date: 20181117