CN100477224C - 半导体结构及其制造方法 - Google Patents

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Abstract

提供了一种半导体结构，包括至少一个n型场效应晶体管(nFET)和至少一个p型场效应晶体管(pFET)，这两种晶体管分别包括具有nFET特性的金属栅极和具有pFET特性的金属栅极，而不包括上部多晶硅栅极电极。本发明还提供了一种制造所述半导体结构的方法。

Description

半导体结构及其制造方法
技术领域
本发明涉及一种半导体结构，更具体地说涉及一种包括至少一个n型场效应晶体管(nFET)和至少一个p型场效应晶体管(pFET)的半导体结构，两种晶体管均包括金属栅极，不包括上部多晶硅栅电极。本发明还提供了一种制造该半导体结构的方法。
背景技术
在标准互补金属氧化物半导体(CMOS)器件中，多晶硅典型地为标准栅极材料。采用多晶硅栅极制造CMOS器件的技术处于恒定的发展状态，并正被广泛用于半导体工业。采用多晶硅栅极的一个优势是它们可经受高温。然而，还存在一些与采用多晶硅栅极相关联的问题。例如，由于多晶耗尽效应和相对高的薄层电阻，对于0.1微米及以下的沟道长度，常用于CMOS器件中的多晶硅栅极成为芯片性能的控制因素。多晶硅栅极的另一个问题是，在多晶硅栅极中的掺杂剂例如硼可以容易地扩散穿过薄栅极电介质，造成器件性能的进一步劣化。
包括其介电常数大于二氧化硅的介电常数的介电材料的多晶硅栅极的另一个问题是，在反转期间，多晶硅栅极经历了阈值电压或平带偏移，即这些值从理想值偏移到非理想数值。
为了避免具有多晶硅栅极的问题，已建议在多晶硅栅极下方形成单一金属。也就是说，在目前的处理中，在多晶硅栅电极下方形成用于pFET和nFET器件的薄金属层。在包括1000℃以上的热技术的器件处理期间，多晶硅会与薄金属反应，改变功函数并因此改变器件的阈值电压。具体地说，来自硅烷的氢以及硅可以扩散到金属层中，形成具有中间禁带功函数的氢化物或硅化物。例如，在高温退火期间，多晶硅/金属栅极叠层变为中间禁带，不是pFET或nFET的解决办法。
考虑到以上情况，存在提供这样的半导体结构的持续需要，其中nFET被设计为包括维持n型特性的金属栅极，而pFET被设计为包括维持p型特性的金属栅极。
发明内容
提供了一种半导体结构，包括至少一个n型场效应晶体管(nFET)和至少一个p型场效应晶体管(pFET)，两种晶体管均包括金属栅极，不包括上部多晶硅栅电极。更具体地说，本发明提供了一种半导体结构，其中nFET被设计为包括维持n型特性(即n型功函数)的金属栅极，而pFET被设计为包括维持p型特性(即p型功函数)的金属栅极。
在本发明的一个实施例中，通过将不具有上覆的包含Si栅电极的单一金属层设置作为nFET器件和pFET器件中的栅极，获得上述结构。为了维持nFET的特性，在nFET器件区域中的单一金属层下，存在包含稀土金属(或类稀土金属)的层。在两种器件区域中，在单一金属栅极下方，存在其介电常数大于二氧化硅的介电常数的介电材料。
在本发明的另一实施例中，通过在两种器件区域中形成包括金属氮化物层的构图的栅极区域，获得上述结构。然后，选择性地氧化在pFET器件区域中的构图的栅极区域，在pFET器件区域中形成M’OaNb层。在后一个分子式中，M’是选自元素周期表的IVB、VB、VIB或VIIB族的金属，a是约5至约40原子百分比，以及b是约5至约40原子百分比。
概括地说，本发明提供了一种半导体结构，其包括：
半导体衬底，其包括通过隔离区域分隔的至少一个nFET器件区域和至少一个pFET器件区域；
第一金属栅极叠层，其在所述至少一个nFET器件区域中，所述第一金属栅极叠层具有nFET特性并包括包含稀土金属的层和第一金属层；以及
第二金属栅极叠层，其在所述至少一个pFET器件区域中，所述第二金属栅极叠层具有pFET特性并包括第二金属层，所述第二金属层与所述第一金属层相同或不同，其中所述第一金属层和所述第二金属层在其上不包括包含Si的栅电极。
除了提供半导体结构以外，本发明还提供了一种制造本发明的半导体结构的方法。概括地说，本发明的方法包括以下步骤：
提供半导体衬底，所述半导体衬底包括通过隔离区域分隔的至少一个nFET器件区域和至少一个pFET器件区域；
在所述至少一个nFET器件区域中形成第一金属栅极叠层，所述第一金属栅极叠层具有nFET特性并包括包含稀土金属的层和第一金属层；以及
在所述至少一个pFET器件区域中形成第二金属栅极叠层，所述第二金属栅极叠层具有pFET特性并包括第二金属层，所述第二金属层与所述第一金属层相同或不同，其中所述第一金属层和所述第二金属层在其上不包括包含Si的栅电极。
附图说明
图1A-1F是(通过截面图)示出了用于制造本发明结构的本发明的一个实施例的图示；
图2A-2C是(通过截面图)示出了用于制造本发明结构的本发明的另一实施例的图示。
具体实施方式
现在将通过参考本申请的附图，更详细地说明本发明，其提供了一种半导体结构及其制造方法。注意，本申请的附图是用于示例的目的，因此，没有按比例绘制。还应注意，在附图中，相同的和/或对应的元件通过相同的参考标号表示。
还观察到，本申请的附图示出了包括单个nFET器件区域和单个pFET器件区域的半导体衬底的一部分。尽管具体地示出和说明这样的实施例，对于pFET器件和nFET器件，本发明不限于单个区域，而是预期这些器件区域的每种的多个位于衬底的整个剩余部分。而且，在相应的器件区域中可以形成一个以上的nFET器件和pFET器件。
参考参考图1A-1F，它们示出了在本发明的第一实施例中所采用的基本的处理流程。在本发明的第一实施例中，不具有上覆的包含Si栅电极的单一金属层用作nFET器件和pFET器件中的栅极。为了维持nFET特性，在nFET器件区域中的单一金属层下存在包含稀土金属(或类稀土)的层。在这两种情况下，在单一金属栅极下方存在其介电常数大于二氧化硅的介电常数的介电材料。
图1A示出了本发明的这个实施例中所采用的初始结构。图1A所示的初始结构包括半导体衬底10，其包括至少一个nFET器件区域12(即衬底10的其中将随后形成nFET的区域)和至少一个pFET器件区域14(即衬底10的其中将随后形成pFET的区域)。根据本发明，所述至少一个nFET器件区域12(在横向方向)被隔离区域16分隔。该初始结构还示出了在至少一个nFET器件区域12中p阱区域11的存在以及在至少一个pFET器件区域14中n阱区域13的存在。阱区域11和13分别是可选的，且不必在所有情况下存在。图1A还示出了可选的界面层18的存在，以及存在于两种器件区域中的衬底上、其介电常数大于二氧化硅的介电常数的介电材料20。在nFET器件区域12中的介电材料20上存在包含稀土金属(或类稀土)的层22。
图1A所示的初始结构的半导体衬底10包括任何半导体材料，包括但不限于：Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、InP和所有其它III/V或II/VI化合物半导体。半导体衬底10还可以包括有机半导体或者例如Si/SiGe或绝缘体上半导体(SOI)的层叠半导体。在本发明的一些实施例中，优选半导体衬底10由包含Si的半导体材料即包括硅的半导体材料构成。半导体衬底10可以掺杂、不掺杂或者在其中包含掺杂和不掺杂的区域。半导体衬底10可以包括单一的晶体取向或者可包括具有不同晶体取向的至少两个共面的表面区域(后一种衬底是指现有工艺中的混合衬底)。当采用混合衬底时，在(100)晶面上典型地形成nFET，而在(110)晶面上典型地形成pFET。该混合衬底可以通过例如在2003年6月17日提交的美国序列号10/250,241、现在的美国公开号20040256700A1，在2003年12月2日提交的美国序列号10/725,850，以及在2003年10月29日提交的美国序列号10/696,634中所述的技术形成，这里引入它们的整个内容作为参考。
阱区域11和13是利用常规离子注入工艺在半导体衬底10中形成的掺杂区域。应再次注意，阱区域是可选的，不必在所有情况下存在。
然后，在半导体衬底10中典型地形成至少一个隔离区域16。隔离区域16可以是沟槽隔离区域或场氧化物隔离区域。沟槽隔离区域是利用对于本领域的技术人员公知的常规沟槽隔离工艺形成的。例如，光刻、蚀刻和用沟槽电介质填充沟槽可被用于形成沟槽隔离区域。可选地，沟槽填充前，沟槽中可以形成衬里(liner)，沟槽填充后可以进行致密化步骤，且在沟槽填充后还可以进行平坦化工艺。在形成沟槽隔离区域时采用的沟槽深度可以变化，且沟槽深度对本发明不关键。场氧化物可以利用所谓的硅局部氧化工艺形成。注意，至少一个隔离区域16提供了相邻栅极区域之间的隔离，当相邻栅极具有相反的电导率，即nFET和pFET时，典型地需要这种隔离。相邻栅极区域可以具有相同的电导率(即均为n型或均为p型)，或可选地，它们可以具有不同的电导率(即其一为n型，另一为p型)。后一种情况如本申请的附图所示。
在处理半导体衬底10后，通过化学氧化，在半导体衬底10的表面上可选地形成界面层18。可选的界面层18是利用对于本领域的技术人员公知的常规湿法化学工艺技术形成的。可选地，界面层18可以通过热氧化或氧氮化形成。当衬底10是包含Si的半导体时，界面层18由通过湿法处理生长的化学氧化物或者热生长的氧化硅、氧氮化硅或氮化的氧化硅构成。当衬底10不是包含Si的半导体时，界面层18可以包括半导体氧化物、半导体氧氮化物或氮化的半导体氧化物。
界面层18的厚度典型地为约0.5至约1.2nm，更典型地为约0.8至约1nm。然而，在CMOS制造期间通常所需的较高温度下处理后，厚度可以不同。
根据本发明的一个实施例，界面层18是通过湿法化学氧化形成的具有约0.6至约0.8nm厚度的氧化硅层。用于该湿法化学氧化的工艺步骤包括，在65℃下，用氢氧化铵、过氧化氢和水(以1∶1∶5的比率)的混合物处理洗净的半导体表面(例如用HF最后处理的半导体表面)。可选地，界面层18还可以通过在臭氧水溶液中处理用HF最后处理的半导体表面形成，其中臭氧浓度通常在，但不限于，百万分之2(ppm)至40ppm的范围内。
接着，通过沉积工艺，例如化学气相沉积(CVD)、等离子体辅助CVD、物理气相沉积(PVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积以及其它类似的沉积工艺，如果存在界面层18，则在界面层18的表面上，或者在半导体衬底10的表面上，形成介电材料20。这里还预期结合这些工艺。注意，在本发明的这个步骤中，在两种器件区域中均形成介电材料20。
本发明采用的介电材料20是其介电常数大于约4.0，典型地大于约7.0的任何介电材料。注意，二氧化硅的介电常数为4.0，因此，本发明预期其介电常数大于二氧化硅的介电常数的任何电介质。介电材料20典型地为金属氧化物或混合金属氧化物。该电介质的示例性实例包括但不限于：TiO2、Al2O3、LaO2、SrTiO3、LaAlO3、ZrO2、Y2O3、Gd2O3、基于Hf的电介质(下文将更详细地说明)以及包括其多层的结合。优选地，介电材料20是基于Hf的电介质。
这里，术语“基于Hf的电介质”旨在包括包含铪，Hf的任何高k电介质。这种基于Hf的电介质的实例包括氧化铪(HfO2)、硅酸铪(HfSiOx)、氧氮化铪硅(HfSiON)或它们的多层。在一些实施例中，基于Hf的电介质包括HfO2与ZrO2或例如La2O3的稀土氧化物的混合物。典型地，基于Hf的电介质是二氧化铪或硅酸铪。基于Hf的电介质典型地具有大于约10.0的介电常数。
介电材料20的物理厚度可以变化，但是典型地，介电材料20的厚度为约0.5至约10nm，更典型地为约1至约3nm。
在本发明的一个实施例中，介电材料20是通过MOCVD形成的氧化铪，其中采用约70至约90mg/m的四丁醇铪(Hf前体)流速和约250至约350sccm的O2流速。采用0.3至0.5乇的反应室压力和400至500℃的衬底温度，发生氧化铪的沉积。
在本发明的另一实施例中，介电材料20是硅酸铪，其通过采用以下的条件的MOCVD形成：(i)前体四丁醇铪的流率在70至90mg/m之间，O2的流率在25至100sccm之间，以及SiH4的流率在20至60sccm之间；(ii)反应室压力在0.3至0.5乇之间；以及(iii)衬底温度在400至500℃之间。
在形成介电材料20后，在两种器件区域中的介电材料20上接着形成包含稀土金属的层22。包含稀土金属的层22包括选自元素周期表的IIIB族的至少一种元素，包括例如La、Ce、Pr、Nd、Pm、Sm、Eu、Ga、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物或氮化物，或它们的混合物。优选地，包含稀土金属的层22包括La、Ce、Y、Sm、Er和/或Tb的氧化物，更优选包括La2O3或LaN。
利用常规沉积工艺，包括例如蒸发、分子束沉积、MOCVD、ALD、PVP以及其它类似的沉积工艺，形成包含稀土金属的层22。在本发明的一个实施例中，通过将包括均厚(blanket)沉积的介电材料20的结构置于分子束沉积反应室的预真空锁(load-lock)中，随后将该反应室抽真空至10-5至10-8乇的范围，形成包含稀土金属的层22。在这些步骤后，在不破坏真空度的条件下，将该结构插入这样的生长室，其中通过将稀土金属与氧气或氮气的原子/分子束引导到该结构的表面上，沉积包含稀土金属的层22，例如氧化镧。具体地说，因为生长室的低压力，释放的原子/分子物类是束状的，且在到达该结构之前没有分散。采用约300℃的衬底温度。在沉积La2O3的情况下，La蒸发单元保持在1400℃至1700℃的温度范围内，并采用1至3sccm的分子氧流速。可选地，还可以采用原子或受激氧，其可以通过使氧气穿过在50至600瓦特的范围内激发的射频源而产生。在沉积期间，反应室内的压力可以在1×10-5至8×10-5乇的范围内，并且氧化镧的生长速率可以在每分钟0.1至2nm的范围内，更典型地在每分钟0.5至1.5nm的范围内。
包含稀土金属的层22典型地具有约0.1nm至约3.0nm的厚度，更典型地具有约0.3nm至约1.6nm的厚度。
在形成均厚材料层22后，利用包括沉积和光刻的本领域中公知的常规工艺，在nFET器件区域12中的包含稀土金属的层22的顶部形成构图的阻挡(block)掩膜(未示出)。在nFET器件区域12中的构图的阻挡掩膜保护位于该区域中的材料层。接着，利用能够去除层22并停止在下面的介电材料20上的蚀刻工艺，将pFET器件区域14中的暴露的包含稀土金属的层22从该区域中选择性地去除。可以用于从pFET器件区域14中选择性地去除暴露的包含稀土金属的层22的蚀刻工艺的一个实例是化学蚀刻工艺。在本方面的这一点，通过利用本领域中公知的常规剥离工艺，构图的阻挡掩膜被典型地从至少一个nFET区域12中去除。
在形成图1B所示的结构后，在两种器件区域中均形成材料叠层24，其从下至上包括金属层26、不包含氢的帽28以及包含Si的层30。
材料叠层24的金属层26包括MOxNy化合物金属(compound metal)，其中M包括选自元素周期表(CAS版本)的IVB、VB、VIB或VIIB族的至少一种金属。典型地，M是Ti、V、Zr、Nb、Mo、Hf、W、Ta或Re中的一种，最典型地是Ti。在上述分子式中，x为约5至约40原子百分比，优选约5至约35原子百分比，最优选25原子百分比。变量y为约5至约40原子百分比，优选约15至约40原子百分比，最优选35原子百分比。因此，最优选的化合物金属是Ti0.4O0.25N0.35。
MOxNy化合物金属是通过首先提供金属(M)靶和包括氩气、氮气和氧气的气氛形成的，在所述气氛中氧气以可将约5至约40原子百分比的氧引入最终的膜中的浓度存在。MOxNy膜是在所述气氛中从所述金属靶溅射而成。在任何常规溅射装置的反应室中进行溅射工艺。本发明所采用的金属靶包括上述金属中的一种的任何固体源。
利用以下两种方法中的一种，可以将氧气引入溅射气氛中：(I)如果衬底和靶被相互靠近地置于反应室中，可采用氧气泄漏阀将氧气引入气氛中。(II)如果衬底和靶被分隔一定的距离(大于3”)，可以从约1×10-4乇或更低的预溅射背景压力引入氧气。在这种情况下，金属靶在溅射工艺期间捕获氧气。
本发明中采用的Ar和N2的流量对于Ar为约1至约100sccm以及对于N2源为约1至约100sccm。更典型地，Ar的流量为约20sccm以及N2的流量为约1.4sccm。例如温度、气压和时间的其它溅射条件是常规的并是对于本领域的技术人员公知的。
形成的金属层26的厚度可以根据采用的溅射条件和将制造的器件类型变化。典型地，溅射后，金属层26的厚度为约2至约200nm，更典型地为约100nm或更小。注意，金属层26是栅极金属，其在nFET器件区域12和pFET器件区域14中均存在。
在形成金属层26后，形成材料叠层24的不包含氢的帽28，例如非晶硅或掺杂的非晶硅。通过“不包含氢”表示帽材料不包括氢。注意，帽28的存在防止金属氧氮化物层26经历功函数变化。利用本领域中公知的常规沉积工艺形成帽28。利用原位沉积工艺或通过沉积、离子注入和退火，典型地掺杂帽28。在本发明的这一点，形成的帽28的厚度即高度可以根据所采用的工艺变化。典型地，帽28的垂直厚度为约20至约180nm，更典型地为约40至约150nm。
在本发明的一些实施例中，帽28被金属氮化物层替换。金属氮化物层包括选自元素周期表的IVB、VB、VIB或VIIB族的金属。例如，TiN或TaN是尤其优选的材料。利用常规沉积工艺形成金属氮化物层。可用于形成金属氮化物层的常规沉积的实例包括CVD、PVD、ALD、溅射或蒸发。金属氮化物层的物理厚度可以变化，但典型地，该金属氮化物层的厚度为约0.5至约200nm，更典型地为约5至约100nm。
然后，在不包含氢的帽28(或金属氮化物层)顶部形成包含Si的层30，例如外延硅、二氧化硅等。利用常规沉积工艺，例如CVD、PECVD、蒸发等，形成包含Si的层30。用作用于在FET顶部形成随后的硅化物接触的硅源的包含Si的层30的厚度典型地为约10至约100nm，更典型地为约10至约30nm。
然后，通过光刻和蚀刻构图材料叠层24，以在各器件区域中提供构图的栅极区域或叠层32。尽管各器件区域中示出了单个构图的栅极区域(或叠层)32，本发明预期形成多个构图的栅极区域(或叠层)32。当形成多个构图的栅极区域(或叠层)32时，这些栅极区域(或叠层)可以具有相同的尺寸即长度，或者它们可以具有变化的尺寸以改善器件性能。在本发明的这一点，各构图的栅极叠层(或区域)32包括至少一个构图的材料叠层24。图1C示出了形成构图的栅极区域(或叠层)32后的结构。在示出的实施例中，在本发明的这个步骤期间，材料叠层24被蚀刻即被构图。
光刻步骤包括，施加光致抗蚀剂至图1B中所示的均厚层叠结构的上表面，将光致抗蚀剂曝光为希望的辐照图形，并利用常规光致抗蚀剂显影剂使曝光的光致抗蚀剂显影。然后，利用一次或多次干法蚀刻步骤，将光致抗蚀剂中的图形转移至该结构。在一些实施例中，可以在将图形转移至均厚层叠结构的多层的一层中后，去除构图的光致抗蚀剂。在其它实施例中，可以在蚀刻完成后，去除构图的光致抗蚀剂。
本发明可采用的形成构图栅极区域(或叠层)32的适合的干法蚀刻工艺包括但不限于：反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光烧蚀。采用的干法蚀刻工艺典型地但不总是对下面的电介质具有选择性，因此，该蚀刻步骤典型地没有将那些电介质从该结构去除。然而，在一些实施例(未示出)中，可以利用该蚀刻步骤去除不受先前蚀刻的栅极区域(或叠层)32保护的部分包含稀土金属的层22、介电材料20和界面层18。
在本发明的这一点，利用对于本领域的技术人员公知的常规离子注入工艺，典型地形成延伸区域34。延伸区域34相对于随后将形成的扩散区域窄，且其内边缘与栅极区域32的垂直边缘对准。图1C还示出了包括延伸区域34的结构。
接着，如图1D所示，在各构图栅极区域(或叠层)32的暴露的侧壁上，典型地但不总是形成至少一个隔离物36。所述至少一个隔离物36由例如氧化物、氮化物、氧氮化物和/或它们的任何组合的绝缘体构成。所述至少一个隔离物36是通过沉积和蚀刻形成的。
所述至少一个隔离物36的宽度必须足够宽，以便(随后将形成的)源极和漏极硅化物接触不侵入栅极区域(或叠层)32的边缘下面。典型地，当所述至少一个隔离物36在底部所测的宽度为约20至约80nm时，源极/漏极硅化物不侵入栅极区域(或叠层)32的边缘下面。
在隔离物形成前，通过对其进行热氧化、氮化或氧氮化工艺，可以可选地钝化栅极区域(或叠层)32。钝化应该优选利用无氢工艺进行。钝化步骤形成了钝化栅极区域(或叠层)32周围的材料的薄层(未示出)。该钝化步骤可以被先前的隔离物形成步骤替换或两个步骤可以相接合。当采用隔离物形成步骤时，在栅极区域(或叠层)32钝化工艺后，进行隔离物形成。注意，利用不包含氢的材料进行本发明中采用的钝化和隔离物形成工艺。
然后，在衬底中形成(存在或不存在隔离物的)源极/漏极扩散区域38。源极/漏极扩散区域38是利用离子注入和退火步骤形成的。退火步骤用于激活通过先前的注入步骤注入的掺杂剂。离子注入和退火的条件对本领域的技术人员是公知的。图1E示出了在离子注入和退火后形成的结构。
这里还预期晕圈(Halo)注入(未示出)。如所示，源极/漏极延伸34典型地薄于深的源极/漏极区域38，且它们包括与构图的栅极区域(或叠层)32的边缘对准的边缘。源极/漏极区域38包括典型地与所述至少一个隔离物36的最外边缘对准的边缘。
接着，而且如果先前未被去除，包含稀土金属的层22的暴露部分被从nFET器件区域12中去除。见图1F。利用选择性去除稀土金属(或类稀土金属)材料的蚀刻工艺，nFET器件区域中的层22的暴露部分被去除。这样的蚀刻工艺的实例是化学湿法蚀刻工艺。
图1F还示出了从两种器件区域中去除介电材料20和界面层18的暴露部分后的结构。根据本发明，利用选择性去除这些绝缘材料的化学蚀刻工艺，去除这些材料。该蚀刻步骤在半导体衬底10的上表面上停止。尽管可以采用任何化学蚀刻剂去除高k电介质20和下面的界面层18的暴露部分，在一个实施例中采用稀释的氢氟酸(DHF)。
图1F还示出了在源极/漏极扩散区域38和帽28顶部的硅化物区域40的存在(注意，层30在硅化工艺期间被消耗掉)。利用任何常规硅化工艺，形成硅化物区域40。在一些实施例中且当在至少源极/漏极区域38上存在不包含Si的材料时，在硅化之前可以形成包含Si的材料，例如外延Si。
硅化工艺包括，在将被硅化的区域顶部，形成例如Co、Ti、W、Ni、Pt的导电且难熔的金属，或者具有例如C、Ge、Si等的合金添加剂的其合金。可以采用常规沉积工艺，例如CVD、PECVD、溅射、蒸发或镀敷。可选地，在金属层上方可以形成保护金属不被氧化的阻挡层。可选的阻挡层的实例包括，例如SiN、TiN、TaN、TiON以及它们的组合。金属沉积后，对该结构进行至少第一次退火，该第一次退火引起沉积的金属与Si之间的反应以及随后金属硅化物的形成。退火典型地在约250℃至约800℃的温度下进行，更典型地在约400℃至约550℃的第一次退火温度下进行。
在一些实施例中，第一次退火形成了富金属的硅化物相，其对选择性蚀刻工艺高度抵抗。当富金属的相产生时，需要第二次更高温度的退火，以形成低电阻率硅化物。在其它实施例中，第一次退火足以形成低电阻率的硅化物。
第一次退火后，采用例如湿法蚀刻、反应离子蚀刻(RIE)、离子束蚀刻或等离子体蚀刻的常规蚀刻工艺，去除沉积金属的未反应的且剩余的部分。
如果需要，在蚀刻工艺后进行第二次退火。第二次退火典型地在高于第一次退火的温度下进行。可选的第二次退火的典型温度范围在约550℃至约900℃之间。
可利用对于本领域的技术人员公知的处理步骤，进行进一步的CMOS处理，例如形成具有金属互连的BEOL(后段制程)互连层。
现在参考图2A-2C，它们是示出了用于制造本发明结构的本发明的另一实施例的截面图。在本发明的这个实施例中，没有采用上述材料叠层24。替代地，在两种器件区域中形成金属氮化物层并对其构图，然后在nFET器件区域12中形成构图的阻挡掩膜。然后，氧化pFET器件区域14中的构图的栅极区域，在pFET器件区域14中形成M’OaNb层。去除阻挡掩膜，形成延伸区域并进行如图1D-1F所述的处理。具体地说，通过提供图2A所示的结构，开始第二实施例。注意，图2A中所示的结构与图1A所示的基本上相同。因此，这里，用于形成图1A的结构的上述材料和处理也适用于图2A的结构。
图2B示出了在其上形成金属氮化物层70后的图2A的结构。金属氮化物层70包括选自元素周期表的IVB、VB、VIB或VIIB族的金属。因此，金属氮化物层70可以包括Ti、Zr、Hf、V、Nb、W或Ta，高度优选Ti或Ta。例如，TiN或TaN是尤其优选的材料。利用常规沉积工艺形成金属氮化物层70。可用于形成金属氮化物层70的常规沉积的实例包括CVD、PVD、ALD、溅射或蒸发。
金属氮化物层70的物理厚度可以变化，但典型地，金属氮化物层70的厚度为约0.5至约200nm，更典型地为约5至约100nm。
在本发明的一个实施例中，金属氮化物层70是TiN，该TiN通过由保持在1550℃至1900℃，典型地在1600℃至1750℃的范围内的隙漏(effusion)单元蒸发Ti，并采用穿过远处射频源的氮的原子/受激束沉积而成。衬底温度可在300℃左右，以及氮流速可在0.5sccm至3.0sccm。这些范围是示例性的，决不限制本发明。氮流速取决于沉积室的特性，尤其取决于对沉积室的泵浦速率。TiN还可以以例如化学气相沉积或溅射的其它方式沉积，且沉积技术不关键。
在两种器件区域中形成金属氮化物层70后，通过光刻和蚀刻构图图2B中所示的结构，在各器件区域中提供包括构图的金属氮化物层70的栅极叠层。然后，在nFET器件区域12中形成包括常规材料的阻挡掩膜72，以保护nFET器件区域12中的材料层。阻挡掩膜72是通过沉积和光刻形成的。蚀刻可被可选地用于形成阻挡掩膜72。图2C示出了其中在nFET器件区域12中存在阻挡掩膜72的结构。接着，且如图2C所示，对在pFET器件区域14中的暴露的构图的金属氮化物层70进行氧化工艺，该氧化工艺将氧引入构图的氮化物层中，在pFET器件区域14中形成M’OaNb层70’，其中M’是选自元素周期表的IVB、VB、VIB或VIIB族的金属，a是约5至约40原子百分比，以及b是约5至约40原子百分比。优选地，M’是Ti、Zr、Hf、V、Nb、W或Ta中的一种，更加高度优选地Ti或Ta。优选地，a是约5至约35原子百分比，以及b是约15至约40原子百分比。更优选地，a是25原子百分比，以及b是35原子百分比。
在本发明的这一点，所采用的氧化在任何包含氧的气氛例如与惰性气体例如He、Ar、N2等混合的O2、臭氧或NO中进行。该氧化在约300℃至约800℃的温度下进行。
通过在pFET器件区域14中的金属氮化物层中选择性注入氧原子，然后对其进行在约300℃至约800℃的温度下进行的退火步骤，也可引入氧。注入的氧离子的浓度足以提供a和b的上述数值。还可以采用气相掺杂将氧引入pFET器件区域14的栅极叠层。
利用常规剥蚀工艺从nFET器件区域12中去除构图的阻挡掩膜72。
在衬底10中形成延伸区域(未示出)后，然后进行如图1D-1F中所概括的上述工序，提供根据本发明的最终结构。
尽管根据其优选实施例具体地示出和说明了本发明，本领域的技术人员将理解，只要不脱离本发明的精神和范围，可以进行形式或细节方面的前述的和其它的改变。因此，本发明旨在不限于所说明的和所示例的确切的形式和细节，而是落入所附的权利要求的范围内。

Claims (18)

1.一种半导体结构，包括：
半导体衬底，其包括通过隔离区域分隔的至少一个nFET器件区域和至少一个pFET器件区域；
第一金属栅极叠层，其在所述至少一个nFET器件区域中，所述第一金属栅极叠层具有n型功函数并包括包含稀土金属的层和第一金属层，其中所述包含稀土金属的层包括选自元素周期表的稀土或类稀土金属的至少一种元素的氧化物或氮化物；以及
第二金属栅极叠层，其在所述至少一个pFET器件区域中，所述第二金属栅极叠层具有p型功函数并包括第二金属层，所述第二金属层与所述第一金属层相同或不同，其中所述第一金属层和所述第二金属层在其上不包括包含Si的栅电极。
2.根据权利要求1的半导体结构，其中所述半导体衬底是体半导体。
3.根据权利要求1的半导体结构，其中所述半导体衬底是绝缘体上半导体。
4.根据权利要求1的半导体结构，其中所述包含稀土金属的层包括La、Ce、Y、Sm、Er或Tb中的至少一种的氧化物。
5.根据权利要求1的半导体结构，其中所述第一金属层和所述第二金属层相同并包括MOxNy化合物金属，其中M包括选自元素周期表的IVB、VB、VIB或VIIB族的至少一种金属，x是5至40原子百分比，以及y是5至40百分比。
6.根据权利要求5的半导体结构，其中M是Ti，x是25原子百分比，以及y是35原子百分比。
7.根据权利要求1的半导体结构，其中所述第一金属层和所述第二金属层不同，所述第一金属层包括金属氮化物，所述金属氮化物包括选自元素周期表的IVB、VB、VIB或VIIB族的金属，所述第二金属层包括M’OaNb，其中M’是选自元素周期表的IVB、VB、VIB、VIIB族的金属，a是5至40原子百分比，以及b是5至40原子百分比。
8.根据权利要求1的半导体结构，还包括介电材料，其位于所述第一和第二栅极叠层的下面，所述介电材料的介电常数大于二氧化硅的介电常数。
9.根据权利要求8的半导体结构，其中所述介电材料包括基于Hf的电介质。
10.一种制造半导体结构的方法，包括以下步骤：
提供半导体衬底，所述半导体衬底包括通过隔离区域分隔的至少一个nFET器件区域和至少一个pFET器件区域；
在所述至少一个nFET器件区域中形成第一金属栅极叠层，所述第一金属栅极叠层具有n型功函数并包括包含稀土金属的层和第一金属层，其中所述包含稀土金属的层包括通过沉积形成的选自元素周期表的稀土或类稀土金属的至少一种元素的氧化物或氮化物；以及
在所述至少一个pFET器件区域中形成第二金属栅极叠层，所述第二金属栅极叠层具有p型功函数并包括第二金属层，所述第二金属层与所述第一金属层相同或不同，其中所述第一金属层和所述第二金属层在其上不包括包含Si的栅电极。
11.根据权利要求10的方法，其中所述第一金属层和所述第二金属层相同并包括MOxNy化合物金属，其中M包括选自元素周期表的IVB、VB、VIB或VIIB族的至少一种金属，x是5至40原子百分比，以及y是5至40原子百分比。
12.根据权利要求11的方法，其中所述化合物金属是通过采用金属靶和包括Ar、N2和氧气的气氛溅射形成的。
13.根据权利要求12的方法，其中所述氧气从预溅射背景压力引入。
14.根据权利要求11的方法，其中所述第一金属层和所述第二金属层不同，所述第一金属层包括金属氮化物，所述金属氮化物包括选自元素周期表的IVB、VB、VIB或VIIB族的金属，所述第二金属层包括M’OaNb，其中M’是选自元素周期表的IVB、VB、VIB、VIIB族的金属，a是5至40原子百分比，以及b是5至40原子百分比。
15.根据权利要求14的方法，其中所述M’OaNb材料是通过将氧引入金属氮化物层中形成的。
16.根据权利要求15的方法，其中所述氧是通过氧化、或通过离子注入并退火，或通过气相掺杂引入的。
17.根据权利要求11的方法，还包括在所述第一和第二金属栅极下面形成介电材料，所述介电材料的介电常数大于二氧化硅的介电常数。
18.根据权利要求17的方法，其中所述介电材料包括基于Hf的电介质。
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