CN103378100A - 包括铁电组件及快速高介电金属栅极晶体管的半导体设备 - Google Patents

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Abstract

本发明揭露一种包括铁电组件及快速高介电金属栅极晶体管的半导体设备，其中，基于氧化铪可形成铁电电路组件，例如场效晶体管或电容器，在制造快速晶体管的精密高介电金属栅极电极结构期间也可使用氧化铪。为此目的，在任何适当的制造阶段可图案化有适当厚度及材料组合物的铪基氧化物，而不会不适当地影响用于制造精密高介电金属栅极电极结构的整体工艺流程。

Description

包括铁电组件及快速高介电金属栅极晶体管的半导体设备
技术领域
本揭示内容大体涉及集成电路的领域，且更特别的是，涉及包含场效晶体管及非挥发性信息储存区的半导体。
背景技术
集成电路根据特定电路布局通常包含在给定芯片区域上的大量电路组件，其中先进设备可包含可用场效晶体管(在此也被称作MOS晶体管)形成的数百万个信号节点。因此，场效晶体管可为现代半导体产品的主要组件，其中向提高效能及压低整合体积的推进主要与减小基本晶体管结构的尺寸有关连。一般是实施多种工艺技术，其中对于复杂的电路，例如微处理器、储存芯片、ASIC(特殊应用集成电路)及其类似者，MOS技术是目前最有前景的方法之一，因为由操作速度及/或耗电量及/或成本效率看来，它具有优异的特性。在用MOS技术制造复杂集成电路期间，在包含结晶半导体层的衬底上形成数百万个场效晶体管，也就是，n型信道晶体管及/或p型信道晶体管。不论考量的是n型信道晶体管还是p型信道晶体管，MOS晶体管都包含所谓的pn接面，其由配置于漏极区、源极区之间的高度掺杂漏极/源极区与逆向或弱掺杂信道区的接口形成。用形成于信道区域附近以及用细薄绝缘层隔离的栅极电极来控制信道区的导电率，也就是，导电信道的驱动电流能力。
由于电路组件减小尺寸，不仅可增加个别晶体管组件的效能，也可改善它们的封装密度(packing density)，从而有潜力增加给定芯片区内的功能。因此之故，已开发出高度复杂的电路，这些可包括不同种类的电路，例如模拟电路、数字电路及其类似者，从而在单芯片(SoC)上可提供整个系统。此外，在精密微处理器设备及其它复杂电路中，在芯片上可提供越来越多的储存容量，从而也显著增强复杂电子系统的整体效能。同样，在许多类型的控制电路中，可加入不同的类型的储存设备以便在晶粒面积耗用量及信息储存密度与操作速度之间提供可接受的折衷。例如，在CPU核心附近可提供快速或暂时缓冲存储器，即所谓的高速缓存，其中可将各个高速缓存设计成相比于外部储存设备有减少的存取时间。
另一方面，有越来越多的非挥发性存储器可能必须加入精密半导体设备，其中闪存技术为有前景的技术之一，其中MOS技术可有效地用来形成储存单元。为此目的，基本上，提供场效晶体管，其中一方面是用栅极电极控制晶体管操作，另一方面，如上述，它另外包含“浮动”栅极，其与控制栅极电极以及与场效晶体管的信道区及漏极区电性绝缘。浮动栅极为在场效晶体管的控制栅极电极内的介电电荷储存区以及可保存“静止”电荷载子，接着它会影响场效晶体管的电流流动性能。在建立特定的操作模式时，可注入浮动栅极中的静止电荷载子，这也被称作存储器单元的程序化，其中可利用任何一种的泄露电流产生机构以便导致电荷载子加入电荷储存区域。结果，在正常操作模式下，电荷储存区域的注入电荷载子因而可显著影响流动通过晶体管的信道区的电流，这可用适当的控制电路侦测。另一方面，在“抹除”存储器单元时，可去除电荷储存区域的电荷载子，例如通过建立适当的电压条件，从而建立场效晶体管在正常操作模式期间可侦测的不同操作性能，也就是，在用标准供给电压操作期间。尽管闪存单元(也就是，包含浮动栅极的场效晶体管)的概念提供有中高信息密度及短存取时间的非挥发性储存机构，然而仍有显著的缺点，例如相对长的写入时间以及复杂的抹除周期和耐用性降低的储存机构可能导致此法吸引力较差，特别是与快速逻辑电路组件(例如，基于精密高介电金属栅极的晶体管)结合。
除了闪存设备以外，其它概念已成为深入调查的主题，以便提供非挥发性存储器设备。在此方面，已调查过铁电材料(ferroelectricmaterial)，因为铁电性一般可为用以实作非挥发性存储器的极具吸引力概念。例如，基于铁电介电材料，可形成高效电容器，其中基于施加至铁电材料的适当电场，可调整铁电材料的极化状态，以便“程序化”该电容器。由于可保留极化状态，除非施加对应高电场或高温，因而在切断电容器的供给电源后可保留极化状态所反映的信息。因此，与习知储存电容器相反，也不需要更新电容器的状态。因此，基于铁电介电材料所形成的电容器不仅可供用于非挥发性设备，也可有优于习知电容器的效能。
此外，关于进一步减小必要的芯片区域，可基于铁电栅极介电材料来形成场效晶体管，由此在适当地调整铁电栅极介电材料的极化度后实现稳定的晶体管状态。也就是，取决于可得到显著不同的驱动电流/栅极电压特性的极化状态，因而这可用来定义不同的逻辑状态。也在此情形下，极化状态是稳定的，除非施加充分高的电压及/或高温使得场效晶体管本身可用作非挥发性记忆单元。
尽管铁电场效晶体管或铁电电容器对于非挥发性储存设备为极有前景的概念，然而已证明识别适当的铁电材料是困难的任务，特别是，在铁电组件(例如，铁电场效晶体管)要与常用于复杂逻辑电路的精密晶体管结构组合时。不过，最近的研究结果显示基于氧化铪的介电材料可为提供铁电性能的材料的有前景的候选者。例如，在
Figure BDA00003041806400031
,J.
Figure BDA00003041806400032
,D.
Figure BDA00003041806400033
,U.
Figure BDA00003041806400034
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Figure BDA00003041806400035
发表于IEDM2011的“Ferroelectricity in Hafnium Oxide:CMOS compatible Ferroelectric FieldEffect Transistors”中，其全部内容并入本文作为参考资料，掺杂二氧化硅的氧化铪已被确定为材料，因此可建立考虑到铁电性能的适当结晶状态。结果，可基于掺杂二氧化硅的氧化铪来形成电路组件(例如，场效晶体管、电容器及其类似者)以便提供复杂集成电路的优异机能，例如与开发铁电性能有关的，以便形成非挥发性储存组件。另一方面，上述文献与工艺技术及半导体设备无关，其中可提供与铁电电路组件结合以及通常使用于逻辑电路的精密晶体管。
鉴于上述情况，本揭示内容涉及数种制造技术及包含铁电电路组件(特别是，铁电场效晶体管)的半导体设备，同时避免或至少减少上述问题中的一或更多的影响。
发明内容
本揭示内容大体提供数种制造技术及半导体设备，其中基于有效的制造流程可形成与精密晶体管设备结合的介电电路组件，它可包含高介电金属栅极电极结构因此可使用于需要优异晶体管特性的信号部件，例如在切换速度、电流驱动能力及其类似者方面。为此目的，在一些示范具体实施例中，基于其中已加入铪的介电材料，可形成精密晶体管的栅极电极结构的高介电常数介电材料，同时基于铪也可形成铁电电路组件的介电材料，然而，不会干扰精密晶体管的栅极介电层的特性。在一些示范具体实施例中，可以非挥发性储存设备(例如，电容器或铁电场效晶体管)的形式提供铁电电路组件。以此方式，基于与用以形成精密场效晶体管的工艺流程高度兼容的工艺，可使非挥发性存储器区成为复杂集成电路的一部分，精密场效晶体管为用于逻辑电路的优异操作特性或需要优异晶体管特性的任何其它集成电路所需。因此，根据揭示于本文的原理，可调整精密栅极电极结构的电子特性与介电层(例如，晶体管的铁电栅极介电层)的特性而没有不适当的附加工艺复杂度而且实质不影响工艺流程以及精密高介电金属栅极结构的最终达成特性。
揭示于本文的一示范半导体设备包括：第一电路组件，其包括包含第一高介电常数介电层的第一电极结构，其中该第一高介电常数介电层包含铪以及有第一厚度。该半导体设备进一步包括第二电路组件，其包括包含具有铁电性能的第二高介电常数介电层的第二电极结构，其中该第二高介电常数介电层有第二厚度以及包含铪，以及其中该第二厚度大于该第一厚度。
揭示于本文的一示范方法包括：形成高介电常数介电层于第一主动区及第二主动区上面以便用作铁电层。该方法进一步包括：由该第一主动区上面去除该高介电常数介电层以及保留在该第二主动区上面的该高介电常数介电层。另外，该方法包括形成第一电极结构于该第一主动区上面以及形成第二电极结构于该第二主动区上面。
揭示于本文的另一示范方法包括：形成第一栅极电极结构于第一主动区上面，以及该第一栅极电极结构包含有第一厚度的第一铪基介电材料。该方法进一步包括形成第二栅极电极结构于第二主动区上面，其中该第二栅极电极结构包含具有铁电性能的第二铪基介电材料，以及其中该第二铪基介电材料有大于该第一厚度的第二厚度。另外，该方法包括在该第一及该第二主动区中形成漏极和源极区。
附图说明
本揭示内容的其它具体实施例皆定义于随附权利要求书中，阅读以下参考附图的详细说明可更加明白所述具体实施例，其中：
图1a至图1h的横截面图根据示范具体实施例示意图标在不同制造阶段的半导体设备，其形成与铁电电路组件(例如，可用作非挥发性储存设备的场效晶体管)结合的精密晶体管；以及
图2a及图2b的横截面图根据其它示范具体实施例示意图标在基于高介电常数介电材料用取代栅极法形成与铁电晶体管结合的快速晶体管期间的半导体设备。
具体实施方式
尽管用如以下详细说明及附图所图解说明的具体实施例来描述本揭示内容，然而应了解，以下详细说明及附图并非旨在限定本揭示内容为所揭示的特定示范具体实施例，而是所描述的具体实施例只是用来举例说明本揭示内容的各种态样，本发明的范畴是由随附的权利要求书定义。
本揭示内容大体提供数种制造技术及半导体设备，其中铪基高介电常数介电材料可用来形成形式为快速晶体管的精密电路组件而可提供精密应用(例如，逻辑电路)的必要效能特性，同时此材料也可用来实现其它电路组件(例如，场效晶体管或电容器)的铁电性能，由于有铁电性能而可作为非挥发性储存设备。
众所周知，基于氧化铪的介电材料在复杂制造策略中可用来提供栅极结构的高介电常数介电层而可展现优异的温度稳定性，从而使得精密栅极电极结构的必要电子特性能够调整。根据最近的研究结果，如上述，基于氧化铪的材料(可包含一定比例的二氧化硅)有铁电性能而可以晶体管的栅极介电材料形式开发及/或作为电容器电介质，其中通过施加适当的电场可调整铪基介电材料的极化度。然后，在用不超过临界电场的工作电压操作电路组件(例如，晶体管或电容器)后，可按照要求保留经调整的极化度，用以改变前一个调整极化度。根据揭示于本文的原理，可形成有适当材料特性的铪基介电材料，也就是，有必要厚度、材料组合物及结晶状态，以便呈现必要的铁电性能，同时在另一方面，可使用公认有效的工艺技术，而不会不适当地干扰用于调整精密栅极电极结构的铪基介电材料的特性所需的其它工艺。
例如，当基于氧化铪的材料处于实质非晶态时，基于多个公认有效的湿化学蚀刻处方或基于等离子的蚀刻技术，可高效率蚀刻基于氧化铪的介电材料。在建立实质非晶态时，可去除其它设备区的氧化铪基介电材料(就层厚度及材料组合物而言，已针对可达成所欲铁电性能来选定它的特性)而不会不适当地影响底下的任何材料，例如精密晶体管的主动区。以此方式，可局部选择性地提供铁电材料，同时可在其它设备区提供铪基介电材料以便符合精密晶体管的要求。此外，在一些示范具体实施例中，基于有调整厚度及材料组合物的铪来提供铁电材料的步骤可整合于用以形成快速晶体管的精密栅极电极结构的工艺流程，其中在有些情形下，在早期制造阶段可形成栅极电极结构。也就是，在此情形下，在图案化栅极电极结构后以及在完成基本晶体管配置前，可建立最终配置及电子特性。
在其它示范具体实施例中，通过应用所谓的取代栅极法，在很前面的制造阶段可提供快速晶体管的精密栅极电极结构的最终特性，也就是，在完成基本晶体管配置后。也在此情形下，可提供铁电电路组件(例如，晶体管及/或电容器)，而不会不适当地干扰取代栅极法。
此时参考附图更详细地描述其它的示范具体实施例。
图1a的横截面图示意图标包含上面可形成半导体层102的衬底101的半导体设备100。当形成埋藏绝缘层(未图标)于半导体层102下时，衬底101与半导体层102可形成SOI(绝缘体上半导体或硅)配置。另一方面，在块状配置下，半导体层102可与衬底101的结晶半导体材料直接接触。此外，应了解，半导体层102可能已有多个隔离结构102c形成于其中，它们可根据设备100的整体布局适当地横向划定各个设备区的界限。例如，第一设备区110a可为设备170中可形成一个或多个精密晶体管的区域，它有适当的特性以便符合用于精密应用的晶体管(例如，逻辑电路的晶体管及其类似者)的要求。为此目的，在设备区110a中，提供例如半导体区的主动区102a，在其中及上面要基于高介电金属栅极电极结构来形成至少一个晶体管。不过，应了解，设备区110a可包含多个主动区，在其中及上面可根据整体设备要求形成对应的p型信道晶体管及/或n型信道晶体管，例如用以实现精密信号路径及其类似者。
同样，可用隔离结构102c定义第二设备区110b的横向尺寸及形状，其中，为了方便，也图标单一主动区102b以便代表其中及上面将会形成铁电电路组件的主动区。在一个示范具体实施例中，可提供形式为场效晶体管的对应铁电电路组件，这在以下会有更详细的解释，而在其它情形下，在主动区102b中及上面可提供例如形式为电容器的任何其它铁电电路组件。
此外，在图标制造阶段中，可形成高介电常数介电层162b于主动区102a、102b上面，其中介电层162b可包含形式为氧化铪的铪以及一定比例的硅，由此赋予层162b的所欲铁电性能，若进一步加工期间可建立想要的结晶状态，例如在任何热处理及其类似者期间。例如，上述文献有指出用于氧化铪基介电材料的适当材料特性。例如，在一些示范具体实施例中，可提供厚度8纳米及更大(例如，10纳米及更大)的介电层162b，其中根据用以得到所欲铁电性能的要求，可选定硅在层162b中的含量。此外，在一些示范具体实施例中，在适当的基底层或接口层161b上可形成基于氧化铪的介电层162b，它可由任何适当的材料组成，例如二氧化硅、氮及富硅二氧化物(riched silicon dioxide)、氮化硅及其类似者。应了解，可选定基底层161b的特性以便符合待形成于主动区102b中及上面的铁电电路组件的要求。例如，若要形成铁电晶体管，基底层161b可具有适当的特性以便得到整体电子性能，例如在临界电压、功函数及其类似者方面，结合铪基介电层162b以及可能结合在后面的制造阶段要形成于层162b上面的其它材料层。
此外，在一些示范具体实施例中，若认为后续基于阻剂材料来图案化所述层不适当时，例如以氮化硅及其类似者的形式提供的硬屏蔽层(hard mask layer)103可形成于介电层162b上面。
基于下列工艺，可形成如图1a所示的半导体设备100。
基于公认有效的微影、蚀刻、沉积、退火及平坦化技术，可形成隔离结构102C以便提供浅沟槽隔离区以便定义设备区110a、110b的横向尺寸及形状。此外，在更精细缩放的隔离结构102c上也可定义对应主动区102a、102b的横向尺寸及位置，其中应了解，设备区110a、110b以及主动区102a、102b不一定为如图1a所示的相邻区域，而可用任何中间的其它主动或隔离区域(未图标)隔开。在形成隔离结构102c前或后，可建立主动区102a、102b的整体电子条件，例如通过用公认有效的屏蔽方案及植入处方来植入各个掺杂物种。接下来，如有必要，可形成基底层161b，例如通过氧化、氮化及其类似者，或通过沉积技术，这取决于所欲材料组合物及特性。以此方式，基于公认有效的工艺技术，可调整基底层161b的厚度及其材料组合物以便得到待形成于主动区102b上面的电极结构的最后所欲整体特性。之后，用任何适当的沉积技术可形成铪基介电层162b，例如基于公认有效的前驱物材料的原子层沉积。应了解，在形成精密高介电金属栅极电极结构时，铪基材料的沉积为公认有效的工艺步骤。此外，在沉积工艺期间，可加入有所欲含量的硅，也如以上所明示的，以便制备考虑到得到铁电特性的介电层162b，在用层162b的材料(例如，经受高温处理)来得到所欲结晶状态时，这通常在进一步的制造流程期间需要。应了解，在一些示范具体实施例中，可选择在沉积层162b期间的工艺条件以便得到材料162b的实质非晶态，从而考虑到基于公认有效的湿化学蚀刻处方及/或等离子辅助蚀刻工艺可有效地蚀刻层162b的材料的可能性。
之后，如有必要，用任何公认有效的沉积处方可沉积硬屏蔽层103。也在此情形下，可选定材料103的厚度以便得到想要的抗蚀性(etchresistivity)以便保护主动区102b上面的层162b。
图1b示意图标处于更进一步制造阶段的半导体设备100，其中在蚀刻工艺105期间可使用屏蔽104，例如阻剂屏蔽，以便由设备区110a上面从而由主动区102a上面去除至少层162b。为此目的，在一些示范具体实施例中，屏蔽104可用来图案化硬屏蔽材料103，然后在工艺105期间，它可用来作为另一蚀刻屏蔽以便去除材料162b。在其它情形下，如上述，阻剂屏蔽104对于层162b可提供足够的保护。去除材料162b的蚀刻工艺105可包括基于湿化学蚀刻化学(例如，热磷酸，以乙二醇(HFEG)稀释的氢氟酸或氢氟酸及盐酸(HF/HCl)的混合液)来执行的蚀刻步骤。在其它情形下，可应用公认有效的等离子辅助蚀刻处方，其中在图案化高介电金属栅极电极结构期间通常也可使用任何此类处方。在一些具体实施例中，如图1b所示，蚀刻工艺105可包含额外的蚀刻步骤以便由主动区102a上面去除基底层161b，这也可用公认有效的湿化学蚀刻处方(例如用于去除二氧化硅、氮化硅及其类似者)实现。应了解，若使用对于基底层161b有显著蚀刻选择性的对应蚀刻处方，在去除介电层162b的暴露部分时，基底层161b可用来作为有效的蚀刻中止材料。在其它示范具体实施例(未图标)中，基底层161b可在蚀刻工艺105后去除，例如在去除屏蔽104及/或硬屏蔽103时，这也可基于任何公认有效的蚀刻处方来实现。例如，用湿化学去除工艺或等离子灰化工艺(plasma ash process)可有效地去除阻剂材料，而在硬屏蔽材料的情形下，可应用任何其它湿化学或等离子辅助蚀刻处方。结果，可由主动区102a上面去除介电层162b的暴露部分而不会不适当地影响半导体材料的表面，因而它可用来形成精密栅极电极结构的适当介电材料。
应了解，至少在工艺105的蚀刻步骤(其去除介电材料162b的暴露部分)期间，至少在材料162b的暴露部分可建立非晶态，以便增强应用蚀刻化学的效率。在一些示范具体实施例中，如果认为提供或处理材料162b以便处于用以实现铁电特性的实质结晶状态是适当的，通过应用植入工艺131，可显著破坏从而非晶化该结晶结构，在此期间，可使用有适当能量的适当植入物种，例如锗及其类似者，以及可制备层162b的暴露部分以用于后续去除工艺者。应了解，基于有给定材料特性的层162b的仿真及实验，可轻易决定工艺131的适当工艺参数，以避免植入物种不适当地渗入主动区102a。
图1c示意图标处于更进一步制造阶段的半导体设备100，在此可形成高介电常数介电材料162a于主动区102a及主动区102b上面，其中层162a的材料可包含基于氧化铪的材料而有特性得以符合待形成于主动区102a上面的精密栅极电极结构的要求。例如，取决于仍待形成的晶体管的要求，层162a可以形成为有适当厚度(例如，1纳米至5纳米)的氧化铪材料。在图标于图1c的具体实施例中，可形成与适当基底层161a(例如，二氧化硅层、富氮二氧化硅材料及其类似者)结合的介电层162a，以便提供想要的接口特性。因此，可提供有适当特性的层161a及162a以便符合精密的传导电晶体(pass transistor)的要求，而实质不受层161b、162b的存在影响，接着是提供层161b、162b以便得到所欲铁电性能，如上述。
应了解，介电层162a可包含两种或更多不同的高介电常数介电材料，其中至少有一者是以铪基材料的形式提供。例如，可提供与另一高介电常数介电组件结合的适度薄二氧化铪材料，其中基于该适度薄二氧化铪材料可调整相关电子特性，例如通过在沉积另一高介电常数介电材料前，加入适当的功函数金属物种。
在一些示范具体实施例中，至少也可形成层162a于材料162b上以及在形成适当的电极结构于主动区102b上面时，至少可部分保留层162a。另一方面，例如通过局部氧化、局部加氮(local nitrogenincorporation)及其类似者，可在主动区102A中局部形成基底层161a。在其它情形下，当认为主动区102b上面的这些材料中的任一的存在不合适时，可图案化层162a、161a以便由主动区102b上面去除彼的一部分。为此目的，可应用与蚀刻化学结合的适当屏蔽方案，也如以上在说明层162b的图案化时所述。不过，应了解，相比于层162b的厚度，层162a的厚度通常明显较小，使得层162a可用作附加缓冲层，这不会不适当地影响层162b的整体介电特性。此外，由于层162a的材料特性及层厚度事先已知，在调整层162b的适当材料特性时，这些特性也可纳入考量，以便一起得到所欲铁电性能。应了解，基于公认有效的工艺技术，可形成层161a、162a。
图1d示意图标处于更进一步制造阶段的半导体设备100。如图标，由材料层组成的堆栈包含先前形成的介电层162a、162b，可能结合对应的基底层161a、161b，以及例如形式为氮化钛及其类似者的至少一个含金属电极材料163。此外，该层堆栈(layer stack)可包含例如形式为半导体材料(例如，多晶硅、硅/锗及其类似者)的另一电极材料164。另外，可提供形式为氮化硅、二氧化硅及其类似者的一个或多个牺牲层165，例如介电盖层。
至少一个含金属电极材料163的形成可根据任何适当的制造策略，按照需要调整待形成于主动区102a上面的精密栅极电极结构的电子特性。例如，可提供材料163以便得到所欲功函数，这可通过沉积可扩散至底下介电材料162a的任何适当功函数金属物种来实现，接着是去除及/或沉积另一含金属电极材料，例如氮化钛，作为层162a。应了解，通常要在设备区110a(参考图1a)中提供不同类型的晶体管，例如p型信道晶体管与n型信道晶体管，这通常是加入不同类型的功函数物种，这可通过对应的沉积及图案化方案来实现。如果认为对应的图案化策略不适合于待形成于主动区102b上面的电极结构的电子特性，可修改图案化及/或沉积策略，以便，除材料162a外或替换地，提供不同类型的电极材料163b。例如，材料163b可为数种含金属电极材料的组合，所述含金属电极材料可独立地提供给在其它设备区的不同类型晶体管。结果，如有必要，对于形成于主动区102a上面的层堆栈的特性，可独立地调整在主动区102b上面的所得的层堆栈的电子特性。
在提供含金属电极材料163(可能结合材料163b)后，基于任何公认有效的沉积处方，可沉积材料164、165。
图1e示意图标半导体设备100，其具有第一电极结构160a，在一些示范具体实施例中，为仍待形成于主动区102a中及上面的晶体管的栅极电极结构。同样，第二电极结构160b可形成于主动区102b上面，以及根据一个示范具体实施例，可为仍待形成于主动区102b中及上面的铁电晶体管的栅极电极结构。在此制造阶段中，电极结构160b可能不被完全地图案化，因为层162b、161b可能仍然覆盖整个主动区102b。
根据任何适当的图案化策略，可图案化如图1d所示的层堆栈，例如应用精密微影技术，以便图案化一个或多个牺牲层165(参考图1d)，然后它们可当作硬屏蔽用以转印（transfer）所欲横向尺寸至底下的材料层。为此目的，可应用任何公认有效的技术，例如用高效及公认有效的等离子辅助蚀刻处方蚀刻电极材料164。此外，可蚀刻含金属电极材料163，接着是公认有效的蚀刻处方用以蚀刻穿过材料162a，通常其经设计成可避免不适当地腐蚀层163的材料。最后，在一些示范具体实施例中，可去除层161a的暴露部分，而在其它情形下，在后面的制造阶段可实现该层的去除。在上述图案化顺序期间，形成于主动区102b上面的层162b可用作控制材料用以可靠地控制蚀刻工艺而不会不适当地促进横向去除栅极电极结构160b的层163材料。为此目的，在一些示范具体实施例中，在工艺准则是由栅极电极结构160a决定时，可停止用于图案化电极结构160a的工艺顺序。结果，由于可适当地调整工艺参数，例如避免栅极电极结构160a的层163不适当地损失材料，也可防止栅极电极结构160b损失新材料。
在一些示范具体实施例中，可用任何适当的沉积技术形成有适当厚度(例如，1至数个纳米)、例如由氮化硅及其类似者组成的内衬(liner)160以便覆盖栅极电极结构160b的材料163，特别是它的暴露侧壁部分。在其它情形下，可继续进一步加工而不沉积内衬材料106。
图1f示意图标半导体设备100，其有屏蔽107形成于主动区102a上面由此可靠地覆盖主动区102a与栅极电极结构160a的暴露部分。为此目的，可使用任何适当的硬屏蔽材料，例如二氧化硅及其类似者，而在其它情形下，可施加聚合物材料及其类似者，如果在用以去除层162b的暴露部分的后续蚀刻工艺期间，这些材料可提供充分抗蚀性的话。基于公认有效的微影技术，可实现蚀刻屏蔽107的图案化，其中用可用于图案化屏蔽107的阻剂材料可适当地覆盖没有材料层162b的设备区，例如设备区110a(参考图1a)。在一些示范具体实施例中，可应用蚀刻顺序132以便首先去除一部分的内衬106(若有的话)，由此得到在栅极电极结构160b侧壁上的个别间隔体106s，从而在可去除材料162b的暴露部分的进一步加工132期间可靠地覆盖电极材料163的侧壁。应了解，材料162b可处于非非晶态(non-amorphous)，例如由前面的沉积处方及/或任何在前的热处理，彼等是已执行以便调整电极结构160a、160b的整体特性。就此情形而言，可应用以等离子为基础基于高温的适当蚀刻处方以便蚀刻穿过层162b，其中基底层161b可用作保护材料以免不适当地损坏主动区102b的暴露部分。
在其它示范具体实施例中，在实际去除材料162b前，可应用另一植入工艺133以便显著破坏暴露的材料部分，不过，而不会不适当地影响栅极电极结构160b中的材料162b。如上述，也在此情形下，在层162b的暴露部分中可建立实质非晶态，由此大幅增强公认有效的湿化学蚀刻处方及等离子辅助蚀刻处方的去除速率。应了解，在此制造阶段，非晶化植入133不会不适当地影响栅极电极结构160b，因为牺牲盖层(sacrificial cap layer)165仍在原位。
之后，在有些情形下，可去除基底层161B，而在其它情形下，可去除屏蔽107，同时基底层161B仍可保护，至少在一定的程度上，底下的区域102b的半导体区。在有些情形下，在继续加工设备100前，可去除剩余内衬106及间隔体106s，而在其它情形下，可保留内衬106或图案化为对应的间隔体(未图标)以便在栅极电极结构160a中提供有优异完整性的敏感材料。
图1g示意图标处于更进一步制造阶段的半导体设备100。如图标，栅极电极结构160a可包含保护间隔体107s，接着它可为内衬106(参考图1f)的一部分，可能结合额外的内衬材料。同样，电极结构160b可包含间隔体107s，可能结合间隔体106s(参考图1f)，这可基于任何公认有效的沉积及图案化方案来实现。应了解，敏感栅极材料在精密晶体管设备中的囊封为公认有效的程序，因而可应用于栅极电极结构160a及电极结构160b。此外，在一些示范具体实施例中，在主动区102a、102b中的一或两者中实作额外的效能增强机构。例如，应变诱发半导体合金151(例如，硅/锗合金)可加入主动区102a，这可基于任何公认有效的工艺策略来实现，例如各自形成空腔于其中，同时覆盖其它设备区，例如主动区102b。之后，可应用外延成长技术以便形成想要的半导体材料151，同时基于适当的屏蔽材料，可抑制此材料沉积于主动区102b中。不过，应了解，可根据需求应用任何其它效能增强机构于精密晶体管。此外，如果认为对于考量到的铁电电路组件的整体电子特性是合适的话，在待形成于主动区102b中及上面的设备中也可实作任何此类效能增强机构。例如，如果要提供铁电场效晶体管，则另外基于对应的效能增强机构来调整电子特性是有利的。例如，如有必要，对应的应变诱发材料也可加入主动区102b用以调整整体晶体管特性。
之后，通过应用用以完成晶体管结构的任何公认有效工艺策略可继续该加工，其中，在一些示范具体实施例中，这些其它工艺可共同应用于形成于主动区102b及主动区102b中及上面的两个设备。在其它情形下，可应用适当的屏蔽方案以便在例如需要特别调整工艺参数时，在主动区102b中及上面形成阻剂屏蔽及其类似者。
图1h示意图标处于更进一步制造阶段的半导体设备100。如图标，晶体管150a可形成于主动区102a中及上面而且可包含栅极电极结构160a。因此，栅极电极结构160a可包含为基底层161a(若有的话)与高介电常数介电层162a的组合的栅极介电层167a，接着是电极材料163及164。此外，在栅极电极结构160a中可形成金属硅化物168与间隔体结构166。如上述，例如考虑到通常由用于逻辑电路的快速精密晶体管提供的快速切换性能、电流驱动能力及其类似者，可按需要选择栅极电极结构160a的特性，例如栅极长度、功函数及其类似者以便得到晶体管150a的效能特性。此外，在主动区102a中可形成与金属硅化物区153结合的漏极/源极区152，其中如有必要，信道区153a中也可存在特定的应变条件(strain condition)。
同样，在一个示范具体实施例中，为铁电晶体管的铁电电路组件150b可包括栅极电极结构160b，其中对应的栅极介电层167b可由材料161b、162b、162a组成，其中，特别是，层162b可赋予栅极电极结构160b的铁电特性。此外，材料163，可能结合任何附加含金属电极材料，如前述，以及另一电极材料164可用作与金属硅化物168结合的有效电极材料。此外，可提供间隔体结构166。因此，基本上，栅极电极结构160b可具有与栅极电极结构160a相同的配置，除了铁电性能以及可能其它横向尺寸(例如，栅极长度与栅极宽度)以外。同样，设备150b可包含与金属硅化物区153结合的漏极/源极区152，同时信道区153b的长度及应变条件可与晶体管150a的对应特性不同。
如上述，用于完成如图1h所示的晶体管配置的工艺策略通常可应用于晶体管150a、150b，其中，如有必要，应用适当的屏蔽方案，可建立对应的不同的工艺参数。在图标具体实施例中，如果设备150a、150b的导电型一样的话，可在共同工艺顺序中形成各种组件使得漏极/源极区在掺质分布（dopant profile）有类似的特性。另一方面，如上述，通过施加适当的电场，取决于建立于栅极电极结构160b的极化状态，晶体管150b在电流驱动能力方面有显著的差异。结果，在此情形下，晶体管150b有可视为不同逻辑状态的两个可区别操作性能，而施加适当的电场并越过栅极电极结构160b的电压允许调整晶体管150b的所欲极化状态以及操作性能。因此，此晶体管可有效地用作非挥发性储存设备，因而可供减少面积耗用量以及没有任何不适当的工艺修改。因此，可一起提供铁电晶体管的优异特性(例如，快速的读写时间及其类似者)与包括高介电金属栅极电极结构的精密晶体管的优异效能特性。
此时参考图2a及图2b，更详细地描述其它的示范具体实施例，其中应用所谓的取代栅极法，在完成基本晶体管配置后，可完成栅极电极结构的最终配置。
图2a的横截面图示意图标包含半导体层202可形成于其上的衬底201的半导体设备200，半导体层202接着可包括设于对应设备区210a、210b的多个主动区202a、202b。区域210a、210b及主动区202a、202b横向可以隔离结构202c为界。所述组件也可适用先前在说明半导体设备100时所述的准则。
在图标制造阶段中，晶体管250a可包含形成于主动区202a的漏极/源极区252，可能结合金属硅化物区253。同样，第二晶体管250B可包含形成于主动区202b的漏极/源极区。此外，晶体管250a可包含栅极电极结构260a，其中可去除对应材料264、269。因此，在图标制造阶段中，栅极电极结构260a可包含横向以侧壁间隔体结构266为界的开口或沟槽，接着使它埋入接触层级220，这可包括例如形式为氮化硅的适当介电材料，例如层221，以及例如以二氧化硅的形式提供的层222，及其类似者。
另一方面，晶体管250b可包含栅极电极结构260b，其中对应沟槽或开口横向可以间隔体结构266为界，同时开口的底部可由高介电常数介电材料262b形成，其是铁电铪基材料，也如先前在说明半导体设备100时所述。此外，在高介电常数介电层262b下面可形成介电基底层261b。
基于下列工艺可形成如图2a所示的设备200。基于如以上在说明设备100时所述的工艺策略，可形成主动区202a、202b与隔离结构202c。之后，根据任何适当的工艺策略可形成层261b、262b，以及可实现所述层的图案化，也如以上在说明设备100时所述。应了解，基底层269在层262b的图案化后可用个别工艺步骤形成，而在其它情形下，材料269基本上可为基底层261b的一部分，它可留在主动区202a中。之后，可继续进一步加工，如上述，图案化栅极电极结构260a、260b以及在形成漏极/源极区252时完成基本晶体管配置。如有必要，可形成金属硅化物253，而在其它情形下，接触层级220的介电材料可直接形成于主动区的暴露部分上。在适当地平坦化所得结构后，基于公认有效的蚀刻处方，可去除电极或占位材料(place holdermaterial)264，其中材料269及262b可用作有效的蚀刻中止层。之后，可去除层269以便暴露一部分的主动区202a以便必要时在其上形成适当的基础介电材料，例如二氧化硅、氮化硅、彼等的任何组合及其类似者。应了解，如有必要，在对应工艺期间，可屏蔽材料262b，如果认为与对应工艺环境的相互作用不适当的话。在其它情形下，可个别去除栅极电极结构260b的材料264以避免材料262b在形成栅极电极结构260a的开口时暴露。
图2b示意图标处于更进一步制造阶段的设备200。如图标，如有必要，可在栅极电极结构260a中形成基底层261a以及可在侧壁260s上及主动区202a上或上面形成高介电常数介电层262a而有适当的材料特性及厚度以便符合晶体管250a的要求。层262a可包含铪，可能结合其它高介电常数介电材料，这取决于整体的设备要求。此外，可提供至少一个含金属电极层263以便调整栅极电极结构260a的适当功函数，接着是至少一个高导电电极金属268，例如铝、铝合金及其类似者。在图标具体实施例中，在栅极电极结构260b中也可提供材料层262a、263及268，其中，如有必要，例如通过改变材料层的数目及类型(如果认为适当的话)可实现电子特性的其它修改。应了解，通过不同类型的晶体管可能必须提供不同的功函数金属，例如层263，这可能需要个别的沉积及图案化策略。结果，如果认为材料在栅极电极结构260a、260b中的相同顺序不合适的话，可适当地修改对应的工艺顺序以便在栅极电极结构260b中提供有想要类型及数目的功函数金属。
之后，用适当的平坦化技术可去除任何多余材料，由此提供作为电隔离结构的栅极电极结构260a、260b。结果，也在此情形下，由于设有层262b而可提供有介电性能的栅极电极结构260b，而实质不影响用以提供晶体管250a的精密高介电金属栅极电极结构的取代栅极法。
在如图2a及图2b所示的具体实施例中，在取代栅极法的后期制造阶段，可提供基于用于栅极电极结构260a的铪的高介电常数介电材料，而在其它情形下，可在早期制造阶段提供此一材料，如以上在说明设备100时所述，同时在取代栅极法期间，可沉积高导电电极金属，例如材料268。此外，就此情形而言，上述工艺顺序可有利地用来得到精密栅极电极结构同时另外提供铁电电路组件。
结果，本揭示内容提供数种制造技术及半导体设备，其可有效地制造铁电电路组件以及包括高介电金属栅极电极结构的精密晶体管。为此目的，用含有铪的至少一个介电材料可形成铁电电路组件及精密栅极电极结构，其中可实现铁电材料层的有效图案化而不干扰用于实作高介电金属栅极电极结构的公认有效工艺策略。以此方式，非挥发性储存设备可加入精密电路设计而不会不适当地修改整体工艺流程。此外，铁电电路组件可供作为其中栅极电极结构可与有精密栅极电极结构的快速晶体管一起形成的晶体管，而在其它情形下，电极结构可以形成为电容器的组件，它可用来作为与适当晶体管组件结合的非挥发性组件。就此情形而言，根据如上所述的工艺策略，可形成精密晶体管的栅极电极结构与电容器的电极结构，同时可实现对应的修改以根据公认有效的电容器配置在主动区中装设电容器电极。
本领域技术人员基于本说明可明白本揭示内容的其它修改及变体。因此，本说明应被视为仅供图解说明而且目的是用来教导本领域技术人员实施本揭示内容的一般方式。应了解，应将图标及描述于本文的形式应视为目前为较佳的具体实施例。

Claims (20)

1.一种半导体设备，其包含：
第一电路组件，其包括包含第一高介电常数介电层的第一电极结构，该第一高介电常数介电层有第一厚度以及包含铪；以及
第二电路组件，其包括包含具有铁电性能的第二高介电常数介电层的第二电极结构，该第二高介电常数介电层有第二厚度及包含铪，该第二厚度大于该第一厚度。
2.根据权利要求1所述的半导体设备，其中，该第一及该第二电路组件中的至少一组件为场效晶体管。
3.根据权利要求1所述的半导体设备，其中，该第二电路组件为储存晶体管。
4.根据权利要求3所述的半导体设备，其中，该第一厚度等于5纳米或更小。
5.根据权利要求4所述的半导体设备，其中，该第二厚度等于8纳米或更大。
6.根据权利要求1所述的半导体设备，其中，该第一及该第二电极结构中的至少一结构为栅极电极结构以及包括含金属电极材料及半导体电极材料。
7.根据权利要求6所述的半导体设备，其中，该第一及该第二电极结构进一步包括金属硅化物。
8.根据权利要求1所述的半导体设备，其中，该第一及该第二电极结构包括由形成于该第一及该第二电极结构的侧壁及底部区上的第一含金属电极材料构成的第一层，以及由第二含金属电极材料构成的第二层，其中，该第二层是形成于该第一层上。
9.根据权利要求1所述的半导体设备，其中，该第二高介电常数介电层包含氧及硅。
10.一种方法，其包含下列步骤：
形成高介电常数介电层于第一主动区及第二主动区上面以便用作铁电层；
去除在该第一主动区上面的该高介电常数介电层以及保留在该第二主动区上面的该高介电常数介电层；以及
在该第一主动区上面形成第一电极结构以及在该第二主动区上面形成第二电极结构。
11.根据权利要求10所述的方法，其中，去除在该第一主动区上面的该高介电常数介电层的步骤包括：建立该高介电常数介电层的非晶态以及在该高介电常数介电层处于该非晶态时执行蚀刻工艺。
12.根据权利要求11所述的方法，其中，建立该高介电常数介电层的非晶态的步骤包括执行植入工艺。
13.根据权利要求10所述的方法，进一步包括：形成第二高介电常数介电层于该第一主动区的至少一部分上面以及于该高介电常数介电层的至少一部分上面。
14.根据权利要求13所述的方法，其中，该高介电常数介电层及该第二高介电常数介电层包含铪。
15.根据权利要求13所述的方法，其中，在形成该第二高介电常数介电层后，形成该第一及该第二电极结构。
16.根据权利要求15所述的方法，其中，形成该第一及该第二电极结构的步骤包括：用在该第二主动区上面作为中止材料的该高介电常数介电材料图案化形成于该第一及该第二主动区上面的层堆栈，以及去除该高介电常数介电层的暴露部分同时屏蔽该第一电极结构。
17.根据权利要求16所述的方法，其中，形成该第一及该第二电极结构的步骤进一步包括：在去除该高介电常数介电层的该暴露部分前，形成保护间隔体于该第二电极结构的侧壁上。
18.根据权利要求13所述的方法，其中，在形成该第一及该第二电极结构后，形成该第二高介电常数介电层。
19.一种方法，其包含下列步骤：
形成第一栅极电极结构于第一主动区上面，该第一栅极电极结构包含有第一厚度的第一铪基介电材料；
形成第二栅极电极结构于第二主动区上面，该第二栅极电极结构包含具有铁电性能的第二铪基介电材料，该第二铪基介电材料有大于该第一厚度的第二厚度；以及
在该第一及该第二主动区中形成漏极和源极区。
20.根据权利要求19所述的方法，进一步包括形成该第二铪基介电材料于该第一及该第二主动区上面以及选择性地去除在该第一主动区上面的该第二铪基介电材料。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107251146A (zh) * 2015-02-19 2017-10-13 高通股份有限公司 形成界面偶极子层的系统和方法
TWI647820B (zh) * 2016-05-17 2019-01-11 美商格羅方德半導體公司 半導體裝置及方法
CN110783270A (zh) * 2018-07-31 2020-02-11 台湾积体电路制造股份有限公司 半导体装置与半导体结构的形成方法、以及半导体装置
CN113054023A (zh) * 2020-03-31 2021-06-29 台湾积体电路制造股份有限公司 铁电场效应晶体管和形成半导体结构的方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8803253B2 (en) * 2012-09-11 2014-08-12 Texas Instruments Incorporated Replacement metal gate process for CMOS integrated circuits
US9293556B2 (en) 2014-07-29 2016-03-22 Globalfoundries Inc. Semiconductor structure including a ferroelectric transistor and method for the formation thereof
US9337045B2 (en) 2014-08-13 2016-05-10 Globalfoundries Inc. Methods of forming a semiconductor circuit element and semiconductor circuit element
US20160064510A1 (en) * 2014-08-26 2016-03-03 Globalfoundries Inc. Device including a floating gate electrode and a layer of ferroelectric material and method for the formation thereof
US9412600B2 (en) 2014-08-28 2016-08-09 Globalfoundries Inc. Method of forming a semiconductor structure including a ferroelectric material and semiconductor structure including a ferroelectric transistor
DE102014217874B3 (de) * 2014-09-08 2015-11-26 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer Halbleiterstruktur, bei dem eine Gatestruktur mit einem Gatedielektrikumsmaterial für einen ferroelektrischen Transistor gebildet wird
US20160071947A1 (en) 2014-09-10 2016-03-10 Globalfoundries Inc. Method including a replacement of a dummy gate structure with a gate structure including a ferroelectric material
DE102014221371B4 (de) * 2014-10-21 2018-04-19 Globalfoundries Inc. Verfahren zum Bilden eines Halbleiterschaltungselements und Halbleiterschaltungselement
US9576801B2 (en) 2014-12-01 2017-02-21 Qualcomm Incorporated High dielectric constant/metal gate (HK/MG) compatible floating gate (FG)/ferroelectric dipole non-volatile memory
TWI555066B (zh) * 2015-05-14 2016-10-21 力晶科技股份有限公司 半導體元件的製作方法
CN106684042B (zh) * 2015-11-05 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
DE102017200678B4 (de) 2016-01-19 2019-06-27 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer Mikroelektronikschaltung sowie entsprechende Mikroelektronikschaltung
US10720505B2 (en) 2016-04-01 2020-07-21 Intel Corporation Ferroelectric-based field-effect transistor with threshold voltage switching for enhanced on-state and off-state performance
KR102338487B1 (ko) * 2016-05-10 2021-12-10 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
TWI690080B (zh) * 2016-06-08 2020-04-01 聯華電子股份有限公司 半導體元件
US9793397B1 (en) * 2016-09-23 2017-10-17 International Business Machines Corporation Ferroelectric gate dielectric with scaled interfacial layer for steep sub-threshold slope field-effect transistor
US10937783B2 (en) * 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10249756B2 (en) 2016-11-29 2019-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including memory and logic circuit having FETs with ferroelectric layer and manufacturing methods thereof
US11004868B2 (en) * 2017-03-22 2021-05-11 Intel Corporation Memory field-effect transistors and methods of manufacturing the same
KR102342550B1 (ko) 2017-06-09 2021-12-23 삼성전자주식회사 반도체 장치
TWI726128B (zh) * 2017-07-17 2021-05-01 聯華電子股份有限公司 半導體元件及其製作方法
US11114565B2 (en) * 2017-09-29 2021-09-07 National Institute Of Advanced Industrial Science And Technology Semiconductor device
US10276697B1 (en) * 2017-10-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance FET with improved reliability performance
KR102490895B1 (ko) 2017-12-14 2023-01-25 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
US11063065B2 (en) 2018-07-06 2021-07-13 Samsung Electronics Co., Ltd. Semiconductor device having a negative capacitance using ferroelectrical material
US10950709B2 (en) 2018-07-06 2021-03-16 Samsung Electronics Co., Ltd. Semiconductor device
DE102018212736B4 (de) * 2018-07-31 2022-05-12 Christian-Albrechts-Universität Zu Kiel Ferroelektrische Halbleitervorrichtung mit einer einen Mischkristall aufweisenden ferroelektrischen Speicherschicht und Verfahren zu deren Herstellung
US11469323B2 (en) 2018-09-25 2022-10-11 Intel Corporation Ferroelectric gate stack for band-to-band tunneling reduction
KR20200072985A (ko) * 2018-12-13 2020-06-23 삼성전자주식회사 복수 개의 트랜지스터를 포함하는 집적 회로 및 이를 제조하는 방법
CN109980014B (zh) * 2019-03-26 2023-04-18 湘潭大学 一种后栅极铁电栅场效应晶体管及其制备方法
CN110010691B (zh) * 2019-04-11 2022-07-12 中国科学院微电子研究所 负电容场效应晶体管及其制备方法
TWI696273B (zh) * 2019-05-15 2020-06-11 力晶積成電子製造股份有限公司 具有輔助閘的快閃記憶體暨其製作方法
KR20210014017A (ko) 2019-07-29 2021-02-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20210384202A1 (en) * 2020-06-04 2021-12-09 Nanya Technology Corporation Semiconductor structure and method of forming the same
US12051749B2 (en) * 2020-06-23 2024-07-30 Taiwan Semiconductor Manufacturing Company Limited Interfacial dual passivation layer for a ferroelectric device and methods of forming the same
JP7491815B2 (ja) * 2020-11-12 2024-05-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11581334B2 (en) * 2021-02-05 2023-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cocktail layer over gate dielectric layer of FET FeRAM

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563183B1 (en) * 2001-12-31 2003-05-13 Advanced Micro Devices, Inc. Gate array with multiple dielectric properties and method for forming same
US20050136632A1 (en) * 2003-12-17 2005-06-23 Rotondaro Antonio L. Implementation of split gate transistor technology with high-k gate dielectrics
CN1992273A (zh) * 2005-12-28 2007-07-04 国际商业机器公司 半导体结构及其制造方法
US20080272437A1 (en) * 2007-05-01 2008-11-06 Doris Bruce B Threshold Adjustment for High-K Gate Dielectric CMOS

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7094284B2 (en) * 1999-10-07 2006-08-22 Advanced Technology Materials, Inc. Source reagent compositions for CVD formation of high dielectric constant and ferroelectric metal oxide thin films and method of using same
JP4329289B2 (ja) * 2000-12-27 2009-09-09 三菱マテリアル株式会社 Ｓｂｔ強誘電体薄膜、その形成用組成物及び形成方法
EP1363333B1 (en) 2001-06-21 2012-10-10 Panasonic Corporation Semiconductor device
JP3773448B2 (ja) 2001-06-21 2006-05-10 松下電器産業株式会社 半導体装置
US6531325B1 (en) * 2002-06-04 2003-03-11 Sharp Laboratories Of America, Inc. Memory transistor and method of fabricating same
TW569321B (en) 2002-11-05 2004-01-01 Taiwan Semiconductor Mfg Dual gate dielectric and the manufacturing method thereof
US7045847B2 (en) * 2003-08-11 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with high-k gate dielectric
JP4775849B2 (ja) * 2006-01-13 2011-09-21 富士通セミコンダクター株式会社 半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法
KR100801706B1 (ko) * 2006-10-25 2008-02-11 삼성전자주식회사 다중 게이트 유전막들을 갖는 반도체소자의 제조방법 및그에 의해 제조된 반도체소자
US7635634B2 (en) * 2007-04-16 2009-12-22 Infineon Technologies Ag Dielectric apparatus and associated methods
DE102007041207B4 (de) 2007-08-31 2015-05-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
EP2083441A1 (en) 2008-01-23 2009-07-29 Interuniversitair Microelektronica Centrum vzw Semiconductor device and method for fabricating the same
US8304823B2 (en) * 2008-04-21 2012-11-06 Namlab Ggmbh Integrated circuit including a ferroelectric memory cell and method of manufacturing the same
US8525263B2 (en) * 2009-01-19 2013-09-03 International Business Machines Corporation Programmable high-k/metal gate memory device
DE102009021486B4 (de) 2009-05-15 2013-07-04 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Feldeffekttransistor-Herstellung
DE102009039418B4 (de) * 2009-08-31 2013-08-22 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Einstellung der Austrittsarbeit in Gate-Stapeln mit großem ε, die Gatedielektrika mit unterschiedlicher Dicke enthalten
KR101634748B1 (ko) * 2009-12-08 2016-07-11 삼성전자주식회사 트랜지스터의 제조방법 및 그를 이용한 집적 회로의 형성방법
TWI497716B (zh) 2010-04-13 2015-08-21 United Microelectronics Corp 具有金屬閘極之半導體元件及其製作方法
JP2012049227A (ja) * 2010-08-25 2012-03-08 Renesas Electronics Corp 半導体集積回路装置および半導体集積回路装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563183B1 (en) * 2001-12-31 2003-05-13 Advanced Micro Devices, Inc. Gate array with multiple dielectric properties and method for forming same
US20050136632A1 (en) * 2003-12-17 2005-06-23 Rotondaro Antonio L. Implementation of split gate transistor technology with high-k gate dielectrics
CN1992273A (zh) * 2005-12-28 2007-07-04 国际商业机器公司 半导体结构及其制造方法
US20080272437A1 (en) * 2007-05-01 2008-11-06 Doris Bruce B Threshold Adjustment for High-K Gate Dielectric CMOS

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107251146A (zh) * 2015-02-19 2017-10-13 高通股份有限公司 形成界面偶极子层的系统和方法
TWI647820B (zh) * 2016-05-17 2019-01-11 美商格羅方德半導體公司 半導體裝置及方法
CN110783270A (zh) * 2018-07-31 2020-02-11 台湾积体电路制造股份有限公司 半导体装置与半导体结构的形成方法、以及半导体装置
CN110783270B (zh) * 2018-07-31 2022-04-12 台湾积体电路制造股份有限公司 半导体装置与半导体结构的形成方法、以及半导体装置
CN113054023A (zh) * 2020-03-31 2021-06-29 台湾积体电路制造股份有限公司 铁电场效应晶体管和形成半导体结构的方法

Also Published As

Publication number Publication date
US20160204219A1 (en) 2016-07-14
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SG194280A1 (en) 2013-11-29

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